【課題】金属シリサイド層のグレインサイズを均一化することが可能であって、信頼性を向上する。
【解決手段】ソース・ドレイン領域２１ｓｄが形成された単結晶シリコンの半導体基板１１や、ポリシリコンのゲート電極２１ｇのように、シリコンを含む半導体領域においてシリサイド化が生ずる第１の温度にて、その半導体領域に第１金属を堆積することによって、第１金属層１２を形成する。つぎに、その形成された第１金属層１２を被覆するように、第１の温度より低い第２の温度にて、その半導体領域に第２金属１３を堆積することによって、第２金属層を形成する。つぎに、第２金属層１３が第１金属層１２を被覆するように形成された半導体領域に対して熱処理を実施することによって、金属シリサイド層２１ｇｍ，２１ｓｄｍを形成する。 （もっと読む）

【課題】
ポケットとエクステンションを備えたＭＯＳトランジスタのポケットとエクステンションのオフセット距離の精度を向上する。
【解決手段】
半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極１６及びキャパシタ用下部電極１８をそれぞれ形成する。絶縁膜１２及び電極１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極１６，１８を覆って絶縁層２６をCVD法等により形成する。絶縁層２６を介してのイオン注入処理によりエクステンション領域２８，３０を形成する。ポケット領域２０，２２とエクステンション領域２８，３０との間のオフセット距離Lは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース／ドレイン領域を形成する。 （もっと読む）

【課題】Ｓｉ（シリコン）、ＳｉＮ、レジスト、ＮｉＳｉ、ＣｏＳｉ、酸化物等に対するＳｉＧｅ（シリコンゲルマニウム）の選択比をあげることができ、Ｓｉ（シリコン）とＳｉＧｅ（シリコンゲルマニウム）のヘテロ構造部分に対する加工精度を高くできるエッチング方法及びこれを用いた半導体装置の製造方法を提供すること。
【解決手段】ＳｉＧｅ（シリコンゲルマニウム）層と、ＳｉＧｅ（シリコンゲルマニウム）層の上に形成されたＳｉ（シリコン）層と、を含むヘテロ構造体をエッチングするマイクロ波プラズマエッチング方法であって、反応ガスとしてフッ化物ガスのみを用い、その流量を１０〜８００ｓｃｃｍ、処理圧力を２６６Ｐａ以下、マイクロ波パワーを１５０〜４００Ｗ、処理温度を５〜２５℃として、ＳｉＧｅ（シリコンゲルマニウム）層を選択的に等方性エッチングする。 （もっと読む）

【課題】凹部の埋め込み性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０上に互いに並走する導電層１、１が形成されている。各導電層１上には上層絶縁層２と保護絶縁層３とが積層して積層構造が形成されている。この積層構造の側壁を覆うように側壁絶縁層４、５が形成されている。半導体基板１０の表面に平行な方向における側壁絶縁層５、５の間隔（凹部７の寸法）が側壁絶縁層５の上部において大きく（寸法Ｗ３）、下部において小さく（寸法Ｗ４）なるように側壁絶縁層５はその上部と下部との間に段差部Ｐを有している。 （もっと読む）

【課題】ＳＴＩ構造において素子分離絶縁膜を、高密度プラズマＣＶＤ法を使って、引張り応力を蓄積するように形成する。
【解決手段】半導体装置の製造方法は、半導体基板表面に、素子分離溝を形成する工程と、前記半導体基板表面にシリコン酸化膜を、高密度プラズマＣＶＤ法により、前記シリコン酸化膜が前記素子分離溝を充填するように、また前記シリコン酸化膜中に水分が、前記シリコン酸化膜を脱水処理した場合、前記シリコン酸化膜に収縮が生じるような量で含まれるように堆積する工程と、前記シリコン酸化膜を脱水し、前記シリコン酸化膜に収縮を誘起する工程と、前記シリコン基板上に堆積したシリコン酸化膜を、前記半導体基板表面が露出するまで化学機械研磨により除去する工程とよりなる。 （もっと読む）

【課題】 ゲート絶縁膜とゲート電極との間に金属粒子を備えた半導体装置において、ゲート電極の仕事関数の調整（閾値電圧の制御）と空乏化の抑制に加え、さらに金属粒子とこの周囲の膜との密着性を向上させた半導体装置を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。チャネル層３ａの上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタンからなる金属粒子６ａと多結晶シリコン膜７から構成されるゲート電極８が設けられる。ここで、金属粒子６ａと多結晶シリコン膜７との間にはチタンシリサイド反応層６ｂが形成され、金属粒子６ａとゲート絶縁膜５との間には反応層６ｃが形成される。 （もっと読む）

【課題】 高耐圧を確保し、且つ駆動能力の高い安定した特性をもつLOCOSオフセット型MOSトランジスタを提供する。
【解決手段】 LOCOSオフセット型MOSトランジスタにおいて、オフセット領域に濃度1×10¹⁶ 〜1×10¹⁸ atoms/cm³の低濃度拡散領域を形成し、ドレイン領域に高濃度拡散領域を形成し、高濃度ドレイン領域を囲み、オフセットに用いるLOCOSのドレイン領域側のバーズビーク下部まで達する、濃度が低濃度拡散領域の２〜100倍である中濃度拡散領域を形成することを特徴とするドレイン構造を採用する。 （もっと読む）

【課題】ｈｉｇｈ−ｋ（高誘電率）膜を含むゲート絶縁膜を用いたＭＩＳトランジスタの信頼性および特性を向上させる。
【解決手段】ゲート長が１０ｎｍ以下のＭＩＳトランジスタにおいて、シリコン基板１１上に形成された酸化シリコン膜４およびその酸化シリコン膜４上に形成されたｈｉｇｈ−ｋ膜５を含んでなるゲート絶縁膜２は、ゲート長方向において中央より側面側で窒素を多く含み、かつ、膜厚方向において下面側より上面側で窒素を多く含む窒素領域２１を有している。 （もっと読む）

【課題】応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置が，半導体基板，ゲート絶縁膜，ゲート電極，ゲート側壁絶縁膜，層間絶縁膜，配線層，層間接続部，応力印加膜と，を具備する。この応力印加膜は，半導体基板と層間絶縁膜との間に配置される第１の部分と，ゲート電極と層間絶縁膜との間に配置される第２の部分と，ゲート側壁絶縁膜と層間絶縁膜との間に配置される第３の部分と，貫通孔の内面と層間接続部との間に配置される第４の部分と，を有し，かつ半導体基板に応力を印加する。 （もっと読む）

【課題】半導体プロセスの微細化に伴い、信頼性の高い微細なゲート電極の形成がより困難なものとなっている。
【解決手段】ゲート電極１０５の上面に加え、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成することで、ゲート電極１０５を所望の太さの幅に拡大しなくても、信頼性の高いゲート電極１０５を形成することができる。 （もっと読む）

【課題】 接合リークを誘起することなく、ＭＯＳＦＥＴの極性に依存した応力をチャネル部分に効果的に発生させることができ、Ｃ−ＭＯＳＦＥＴの高速化をはかる。
【解決手段】 チャネルを構成する半導体領域に方向によって極性の異なる機械的応力を付与した半導体装置であって、表面内の第１の方向Ｄ１に圧縮応力１６−１，１６−２を有し、表面内の方向Ｄ１とは異なる第２の方向Ｄ２に引っ張り応力１７−１，１７−２を有する半導体領域１１と、半導体領域１１上に形成され、方向Ｄ１に沿って対向配置されたソース・ドレイン領域を有する第１導電型の電界効果型トランジスタ２１と、半導体領域１１上に形成され、方向Ｄ２に沿って対向配置されたソース・ドレイン領域を有する第２導電型の電界効果型トランジスタ２２を備えた。 （もっと読む）

【課題】従来の半導体装置では、パワー用半導体素子のドレイン領域でのシート抵抗値を低減させることが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上に、２層のＮ型のエピタキシャル層４、５が形成されている。基板３の裏面４９からはドレイン領域として用いられるＮ型の埋込拡散層２０が露出している。そして、基板３の裏面４９側には、Ｎ型の埋込拡散層２０とコンタクトする金属層５０が形成されている。この構造により、金属層５０がドレイン領域として用いられ、ドレイン領域でのシート抵抗値を大幅に低減することができる。 （もっと読む）

【課題】高集積化に最適化された、不純物ドーピング領域を含む半導体素子及びその形成方法を提供する。
【解決手段】この方法は、半導体基板にクラスタ型ドーパントイオンを注入して不純物注入領域を形成する段階（Ｓ２００）と、前記不純物注入領域にレーザアニーリング工程を実行して不純物ドーピング領域を形成する段階（Ｓ２１０）とを含む。 （もっと読む）

【課題】コレクタ・エミッタ電流特性を向上させ、下降時間を短縮し、更に寄生サイリスタのラッチアップ耐量を向上させた半導体装置を提供する。
【解決手段】 半導体装置が、第１導電型の半導体基板と、半導体基板に設けられた第２導電型の半導体領域と、半導体領域中に設けられた第１導電型のコレクタ層と、半導体領域中に、コレクタ層から間隔を隔ててコレクタ層を囲むように設けられた無端状の第１導電型のベース層と、ベース層中に設けられた第２導電型の第１エミッタ層とを備え、第１エミッタ層とコレクタ層との間のキャリアの移動を、ベース層に形成されるチャネル領域で制御する横型の単位半導体素子を含む。第１エミッタ層は、ベース層に沿って設けられた複数の単位エミッタ層からなる。 （もっと読む）

【目的】同一半導体基板に複数形成されるＴＬＰＭのそれぞれの素子を精度よく最適化を図り、また製造コストの低減を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】相補型のＴＬＰＭのＰｃｈＴＬＰＭの第２トレンチ１２の深さよりＮｃｈＴＬＰＭの第１トレンチの深さを浅くすることで、ＮｃｈＴＬＰＭのチャネル長の最適化を図りオン抵抗を小さくすることができる。また第１トレンチと第１ｎドレイン領域を形成するマスクを同一とし、第２トレンチと第１ｐドレイン領域を形成するマスクを同一とすることで、フォト工程を減らして低コスト化を図ることができる。また、セルフアラインにより第１ｎドレイン領域を高精度に形成できる。 （もっと読む）

【課題】本発明の目的は、ゲート絶縁膜中への不純物混入の抑制と元素欠陥を除去することができ、ゲート絶縁膜の固定電荷フリ−とリ−クの発生等を抑制できる半導体装置の製造法を提供することにある。
【解決手段】本発明は、シリコン単結晶基板上に、ゲート絶縁膜を形成する半導体装置の製造法において、前記ゲート絶縁膜を、水酸化アンモニウムガスと、ハフニウムの化合物ガスとを用いてＯＨ基に交換されたシリコン単結晶基板表面に特定の反応によって形成された金属の酸化−水酸化物を酸化性雰囲気中で熱処理してＳｉとＨｆとの複合酸化物からなる膜を形成することを特徴とする。 （もっと読む）

【課題】
特定の素子に最適な性能を提供する、異なる表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供すること。
【解決手段】
本発明は、少なくとも第１および第２の素子領域を備える半導体基板に関し、第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える。半導体素子構造は、こうした半導体基板を使用して形成することができる。具体的に言えば、少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）を、第１の凹部の内部表面に沿って延在するチャネルを備えた、第１の素子領域に形成することが可能である。少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）を、第２の凹部の内部表面に沿って延在するチャネルを備えた、第２の素子領域に形成することが可能である。 （もっと読む）

【課題】シリコン系基板上に窒化物系半導体層が形成され、漏れ電流を抑制するとともに高速動作を可能にする半導体素子を提供する。
【解決手段】半導体素子１はシリコン系基板２を備えている。シリコン系基板２上には、窒化物系化合物から構成された窒化物系半導体層３が形成されている。窒化物系半導体層３上には、窒化物系半導体層３とショットキー接合を有するアノード電極４と、窒化物系半導体層３とオーミック接触されたカソード電極５とが形成されている。シリコン系基板２の下面には、アノード電極４と電気的に接続された下部電極６が形成されている。下部電極６は、シリコン系基板２とショットキー接合を有し、仕事関数の大きい金属または合金から構成されている。 （もっと読む）

【課題】段差部に近接した領域に導電体パターン（例えばゲート電極）が形成される場合に、導電体パターンの寸法精度を高くすることができる半導体装置の製造方法を提供する。
【解決手段】本半導体装置の製造方法は、素子分離膜２上、絶縁膜１２上、及びゲート絶縁膜３ｂ〜３ｄ上に導電膜４を形成する工程と、絶縁膜１２とゲート絶縁膜３ｂの間に位置する導電膜４に開口部４ｅを形成する工程と、導電膜４上及び開口部４ｅ内にフォトレジスト膜５１を形成し、その後露光及び現像することにより、ゲート絶縁膜３ｂから３ｄそれぞれの上方に位置するレジストパターン５１ｂ〜５１ｄ、及び絶縁膜１２の上方に位置するレジストパターン５１ａを形成する工程と、レジストパターン５１ａ〜５１ｄをマスクとして導電膜４をエッチングすることにより、ゲート電極４ｂ〜４ｄ及び上部導電膜４ａを形成する工程とを具備する。 （もっと読む）

【課題】半導体素子及びその製造方法に関し、特に所定の活性領域とこれと隣接した素子分離構造を露出するアイランド型リセスゲートマスクを利用してリセスチャンネル領域とその下部にフィン型チャンネル領域を形成するよう半導体素子を設計することにより、素子の書込み及び読取り速度を向上させることができ、素子のリフレッシュ特性を改善することができる技術を提供する。
【解決手段】半導体基板１１０に活性領域を画成する素子分離構造１２０と、アイランド型リセスゲートマスクにより露出された活性領域とこれと隣接した素子分離構造を所定厚さに食刻して形成されたリセスと、リセス下部の半導体基板に形成されたフィン型チャネル領域１５５と、フィン型チャネル領域１５５とリセスを含む活性領域上部に形成されるゲート絶縁膜１６０と、フィン型チャネル領域とリセスを埋め込み、ゲート領域のゲート絶縁膜上部に形成されるゲート電極１９７を含む。 （もっと読む）