【課題】ハードマスク用として形成されたシリコン窒化膜またはシリコン酸化膜を選択的にエッチングした際の残渣を、下地にダメージを与えず、かつ残存しているハードマスクを大きくエッチングすることなく除去することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板にエッチング対象膜を形成する工程と、エッチング対象膜の上にシリコン窒化膜またはシリコン酸化膜を形成する工程と、シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程と、シリコン窒化膜またはシリコン酸化膜を選択的にエッチング除去してエッチングマスクとする工程と、シリコン酸化膜またはシリコン酸化膜のエッチング残渣をウェットエッチングにより除去する工程と、エッチングマスクを介してエッチング対象膜をウェットエッチングする工程と、エッチングマスクを除去する工程とを有する。 （もっと読む）

【課題】 コンタクトパッドを形成する半導体装置の製造方法において、隣接する半導体素子間のショートを防止する。
【解決手段】 シリコン基板１１上に、それぞれが金属層１５を含むゲート電極１７とゲート電極１７を覆うゲート側壁絶縁膜２０とを有する複数のゲート電極構造体を形成する工程と、ゲート電極構造体を覆って全面にポリシリコン膜を堆積する工程と、ポリシリコン膜をパターニングし、隣接する２つのゲート電極構造体の間でシリコン基板１１に接続するコンタクトパッド２２を形成する工程（図３（ｇ））と、ゲート側壁絶縁膜のくぼみ２１に残留するポリシリコン２４を酸化させて酸化シリコン２５に形成する工程（図３（ｈ））とをこの順に有する。 （もっと読む）

【課題】 応力が加えられたゲート金属シリサイド層を含む高性能の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び高性能ＭＯＳＦＥＴを製造する方法を提供すること。
【解決手段】 本発明は、ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極及び１つ又は複数のゲート側壁スペーサを備えた少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含む半導体デバイスに関する。このようなＦＥＴのゲート電極は、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ＦＥＴのチャネル領域内に応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む。半導体デバイスは、少なくとも１つのｐ−ＦＥＴを含むことが好ましく、ｐ−チャネルＦＥＴは、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ＦＥＴのｐ−チャネル内に圧縮応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を備えたゲート電極を有することがより好ましい。 （もっと読む）

【課題】 ＭＯＳＦＥＴ構造及びその製造方法を提供する。
【解決手段】 本方法は、第一ＭＯＳＦＥＴ型領域（４０）では半導体層（２２）を完全に半導体金属合金に変換するのに十分な厚さで、第二ＭＯＳＦＥＴ型領域（３０）では半導体層（２０）を部分的に半導体金属合金に変換するのに十分な厚さで金属含有層（５６）を形成する。第一の実施態様では、第一ＭＯＳＦＥＴ型領域（４０）のゲートスタックは金属含有層（５６）を形成する前に凹化しておくので第一ＭＯＳＦＥＴ半導体スタックの高さは第二ＭＯＳＦＥＴ半導体スタックの高さ未満である。もう一つの実施態様では、変換プロセスの前に第一ＭＯＳＦＥＴ領域（４０）よりも第二ＭＯＳＦＥＴ領域（３０）の金属含有層（５６）を薄く形成する。 （もっと読む）

【課題】ゲート電極にシリサイドを使用し、ゲート絶縁膜に高誘電率ゲート絶縁膜を使用する半導体装置において、高誘電率ゲート絶縁膜近傍やゲートエッジに高誘電率ゲート絶縁膜／シリコン界面が生じない半導体装置の製造方法を得ること。
【解決手段】基板上にゲート絶縁膜と多結晶シリコン膜の積層体を形成する工程と、積層体の側壁に第１のサイドウォールを形成する工程と、第１のサイドウォールの周囲に第２のサイドウォールを形成する工程と、積層体の下方のチャネル領域を挟んだ領域にソース／ドレイン領域を形成する工程と、第１のサイドウォールを除去して、積層体と第２のサイドウォールとの間に空隙を生成する工程と、多結晶シリコン膜をシリサイド化させるための金属膜を、空隙を満たすように基板上に形成し、該金属膜を多結晶シリコン膜に拡散させて、多結晶シリコン膜全体をシリサイド膜にする工程と、を含む。 （もっと読む）

深いドレイン領域及びソース領域内の垂直方向のドーパント濃度を変更することによって、金属シリサイド領域（２１７）の形成中の反応作用を制御することができる。この目的を果たすために、金属シリサイド界面のための目標深さ（Ｘ_ｓ）の周囲に、増加したドーパント濃度が形成され、それにより反応速度が減速し、結果として生成される金属シリサイド界面の均一性が改善される。
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【課題】 ＩＧＦＥＴの微細化を実現することができ、かつＩＧＦＥＴの動作速度の高速化を実現することができる半導体装置を提供する。
【解決手段】 半導体装置１において、半導体活性領域３と、半導体活性領域３に配設されたＩＧＦＥＴ４と、半導体活性領域３の側面周囲を取り囲み、ＩＧＦＥＴ４のチャネル形成領域５に接する側面部分１０Ｃの誘電率ｋが、中央部分１０Ｂ及び底面部分１０Ｄの誘電率ｋに比べて低い素子間分離領域１０とを備える。 （もっと読む）

【課題】ゲート酸化膜のリーク電流の発生やゲート酸化膜の耐電圧性の低下を抑制するこ
とができる、信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板と前記半導体シリコン基板上にゲート酸化膜を介して設
けられたゲート配線と、を備えた半導体装置であって、
前記ゲート配線は、ゲート電極、前記ゲート電極に接して設けられたゲート配線上部構
造、ならびに側壁スペーサを有し、
前記側壁スペーサは一種もしくは二種以上の無機化合物絶縁層からなり、
かつ、前記無機化合物絶縁層の少なくとも一種は、窒素含有率が３０〜７０％の範囲で
あるシリコンオキシナイトライドからなることを特徴とする半導体装置。 （もっと読む）

【課題】 ゲート電極の高さが低くなっても、ゲート電極とソース・ドレイン領域間の短絡の防止を図ることができるように改良された半導体装置の製造方法を提供することを主要な目的とする。
【解決手段】 半導体基板１の上に、ゲート絶縁膜３を介在させて、その上面に第１の絶縁層５が形成されたゲート電極１０を形成する。ゲート電極１０の側壁および第１の絶縁層５の上面を被覆するように、半導体基板１の上に第２の絶縁層７を形成する。第２の絶縁層７をエッチングバックし、ゲート電極１０の側壁にサイドウォールスペーサ１１を形成するとともに、素子領域の表面を露出させる。第１の絶縁層５をゲート電極１０の上面から除去する。ゲート電極１０の上面およびソース・ドレイン領域１ｂの表面を被覆するように、半導体基板１の表面に高融点金属膜８を形成し、その後アニールし、ゲート電極１０の上面およびソース・ドレイン領域１ｂの表面をシリサイド化し、シリサイド化層９を形成する。 （もっと読む）

【課題】 ショットキー型電界効果トランジスターに於いて、殊にソース領域近傍のチャネル領域に対するゲート電極の制御性を高めて、素子の電流駆動能力の向上を図る。
【解決手段】 ゲート絶縁膜を異なる誘電率を持つ膜の積層とすることで、誘電率の高い材料のみで形成した場合と比べてゲート絶縁膜の幾何学的な意味の厚さを薄く形成することを可能とし、ゲート電極から出た電気力線のゲート絶縁膜の側面から外への漏れに起因する、殊にソース領域近傍のチャネル領域の電位に対するゲート電極の制御性の低下を抑制する事が可能となる。また、誘電率の高い材料よりなるゲート側壁絶縁膜１２を設ける事に依り、異なる誘電率を持つ物質の界面に於ける電気力線の屈折に依って、ゲート電極から出た電気力線をソース領域近傍のチャネル領域に集める事が可能となり、ソース領域とチャネル領域との間に形成されるショットキー障壁を薄くし、その抵抗を低減する。 （もっと読む）

【課題】ＤＲＡＭなどの半導体素子のリセスゲート構造においてゲートとソース／ドレーン領域との間のオーバーラップによる非正常的な漏洩電流を減らすことができる非対称リセスされたゲートを有するＭＯＳＦＥＴ及びその製造方法を提供する。
【解決手段】リセスされたゲートを有するＭＯＳＦＥＴは、半導体基板の所定深さに形成されたリセス領域と、前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、前記ソース／ドレーン領域の中でいずれかの領域に対応するリセス領域とミスアラインされてリセスされたゲート電極と、前記リセスされたゲート電極の側面に形成されたスペーサーと、前記スペーサーにより露出した前記半導体基板内にドーパント注入されたソース／ドレーン領域とを含む。 （もっと読む）

【課題】ドレイン側のポケット領域とＬＤＤ領域との間のオフセット距離のばらつきを低減できるＭＯＳ型半導体装置の製法を提供する。
【解決手段】半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極層１６及びキャパシタ用電極層１８をそれぞれ形成する。絶縁膜１２及び電極層１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極層１６，１８を覆ってキャパシタ用絶縁層２６をＣＶＤ法等により形成する。絶縁層２６を介してのイオン注入処理により低濃度ソース、ドレイン領域２８，３０を形成する。ポケット領域２２とＬＤＤ領域３０との間のオフセット距離Ｌは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース，ドレイン領域を形成する。 （もっと読む）

【課題】 半導体措置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。また、ゲート電極８の側壁部には、サイドウォール９が形成されている。そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。シリサイドプロテクション膜１０が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜１０に隣接して金属シリサイド膜６が形成されている。ここで、シリサイドプロテクション膜１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものとする。 （もっと読む）

【課題】 高誘電体材料からなるゲート絶縁膜上に金属材料からなるゲート電極を形成するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置の製造工程を簡略化する。
【解決手段】 酸化ハフニウム膜からなるゲート絶縁膜上に堆積したプラチナ膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタのゲート電極を同時に形成した後、プラチナ膜の還元触媒効果を利用してｎチャネル型ＭＩＳトランジスタ側のゲート絶縁膜のみを選択的に還元することにより、ｎチャネル型ＭＩＳトランジスタのゲート電極の仕事関数を変動させる。 （もっと読む）

【課題】サリサイド技術を用いた半導体装置では、低コストかつ短工程でＭＩＳ型トランジスタのゲート電極と拡散領域との短絡を防ぐことが困難であった。
【解決手段】ゲート部とソース・ドレイン部とを有する半導体素子であって、ゲート部は、ゲート電極の側部にサイドウォールを備える。サイドウォールの上端部がゲート電極の上端部よりも高く形成しており、サイドウォールのゲート電極に接する面は、ゲート電極上面に対してほぼ直角である。サリサイド技術を用いても、ゲート電極上に形成されたチタンと、サイドウォールおよびソース・ドレイン部上に形成されたチタンとは離間した状態となっており、シリサイドによるゲート電極とその他の部分との短絡を防止する。 （もっと読む）

【課題】 電気的特性に優れた半導体装置を提供する。また、低温でゲートリーク電流量を小さくすることのできる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１の上には、第１の絶縁膜５と、窒素を含む第２の絶縁膜６とからなるゲート絶縁膜が形成されている。また、ゲート絶縁膜の上にはゲート電極８が形成されている。そして、ゲート絶縁膜およびゲート電極８の側壁部には、第２の絶縁膜６に含まれる窒素濃度よりも高濃度の窒素を含むシリコン酸窒化膜１１が形成されており、第２の絶縁膜６とシリコン酸窒化膜１１が接触するゲート電極８の下端部付近での窒素濃度は周囲の窒素濃度よりも高くなっている。第２の絶縁膜６は５ａｔｍ％〜２０ａｔｍ％の濃度の窒素を含むことが好ましく、シリコン酸窒化膜１１は、第２の絶縁膜６に含まれる窒素濃度の１．１倍〜２．０倍の窒素を含むことが好ましい。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】順に繰り返して配置されたライン要素及びトレンチ要素を含むマーカ構造を製作する方法を提供すること。
【解決手段】この方法は、トレンチ要素に二酸化シリコンを充填し、マーカ構造を平坦化するステップを含む。半導体表面上で犠牲酸化物層を成長させ、ライン要素の第１サブセットを、ドーパント種を含むイオン注入ビームに露出させて、この第１サブセットをドープし、そのエッチング速度を変化させる。この基板をアニールしてドーパント種を活性化させ、半導体表面をエッチングして犠牲酸化物層を取り除き、第１サブセットを第１レベルの高さにし、第１サブセットが、第１サブセットと異なるマーカ構造表面部分の第２レベルと異なる第１レベルを有するようにトポロジーを生成する。 （もっと読む）

本発明により、基板（２０１）上のフィーチャ（２０６）に隣接するサイドウォールスペーサ（２１７、２１８）を形成することができる。フィーチャ（２０６）は１つ以上の保護層（２２０、２０７）に覆われる。スペーサ材料層（２１１）はフィーチャ（２０６）上に蒸着され、異方性エッチングされる。異方性エッチングに使用されるエッチング液はスペーサ材料を選択的に除去することに適しており、一方で１つ以上の保護層（２２０、２０７）はこのエッチング液による影響を実質的に受けない。その結果、１つ以上の層（２２０、２０７）はフィーチャがエッチング液にさらされるのを保護する。
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高温で顕著に変化しないn型またはp型の仕事関数を有する遷移金属合金の実施例を示した。示された遷移金属合金は、トランジスタのゲート電極として使用しても良く、ゲート電極の一部を構成しても良い。これらの遷移金属合金を用いて、ゲート電極を形成する方法についても示した。
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