【課題】微細化・高速化可能な半導体装置に必要なＮｉシリサイド層を形成する際に、低抵抗層であるＮｉＳｉ層を安定して形成すると共にシリコン−シリサイド界面抵抗を低減する。
【解決手段】シリコン基板１００上にゲート電極１０３が形成されている。シリコン基板１００におけるゲート電極１０３の両側にソース・ドレイン領域となる不純物拡散層１０９が形成されている。不純物拡散層１０９上に積層シリサイド層１１４が形成されている。積層シリサイド層１１４は、界面層であるＨｆシリサイド層１１１と、表面層であるＮｉシリサイド層１１３とから構成されている。 （もっと読む）

【課題】 本発明は、素子面積の増大を招くこと無しに、静電放電によるサージ印加時の熱破壊に対する耐性を向上させた半導体装置および半導体集積回路を提供するものである。
【解決手段】 本発明の半導体装置は、接地線が接続された半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された抵抗ゲート部と、ゲート絶縁膜および抵抗ゲート部をゲート長方向に挟み、導体物からなるゲート側壁と、ゲート側壁の一方に接触する半導体基板表面に形成され、接地線が接続されたソース領域と、ゲート側壁の他方に接触する半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、を備えることを特徴とする。 （もっと読む）

アミン系有機金属材料を使ったＭＯＣＶＤ法によるｈｉｇｈ−Ｋ誘電体膜の形成時に、膜中に残留する炭素の量を最小化できるｈｉｇｈ−Ｋ誘電体膜の製造方法を提供する。被処理基板表面が露出されたプロセス空間に前記アミン系有機金属分子を含む原料ガスを供給し、前記アミン系有機金属分子を前記被処理基板表面に化学吸着させる。その後、前記被処理基板表面に水素ガスを供給する工程と、前記プロセス空間に酸化ガスを導入する工程を行うことにより、前記被処理基板表面にｈｉｇｈ−Ｋ誘電体膜が形成される。
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【課題】微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。
【解決手段】ＭＩＳＦＥＴ（Ｑ_１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。 （もっと読む）

【課題】低ノイズで特性変動の少ないＭＯＳ型半導体装置の製法を提供する。
【解決手段】シリコン基板１０の一方の主面には、ゲート絶縁膜１４、ゲート電極層１６、ソース領域２４及びドレイン領域２６を有するＭＯＳ型トランジスタを形成した後、このトランジスタを覆って層間絶縁膜２８を形成する。ホトリソグラフィ及びドライエッチング処理によりソース領域２４及びドレイン領域２６にそれぞれ対応する接続孔３２及び３４を絶縁膜２８に形成した後、接続孔３２及び３４をそれぞれ介してソース領域２４及びドレイン領域２６にフッ素イオンＦ^＋を注入する。この後、ソース領域２４及びドレイン領域２６中のフッ素を熱処理により電極層１６の下方で絶縁膜１４と基板１０との界面に拡散させてシリコンのダングリングボンドをフッ素原子で終端させる。 （もっと読む）

【課題】本発明は、ＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方のオン電流を更に向上させて、かつ製造工程の効率が向上する製造方法を提供する。
【解決手段】ｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜およびゲート電極からなりゲート電極側壁絶縁膜を有していない第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備えていることを特徴とする半導体装置が提供される。 （もっと読む）

【課題】 ホウ素及びリンを含むシリコン層を最下層に有するゲート電極の端部の尖りが抑制された半導体装置及びその製造方法を提供する。これによってゲート電流の増加を抑制し、CMOSデバイスのNBTI劣化を抑制する。
【解決手段】 半導体装置１０は、シリコン基板１１と、シリコン基板１１上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成され、ホウ素及びリンを含むポリシリコン層１８ｂを最下層に有するゲート電極１７とを備える。ポリシリコン層１８ｂ中のホウ素の最大濃度と最小濃度との比が１００以下である。 （もっと読む）

【課題】 ソース領域及びドレイン領域とそれらに挟まれる位置のゲート電極下のチャネル領域との間にトレンチを形成し、当該トレンチの表面に不純物をイオン注入してＬＤＤ領域を形成するトランジスタにおいて、イオン注入のマスクレジストの膜厚が溝内でばらつく。
【解決手段】 溝５０をエッチングして形成する際に、その内側に凸部７０を残す。凸部７０が配列された溝５０を含む半導体基板主面にレジスト８６をスピンコートする。このレジスト８６の溝５０に対応する部分に開口部を設け、当該レジスト８６をマスクとして、ＬＤＤ領域を形成するイオン注入を行う。 （もっと読む）

【課題】ドレイン側のポケット領域とＬＤＤ領域との間のオフセット距離のばらつきを低減できるＭＯＳ型半導体装置の製法を提供する。
【解決手段】半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極層１６及びキャパシタ用電極層１８をそれぞれ形成する。絶縁膜１２及び電極層１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極層１６，１８を覆ってキャパシタ用絶縁層２６をＣＶＤ法等により形成する。絶縁層２６を介してのイオン注入処理により低濃度ソース、ドレイン領域２８，３０を形成する。ポケット領域２２とＬＤＤ領域３０との間のオフセット距離Ｌは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース，ドレイン領域を形成する。 （もっと読む）

【課題】 非晶質化のためのイオン注入の際に影のできやすい溝やテーパ状シリコン突出体の表面を均一に非晶質化する方法を提供することを主要な目的とする。
【解決手段】 シリサイド前の非晶質化イオン１０７の注入の角度（チルト角θ、ツイスト角）に制限を設け、非晶質化のためのイオン注入の際に影のできやすい溝４０２の表面を均一に非晶質化する。その後シリサイド化することにより、フィールド領域内のシリコン表面を使った局所配線を形成し、隣り合うトランジスタのソースまたはドレインを局所的に接続する。 （もっと読む）

【課題】 エッジラフネスを解消してパターンを形成する。
【解決手段】 基板上に、被加工膜を形成形成し、第１マスクの材料膜である第１材料膜を形成する。そして、第１材料膜をエッチングして、第１マスクを形成する。更に、第１マスク表面を含む基板全面に、第２マスクの材料膜である第２材料膜を形成した後、第１マスクの側面に第２材料膜を残すようにして、第２材料膜をエッチングして、第２マスクを形成する。その後、第１マスク及び第２マスクをマスクとして、被加工膜をエッチングしてパターンを形成する。 （もっと読む）

【課題】微細化の進行と共に減少するドレイン（またはソース）領域の抵抗を所定抵抗値以上に維持することができる半導体装置を提供する。
【解決手段】半導体基板１１上には、ｎ+型半導体領域１３Ａ、１４Ａ、１４Ｃが形成されている。ｎ+型半導体領域１４Ａは、ｎ+型半導体領域１３Ａと離隔して形成され、ｎ+型半導体領域１４Ｃはｎ+型半導体領域１４Ａと離隔して形成されている。ｎ+型半導体領域１４Ａとｎ+型半導体領域１４Ｃとの間の半導体基板１１には、ｎ+型半導体領域より電気抵抗が高いｎ-型半導体領域１４Ｂが形成されている。さらに、ゲート絶縁膜１５、ゲート電極１６が形成され、ｎ+型半導体領域１３Ａの表面、ｎ+型半導体領域１４Ａの表面、ｎ+型半導体領域１４Ｃの表面、及びゲート電極１６上には、シリサイド層１７が形成されている。ｎ-型半導体領域１４Ｂのチャネル幅方向の長さは、チャネル幅よりも短く形成されている。 （もっと読む）

【課題】微細化されたゲート電極をＣｏ膜を用いてシリサイド化する場合であっても、ゲート電極の抵抗のばらつきを抑制しうる半導体装置及びその製造方法を提供する。
【解決手段】ゲート長Ｌ_ｇが５０ｎｍ以下のゲート電極３０上に、Ｃｏ膜７２を形成する工程と、熱処理を行うことにより、Ｃｏ膜７２とゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ膜７６ａを形成する第１の熱処理工程と、Ｃｏ膜７２のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、ＣｏＳｉ膜７６ａとゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ_２膜４２ａを形成する第２の熱処理工程とを有し、第１の熱処理工程では、ＣｏＳｉ膜７６ａの幅ｗに対するＣｏＳｉ膜７６ａの高さｈの比ｈ／ｗが０．７以下となるように、ＣｏＳｉ膜７６ａを形成する。 （もっと読む）

本発明に係る複数の実施例は、炭素がドーピングされた領域、及び隆起したソース/ドレイン領域を有することで、nMOSトランジスタチャネル中に引っ張り応力を供する。

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【課題】 良質でかつ良好な形状のサイドウォールを備えた半導体装置を形成する。
【解決手段】 ゲート電極側壁のサイドウォールを炭素含有シリコン窒化酸化膜を用いて形成する。炭素含有シリコン窒化酸化膜は、ＢＴＢＡＳと酸素を原料に用い、ＢＴＢＡＳ流量／酸素流量比を適当に設定すると共に、例えば約５３０℃等の低成膜温度のＣＶＤ法で成膜することができる。炭素含有シリコン窒化酸化膜を用いてサイドウォールを形成することで、窒素原子や炭素原子の寄与により、ＨＦ耐性向上やフリンジ容量低減を図れる。また、低温条件で成膜することにより、半導体基板内に導入されている不純物の不要な拡散が抑えられるようになる。これにより、トランジスタ特性を高めかつ安定化させ、半導体装置の高性能化、高品質化を図れるようになる。 （もっと読む）

【課題】接合漏洩電流とキャパシタンスを低減させ短チャンネル効果を改善して素子の特性を向上させる。
【解決手段】本発明に係る半導体素子及びその製造方法は、ソース／ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース／ドレーン領域のうち他の一つとチャンネル領域の残りは半導体基板の上部に形成されたＳｉエピタキシャル層の上部に備えられる。 （もっと読む）

【課題】低コストのSi基板を用い、搭載したMOSFETのソース／ドレインの接合容量およびソース／ドレインからのリーク電流を低減させ、キャリア移動度の向上、高駆動力化を安価に実現する。
【解決手段】Si基板10上に形成されたMOSFETにおいて、チャネル部分を除いたソース／ドレイン領域の底面部およびチャネル領域の下方領域の側面部に埋め込み絶縁膜17を形成し、チャネル領域はSi基板に連なっている状態とする。 （もっと読む）

改善された水平拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）構造は、ゲート構造上に窒化物キャップを利用し、前記ゲート構造のまわりにスペーサを形成することによって提供され、ソース及びドレインドーパント注入に対して、及びシリサイドである全てのソース及びドレイン領域を有するシリサイド構成物に対して、同じマスクを用いることによってゲートとのソース接触及びドレイン接触を自己整列する。低減されたソース及びドレインの抵抗（Ｒｄｓｏｎ）は、チャネルからソース接触までの距離が短いほど、ゲート酸化物の品質は、動作の線形性をより良く改善し、Ｆｔ及びＧＭを上昇させ、Ｉｄｑ及びＲｄｓｏｎのドリフトを低減させる。
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【課題】 応力蓄積絶縁膜の製造方法及び半導体装置に関し、高圧縮応力蓄積絶縁膜の剥がれに対する耐性を高める。
【解決手段】 少なくともＳｉを主成分とする半導体基板１上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンのいずれかを用いて、圧縮応力５が１ＧＰａ以上になるＳｉソースガス分圧及び印加電力の条件下で応力蓄積絶縁膜４を成膜する。 （もっと読む）

【課題】トランジスタの大型化を抑制しつつ耐圧を上げる。
【解決手段】 本発明に係る半導体装置の製造方法は、半導体基板１上にゲート酸化膜３を形成する工程と、ゲート酸化膜３上にゲート電極４を形成すると、ゲート電極４の一部をレジストパターン２０で覆う工程と、レジストパターン２０が存在する状態で、半導体基板１に、ゲート電極４及びゲート酸化膜３を貫通するエネルギーで不純物イオンを注入することにより、半導体基板１に、一部がゲート電極４の周辺部の下方に入り込んだ低濃度不純物領域６ａ，６ｂを形成する工程と、マスク２０を除去する工程とを具備する。 （もっと読む）