ＭＯＳＦＥＴの製造において、ＭＯＳＦＥＴに関する幾つかの構造的目的を果たす再酸化段階を提供することが知られている。しかしながら、より小型の集積回路用のドライブを収容するＭＯＳＦＥＴのゲート絶縁層用の高誘電率材料を提供する必要性によって、ゲート絶縁層と基板との間のＳｉＯ_２界面層の過剰な成長をもたらした。ＳｉＯ_２層の過剰成長は、ＭＯＳＦＥＴ内の漏れ電流の増大につながる酸化膜換算膜厚（ＥＯＴ）を生じる。更に電極としてポリシリコンを金属と置き換えることは、処理中の酸素曝露を妨げる。結果として、本発明は、ＭＯＳＦＥＴのゲート電極（３２）の少なくとも側壁（３４）を覆う酸素障壁層（４０）の堆積段階と再酸化段階とを置き換え又は先行して行うことで、誘電界面及び金属ゲート電極への酸素拡散のための障壁を形成し、ＥＯＴの増大を防ぎ金属ゲート電極の完全性を保持する。 （もっと読む）

【課題】 基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含み得るものである。 （もっと読む）

この発明は、半導体材料の半導体本体（１）が設けられ、該半導体本体表面にソース領域（２）及びドレイン領域（３）を有し、ソース領域（２）とドレイン領域（３）との間にゲート領域（４）を有し、ゲート領域（４）は、ゲート誘電体（５）によって半導体本体（１）の表面から分離されているさらなる半導体材料の半導体領域（４Ａ）を備え、ゲート領域（４）近傍にソース領域（２）とドレイン領域（３）とを形成する複数のスペーサ（６）を有し、ソース領域（２）とドレイン領域（３）とに金属と半導体材料との化合物（８）を形成するための金属層（７）が設けられ、そして、ドレイン領域（３）に金属と上記さらなる半導体材料との化合物（８）を形成するためのさらなる金属層（７）が設けられる電界効果型トランジスタを有する半導体装置の製造方法に関する。ソース、ドレイン、ゲート領域（２，３，４）をシリサイド化するのに異なる金属層が用いられる既知の方法は様々な欠点がある。本発明の方法は、複数のスペーサ（８）が形成される前に、半導体領域（４Ａ）に対して選択的にエッチングされうる材料の犠牲領域（４Ｂ）が半導体領域（４Ａ）の上部に堆積され、複数のスペーサ（６）が形成された後に、エッチングにより犠牲領域（４Ｂ）が除去され、犠牲領域（４Ｂ）が除去された後に、ソース、ドレイン、ゲート領域（２，３，４）を含む単一の金属層（７）が堆積されることを特徴する。この方法では、一方で、単一の金属層のみと小数の容易な工程とが必要で、そして、現存する（シリコン）技術と適合し、他方で、完全にシリサイド化されたゲート（４）において空乏層の影響を受けない（ＭＯＳ）ＦＥＴが得られる。
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【課題】 ダマシン構造のゲート電極を備えたＭＩＳ型ＦＥＴにおいて、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴの製造方法を提供する。
【解決手段】 シリコン基板１の表面部にソース／ドレイン拡散層（１４，１５）を形成し、その表面にシリサイド層１７を形成する。そして、ゲート側壁（１２，１３）で区画されたゲート開口溝２０底部のシリコン基板１表面に、５５０℃以下の温度で界面層２１を形成し、ゲート開口溝２０内、界面層２１および層間絶縁膜１９を被覆するようにＨｉｇｈ−ｋ膜２２を堆積させ、酸化性雰囲気中５５０℃以下の温度での熱処理を施す。そして、全面を被覆する導電体膜２３およびメタル膜２４を形成した後、ＣＭＰ法により層間絶縁膜１９上の不要部分を研磨除去しダマシン構造のメタルゲート電極を備えたＭＩＳ型ＦＥＴを形成する。 （もっと読む）

【課題】サリサイド技術を用いた半導体装置では、低コストかつ短工程でＭＩＳ型トランジスタのゲート電極と拡散領域との短絡を防ぐことが困難であった。
【解決手段】ゲート部とソース・ドレイン部とを有する半導体素子であって、ゲート部は、ゲート電極の側部にサイドウォールを備える。サイドウォールの上端部がゲート電極の上端部よりも高く形成しており、サイドウォールのゲート電極に接する面は、ゲート電極上面に対してほぼ直角である。サリサイド技術を用いても、ゲート電極上に形成されたチタンと、サイドウォールおよびソース・ドレイン部上に形成されたチタンとは離間した状態となっており、シリサイドによるゲート電極とその他の部分との短絡を防止する。 （もっと読む）

【課題】 パンチスルー現象を抑えた半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法が、シリコン基板を準備する工程と、シリコン基板に、ゲート電極と、ゲート電極の両側に配置されるソース領域およびドレイン領域を形成し、ソース領域とドレイン領域で挟まれた領域をチャネル領域とするチャネル領域形成工程と、ソース領域とドレイン領域を覆う金属膜を形成する金属膜形成工程と、金属膜と、ソース領域およびドレイン領域とを反応させ、ソース領域およびドレイン領域の表面に金属シリサイド層を形成するシリサイド工程と、金属シリサイド層をイオン注入マスクに用いてチャネル領域にイオンを注入し、ソース領域およびドレイン領域とは導電型の異なるパンチスルーストッパ領域を、ソース領域およびドレイン領域に隣接するように形成する注入工程とを含む。 （もっと読む）

【課題】エンハンスメント型のＭＯＳ構造を有する半導体装置において、大きなリーク電流を発生させないようにする。
【解決手段】エンハンスメント型トランジスタにおいて、ゲート電極１３下のチャネル領域に形成される高濃度Ｐ領域１７を、ソース領域１５ｂに接し、ドレイン領域１５ａに接しないようにする。このことによって、ドレイン領域１５ａと高濃度Ｐ領域１７間のＰＮ接合がなくなり、リーク電流を低減することができる。また、ドレイン領域１５ａと高濃度Ｐ領域１７との距離は、ドレイン領域１５ａに動作電圧が印可されたときに拡がる空乏層が、高濃度Ｐ領域１７の内部に拡がったとしても、空乏層内部の電界がアバランシェ降伏あるいはツェナー降伏を発生させる臨界電界に達しないような距離とする。これによりアバランシェ降伏あるいはツェナー降伏によるリーク電流の増大を抑制することができる。 （もっと読む）

【課題】 半導体装置の性能を向上させる。
【解決手段】 ＬＤＭＯＳＦＥＴのゲート電極３０およびｎ⁺型ソース領域５３上にサリサイド工程により金属シリサイド膜６４を形成し、ｎ^-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ⁺型ドレイン領域５２上にはこの金属シリサイド膜を形成しない。ゲート電極３０のドレイン側の側壁上には、絶縁膜を介して、シリコン膜からなるサイドウォールスペーサが形成され、このサイドウォールスペーサによりフィールドプレート電極４４が形成される。フィールドプレート電極４４はゲート電極３０上に延在しておらず、サリサイド工程ではゲート電極３０の上面の全面に金属シリサイド膜６４が形成される。 （もっと読む）

【課題】従来の２層構造のサイドウォールスペーサとＬＤＤ構造のソース・ドレイン領域とサリサイド構造とを有するＭＩＳ型半導体装置は、ソース・ドレイン領域にてリーク電流が発生するという課題があった。
【解決手段】第１サイドウォールスペーサと第２サイドウォールスペーサとを備えるサイドウォール構造のゲート電極と、第１拡散領域と第２拡散領域とを備えるＬＤＤ構造のソース・ドレイン領域と、サリサイド構造とを有するＭＩＳ型半導体装置であって、ＭＩＳ型半導体装置は半導体基板に形成する素子領域を設け、素子領域の周囲を囲むようにフィールド酸化膜を有し、素子領域とフィールド酸化膜との境界領域に、第１拡散領域もしくは第２拡散領域と接続する第３拡散領域を有する。 （もっと読む）

【課題】 短波長光の照射による活性化により、浅接合の拡散層を形成する際の、ゲート絶縁膜中のトラップの発生を抑える。
【解決手段】 半導体装置の製造において、まず、基板に、ゲート絶縁膜を介して、ゲート電極を形成する。少なくともゲート電極をマスクとして、不純物を注入し、拡散層を形成する。また、この拡散層形成のための不純物注入の前又は後に、少なくともゲート電極をマスクとして、フッ素イオンを注入する。更に、波長約１０００nm以下の光を、約１ミリ秒以内の時間照射する。 （もっと読む）

【課題】微細なゲート電極を有するＬＤＤ（Lightly Doped Drain）構造の絶縁ゲート型電界効果トランジスタを製造する方法において、製造歩留りを向上させる。
【解決手段】Ｐ型ウェル領域１４の表面に素子孔を有するフィールド絶縁膜１６を形成した後、素子孔内の半導体表面にゲート絶縁膜２０を形成する。絶縁膜２０の上に破線で示すようにポリシリコン等のゲート電極層２４を形成した後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ^＋型ソース領域２８及びＮ^＋型ドレイン領域３０を形成する。等方性エッチング処理により電極層２４を実線で示すように細く且つ薄くした後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ⁻型ソース領域３２及びＮ⁻型ドレイン領域３４を形成する。 （もっと読む）

【課題】 プラズマ処理によりシリコン表面に形成される、ＳｉＣを含む変質層を、シリコン表面の侵食を最小限に抑止しながら除去する。
【解決手段】 前記変質層を、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して改質し、形成された改質層をウェットエッチングにより除去する。 （もっと読む）

【課題】ゲート絶縁膜における絶縁耐圧を改善して、信頼性の高い半導体装置を提供する。
【解決手段】第１半導体層４２の上に形成された第２半導体層４４と、第１半導体層４２から電気的に絶縁されたゲート電極５３と、ソース電極５１およびドレイン電極５５と、ゲート絶縁膜４９と、少なくとも一部が第１導電型のウェル領域４５の内部に形成され、ソース電極５１に電気的に接触する第２導電型のソース領域４７と、ドリフト領域４３とを備え、第２半導体層４４における所定の領域は、第２導電型層を含む蓄積チャネル領域であり、ウェル領域４５の内部に形成され、かつ、ソース領域４７と接する補助ソース領域４８をさらに有し、ソース領域４７はゲート電極５３によってオーバーラップされておらず、補助ソース領域４８の一部はゲート電極５３によってオーバーラップされており、補助ソース領域４８の総ドーズ量は、ソース領域４７の総ドーズ量よりも少ない。 （もっと読む）

【課題】 ボイドのないゲート電極を具備したトランジスタの製造方法を提供する。
【解決手段】 半導体基板上にゲート酸化膜を形成した後、前記ゲート酸化膜の上部にゲート電極用ポリシリコン膜を蒸着する。次いで、前記ポリシリコン膜にｐ型不純物をイオン注入し、前記ポリシリコン膜の所定厚さほどを化学機械的研磨方法で除去する。 （もっと読む）

【課題】 向上した調節能力と高い品質係数Ｑとを有するバラクタ及びその製造方法を提供すること。
【解決手段】 本発明は、向上した調節能力と高い品質係数Ｑとを有するバラクタ２２、及び、バラクタ２２を製造する方法を提供する。本発明の方法は、従来のＣＭＯＳ処理スキーム又はＢｉＣＭＯＳ処理スキームに組み込むことができる。この方法は、第１の導電型の半導体基板１２と、該基板１２の上部領域１１の下方に配置された、第２の導電型のサブコレクタ１４又は分離ウェル（すなわち、ドープ領域）とを含む構造体であって、該第１の導電型は、第２の導電型とは異なる構造体を準備するステップを含む。次に、複数の分離領域１６が、基板１２の上部領域１１内に形成され、次いで、ウェル領域が、基板１２の上部領域１１内に形成される。場合によっては、本発明のプロセスのこの時点で、ドープ領域１４が形成される。ウェル領域は、第２の導電型の外側ウェル領域２０Ａ及び２０Ｃと、第１の導電型の内側ウェル領域２０Ｂとを含む。ウェル領域の各々のウェルは、分離領域１６によって上面で分離される。次に、内側ウェル領域２０Ｂの上方に、少なくとも第１の導電型のゲート導体２６を有する電界効果トランジスタが形成される。 （もっと読む）

【課題】 シリサイド膜を有する半導体装置において配線抵抗を低減し、また配線抵抗のばらつきを低減する。
【解決手段】 コバルトシリサイドあるいはニッケルシリサイドを使う超高速半導体装置において、シリサイド膜形成のためシリコン表面に金属膜を堆積する前に、シリコン表面から自然酸化膜をウェットエッチングプロセスで除去した後、化学酸化膜を形成する。 （もっと読む）

【課題】直接トンネル電流が流れる程度に薄膜化されたゲート絶縁膜におけるゲート電極からのドーパント原子の基板への拡散を防止すると共に、ゲートリーク電流を低減できるようにする。
【解決手段】第１の素子形成領域５１及び第２の素子形成領域５２に区画された半導体基板１１上に、酸化膜からなる第１のゲート絶縁膜１３Ａを形成する。次に、第１のゲート絶縁膜１３Ａの第２の素子形成領域５２に含まれる部分を除去し、半導体基板１１に対して酸窒化性雰囲気で熱処理を行なうことにより、第２の素子形成領域５２上に膜厚が第１のゲート絶縁膜１３Ａよりも小さい酸窒化膜からなる第２のゲート絶縁膜１５Ｂを形成する。次に、第１のゲート絶縁膜１３Ｂ及び第２のゲート絶縁膜１５Ｂを窒素プラズマに暴露することにより、窒素原子をさらに導入された第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃを形成する。 （もっと読む）

【課題】サイドウォールの応力によってキャリア移動度を高めることにより、ＣＭＯＳトランジスタの高速化を図る半導体装置及びその製造方法を提供する。
【解決手段】ＮＭＩＳトランジスタのゲート電極１４ａ及びＰＭＩＳトランジスタのゲート電極１４ｂの側面上に、引張応力を有する第１のサイドウォール１６ａ、１６ｂを形成する。その後、基板上の全面に、圧縮応力を有する圧縮応力含有絶縁膜１７を形成する。その後、レジスト１８をマスクにして、圧縮応力含有絶縁膜１７を選択的にエッチングして、ゲート電極１４ｂの側面上に、第２のサイドウォール１７ａを形成する。その後、第２のサイドウォール１７ａを覆うレジスト１９をマスクにして、圧縮応力含有絶縁膜１７を除去する。その後、半導体基板１１上の全面に、実質的に応力が生じない層間絶縁膜２１を形成する。 （もっと読む）

【課題】 極浅接合を形成する方法を提供する。
【解決手段】 ｐ型素子に極浅接合を形成する方法は、アルミニウムイオンをｎ型にドープされたシリコンに打ち込み、続いてアルミニウムを活性化させ、かつ拡散させるために低温アニーリングを行う。アルミニウムを使用することによりホウ素を使用した場合に比べ、より浅い接合を形成することができる、抵抗が低くなる、より低温でのアニーリングが可能となるといった様々な利点が生まれる。 （もっと読む）

相補型金属−酸化膜−半導体電界効果トランジスタ構造（１００）はイオン注入領域（１２６，１２８）を２つの相補型素子の内の一方のみに含む。トランジスタ構造（１００）は通常、化合物半導体基板（１０２）と、そしてエピタキシャル層構造（１０４）と、を含み、エピタキシャル層構造は、エピタキシャル層構造の導電型を決定する一つ以上のドナー層を含む。イオン注入領域は、これらの相補型素子の内の一方に位置するエピタキシャル層構造（１０４）の導電型を「反転する」または「逆にする」ように作用する。例示として実施形態では、ｐ型アクセプターをドープしたイオン注入領域がｐチャネル素子（１２２）において使用され、ｎチャネル素子（１２０）はイオン注入されない状態のままである。
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