半導体装置とその製造方法
【課題】 プラズマ処理によりシリコン表面に形成される、ＳｉＣを含む変質層を、シリコン表面の侵食を最小限に抑止しながら除去する。
【解決手段】 前記変質層を、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して改質し、形成された改質層をウェットエッチングにより除去する。
【解決手段】 前記変質層を、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して改質し、形成された改質層をウェットエッチングにより除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置の製造に係り、特に非常に浅い接合を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
今日の非常に微細化された、典型的にはゲート長が９０ｎｍ以下、例えばゲート長が５０ｎｍあるいは４０ｎｍの超高速半導体装置では、微細化に伴い、トランジスタのソース・ドレイン領域を構成する拡散領域も、その接合の深さが非常に浅く、２０ｎｍ程度になっている。
【０００３】
このように非常に浅い接合を有する半導体装置を製造する際には、拡散領域を露出するドライエッチング工程に格別の配慮が必要となる。
【０００４】
ＭＯＳトランジスタの製造において拡散領域を露出するドライエッチングとしては、絶縁膜中にコンタクトホールを形成する場合と、ゲート電極の側壁面に側壁絶縁膜を形成する場合とが考えられる。これらの工程では、絶縁膜をフロロカーボン（ＣＦ）系やハイドロフロロカーボン（ＣＨＦ）系のエッチングガスを使ってドライエッチングすることが一般的に行われている。
【０００５】
絶縁膜をＣＦ系やＣＨＦ系のエッチングガスでドライエッチングする場合には、プラズマ中においてエッチングガスを解離させ、エッチングガスに含まれるフッ素（Ｆ）などの活性なラジカルやイオンを形成し、これらを被処理基板に印加した基板バイアスにより加速して被処理基板に作用させる。またかかるエッチングの際には、膜厚のばらつきやエッチング速度の変動を勘案して、拡散領域を構成するシリコン表面が完全に露出されるように、エッチングを、シリコン基板表面が露出された後も規定時間継続し、いわゆるオーバーエッチングを行うのが一般的である。
【０００６】
一方、このようなオーバーエッチングを行うと、露出されたシリコン表面にエッチングガスが作用し、シリコン表面が多少ともエッチングされるのが避けられない。特にシリコン面はＦによってエッチングされやすい。
【０００７】
そこで最近では、このようなオーバーエッチング時におけるシリコン面のエッチングを抑制し、選択比を向上させるため、ＣＦ系やＣＨＦ系のエッチングガスの中でも、特にＣの割合の高い、例えばＣ4Ｆ8やＣ4Ｆ6などのガスが使われるようになっている。このようなＣの比率の高いエッチングガスを使うことにより、エッチングにより露出されたシリコン面にＣが堆積し、オーバーエッチングの際のシリコン面の望ましくないエッチングが抑制される。
【特許文献１】特開平８−７８３５２号公報
【特許文献２】特開平９−１２９６０２号公報
【非特許文献１】K. Hashimi et al., Jpn. J. Appl. Phys. vol.35, (1996), pp.2494
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、このようにＣの含有量の大きいＣＦ系あるいはＣＨＦ系エッチングガスを使った場合、シリコン面上に堆積するＣは、基板バイアス電界の効果により、シリコン面上に単に堆積するだけでなく、これに運動エネルギをもって打ち込まれ、その結果、このような露出されたシリコン基板表面には、打ち込まれたＣがシリコン面のＳｉと結合したＳｉＣを含むダメージ層（変質層）が形成される。このようなＳｉＣ層は比抵抗が大きく、前記露出したシリコン面にコンタクトするように形成される金属プラグのコンタクト抵抗を増加させてしまう。このようなコンタクト抵抗の増加は、半導体装置の動作速度を低下させる。
【０００９】
図１（Ａ）〜図２（Ｄ）は、このようなコンタクトホールにおいて生じる変質層形成の例を示す。
【００１０】
図１（Ａ）を参照するに、シリコン基板１１中にはｐ型あるいはｎ型の拡散領域１１ａが形成されており、前記シリコン基板１１の表面にはＳｉＯ2などの絶縁膜１２が形成されている。
【００１１】
図１（Ａ）の工程では、前記絶縁膜１２上に開口部１３Ａを有するレジストパターン１３が形成され、前記レジストパターン１３をマスクに前記絶縁膜１２をＣＦ系あるいはＣＨＦ系のエッチングガスを使ったドライエッチング工程により除去し、前記絶縁膜１２中に前記レジスト開口部１３Ａに対応したコンタクトホール１２Ａを形成する。
【００１２】
図１（Ｂ）は前記ドライエッチングによりシリコン基板１１の表面が露出した直後の状態を示しており、この場合には前記コンタクトホール１２Ａの底部に、エッチングの不均一に起因する絶縁膜の残渣１２ｘが残留している。
【００１３】
そこで図２（Ｃ）の工程で前記ドライエッチングを継続し、オーバーエッチングを行う。これにより、前記絶縁膜残渣１２ｘは完全に除去されるが、この工程においてエッチングガス中のＣがシリコン基板１１中に打ち込まれ、前記コンタクトホール１２Ａの底部においてシリコン基板１１の表面にＣを含んだ変質層１１ｂが形成される。このようなＣを含んだ変質層１１ｂにおいては、打ち込まれたＣはシリコン基板１１のＳｉと結合し、ＳｉＣが形成されているものと考えられる。このような変質層１１ｂの形成は、特に図１（Ｂ）のコンタクトホール形成工程において、シリコン基板に対するエッチング選択性を確保するため、Ｃの含有量の多い、Ｃ4Ｆ8やＣ4Ｆ6などのエッチングガスを使った場合に顕著になる。
【００１４】
さらに図２（Ｄ）の工程において前記コンタクトホール１２ＡをＷなどの金属により充填し、さらに余分な金属膜を化学機械研磨などにより除去することにより、前記ＳｉＣ層１１ｂを介して前記拡散領域１１ａとコンタクトするコンタクトプラグ１４が形成される。図２（Ｄ）においては、前記コンタクトプラグ１４とシリコン基板１１および絶縁膜１２との間にＴａ／ＴａＮなどの密着層／拡散バリア層１４Ａが形成されている。
【００１５】
図３は、このようなＳｉＣを含む変質層１１ｂの形成に伴う拡散領域１１ａのシート抵抗の変化を示す。ただし図３中、縦軸は前記変質層１１ｂが形成された拡散領域１１ａのシート抵抗を、横軸は変質層１１ｂの厚さを示す。
【００１６】
図３を参照するに、シート抵抗、したがってコンタクト抵抗は、このような変質層１１ｂが存在しない場合には０．６Ω／ｓｑ程度であったものが、変質層１１ｂが４ｎｍの厚さに形成された場合には３．６Ω／ｓｑ程度まで増大することがわかる。
【００１７】
同様なＳｉＣ層の形成は、ゲート電極の両側壁面に側壁絶縁膜を形成する場合にも生じる。
【００１８】
図４（Ａ）〜（Ｄ）は、このような側壁絶縁膜の形成工程を含む半導体装置の製造工程を示す。
【００１９】
図４（Ａ）を参照するに、ｐ型あるいはｎ型のシリコン基板２１上にはゲート絶縁膜２２を介してポリシリコンゲート電極２３が形成されており、さらに前記シリコン基板２１上に前記ゲート電極２３を覆うようにＳｉＯ2やＳｉＯＮなどの絶縁膜２４が、ＣＶＤ法などにより、前記ゲート電極２３の形状に沿った形状で形成されている。
【００２０】
次に図４（Ｂ）の工程において図４（Ａ）の絶縁膜２４に対し、前記シリコン基板２１に略垂直方向に作用する異方性エッチングを、ＣＦ系あるいはＣＨＦ系のエッチングガスを使って行い、前記絶縁膜２４を前記ゲート電極２３の表面および前記シリコン基板２１の表面から除去する。ただし図４（Ｂ）は前記絶縁膜２４がこれらの表面から除去された直後の状態を示しており、エッチングの不均一などにより、ゲート電極２３あるいはシリコン基板２１の表面上には前記絶縁膜２４の残渣２４ｘが残っている。なお、ここでも前記絶縁膜２４とシリコン基板２１との間に充分なエッチング選択性を確保するため、前記ＣＦ系あるいはＣＨＦ系エッチングガスとしてはＣ4Ｆ8あるいはＣ4Ｆ6などのＣの含有量の多いガスを使う。
【００２１】
さらに図４（Ｂ）の前記残渣２４ｘを除去するため、図４（Ｃ）の工程において前記ドライバエッチングを継続し、オーバーエッチングを行う。ところが、このオーバーエッチングに伴い、前記ポリシリコンゲート電極２３および前記シリコン基板２１中にはエッチングガス中のＣが打ち込まれ、ＣがＳｉと結合したＳｉＣを含む変質層２５が、前記ポリシリコンゲート電極２３の表面および前記シリコン基板２１の露出表面に形成される。
【００２２】
このような変質層２５は、先に図３で説明したように、コンタクト抵抗を増大させるのみならず、図４（Ｄ）のイオン注入工程において、イオン注入された不純物元素を捕獲あるいはブロックしてしまい、ゲート電極２３およびシリコン基板２１中、その両側に形成される拡散領域の不純物元素濃度を低減させてしまう。
【００２３】
すなわち図４（Ｄ）の工程では、図４（Ｃ）の構造に対してｎ型あるいはｐ型の不純物元素をイオン注入し、前記ポリシリコンゲート電極２３をｎ型あるいはｐ型にドープすると同時に、前記シリコン基板２１中、前記ポリシリコンゲート電極２３の側壁絶縁膜２４Ａ，２４Ｂの外側に同じ導電型の拡散領域２１ａ，２１ｂが形成されるが、これらの領域の表面部分に変質層２５が形成されているため、注入された不純物元素は前記変質層２５により捕獲され、充分な数の不純物原子が前記ゲート電極２３あるいは拡散領域２１ａ，２１ｂに到達しなくなる。このため、前記ゲート電極２３および前記拡散領域２１ａ，２１ｂにおいて不純物元素濃度が所定の濃度に到達しない問題が生じる。
【００２４】
このような問題に対処するため、特開平８−７８３５２号公報では、変質層に対しＯ2ＲＩＥ処理を行い、これをＳｉＯ2層に変換する技術が提案されている。ＳｉＯ2層に変換された変質層は、ＨＦなどのウェットエッチング処理により除去することができる。
【００２５】
図５（Ａ）〜（Ｃ）は、かかる従来の提案による処理を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２６】
図５（Ａ）は図４（Ｃ）の状態に対応しており、前記シリコン基板２１の表面および前記ポリシリコンゲート電極２３の表面に変質層２５が形成されている。
【００２７】
そこで図５（Ｂ）の工程において図５（Ａ）の構造中に酸素イオンを使ったＯ2ＲＩＥ処理を行うことにより酸素イオンを注入し、前記変質層２５をＳｉＯ2層２５Ａに変換する。
【００２８】
さらに図５（Ｃ）の工程においてこのようにして形成されたＳｉＯ2層２５Ａをウェットエッチング処理により除去することにより、前記変質層２５の形成部分が除去される。この場合、前記シリコン基板２１中には前記側壁絶縁膜２４Ａ，２４Ｂの外側が除去され、段差部２１Ｇが形成される。
【００２９】
しかし、このような基板バイアスを印加して行うＯ2ＲＩＥ処理では、酸素イオンの注入深さの制御が困難で、図６（Ａ）〜（Ｃ）に矢印示すように酸素イオンは所望の深さを超えてシリコン基板２１あるいはポリシリコンゲート電極２３中に深く侵入し、その結果、ウェットエッチング工程の後に前記シリコン基板２１中に形成される段差部２１Ｇの深さも増大してしまうおそれがある。ただし図６（Ａ）〜（Ｃ）は前記図５（Ａ）〜（Ｃ）にそれぞれ対応している。
【００３０】
そこで、このような深い段差部２１Ｇを有する構造に対して不純物元素のイオン注入を行って半導体素子を形成した場合、図７に示すように前記段差部２１Ｇの段差部において寄生抵抗Ｒが発生し、半導体装置の動作速度が低下してしまう問題が生じる。ただし図７中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。このような問題は、特に最近のゲート長が９０ｎｍ以下の超高速半導体装置において顕著に現れる。
【００３１】
また、このような超高速半導体装置では、図７に示すように側壁絶縁膜２４Ａ，２４Ｂの形成に先立って、ゲート電極直下に短チャネル効果を抑制するため、チャネル不純物元素と同じ導電型の不純物元素が斜めにイオン注入され、ポケット注入領域２１ｐが形成されているが、図６（Ｃ）の工程でのエッチング量が大きいと、前記段差部２１Ｇがポケット領域２１ｐを突き抜けてしまい、ポケット注入領域２１ｐによる短チャネル効果の抑制効果が消失してしまう。
【課題を解決するための手段】
【００３２】
本発明は一の観点において、半導体表面に形成された炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、前記改質層をウェットエッチングにより除去する工程とを含む半導体装置の製造方法であって、前記改質工程は、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して実行されることを特徴とする半導体装置の製造方法を提供する。
【００３３】
本発明は他の観点において、半導体基板と、前記半導体基板の主表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成されたソース／ドレイン領域と、前記ゲート電極の両側面上に形成された側壁絶縁膜のさらに両側に形成された段差とを有し、前記段差が５ｎｍ以下であることを特徴とする半導体装置を提供する。
【発明の効果】
【００３４】
本発明によれば、半導体表面に形成された炭素を含む変質層を、酸素ラジカルに曝露してシリコン酸化膜よりなる改質層に変換する際に、前記酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような、換言するとＳｉ原子に対して優先的に結合するような元素を適量添加することにより、前記変質層の、ウェットエッチングにより除去可能な改質層への変換が、酸素ラジカルのみを使った場合よりも促進される。その際、前記改質工程を、前記変質層にエッチングが生じないように実行することにより、前記改質層をウェットエッチングにより除去した後に生じる段差は、その高さが当初の変質層の厚さを越えることがなく、半導体表面に、半導体装置の動作特性に影響するような段差が形成されるのが抑制される。本発明は特に、イオン注入の際の不純物元素のイオン注入エネルギが小さく、ドライエッチングの際に被処理基板に作用するエッチングガス種のエネルギに近接するような、超微細化高速半導体装置の製造において有用である。
【発明を実施するための最良の形態】
【００３５】
［第１実施例］
図８は、本発明で使われるダウンフロープラズマ処理装置４０の構成を示す。
【００３６】
図８を参照するに、ダウンフロープラズマ処理装置４０は排気ポート４１Ｂにおいて排気されプロセス空間４１Ａを画成する処理容器４１を含み、前記処理容器４１中には被処理基板Ｗを保持する基板保持台４１Ｃが設けられている。
【００３７】
さらに前記処理容器４１には前記被処理基板Ｗに対面するように、シャワーヘッド４３が絶縁構造４１Ｄを介して設けられており、前記シャワーヘッド４３にはＡｒなどの希ガス、ＣＦ4などのフロロカーボンガス、酸素ガス、水素ガス、および窒素ガスをそれぞれ供給するガスライン４４Ａ，４４Ｂ，４４Ｃ、４４Ｄ、４４Ｅが接続されている。また前記シャワーヘッド４３にはマイクロ波源４５よりマイクロ波が、前記基板保持台４１Ｃには高周波が、高周波源４６よりそれぞれ供給される。前記シャワーヘッド４３はステンレススチールなどよりなり、内部に石英シャワーヘッド本体４３Ａが保持されている。
【００３８】
本発明の発明者は、本発明の基礎となる研究において、図８のプラズマ処理装置４０を使って、シリコン基板上に形成されたＳｉＣを含む変質層を改質し、さらにこれをウェットエッチングにより除去する実験を行った。
【００３９】
図９（Ａ）〜（Ｄ）は、かかる実験を説明する。
【００４０】
図９（Ａ）を参照するに、シリコン基板６０が図８のプラズマ処理装置４０の処理容器４１中に導入され、前記基板保持台４１Ｃ上にウェハＷとして載置される。
【００４１】
次に前記処理容器４１を排気し、前記プロセス空間４１Ａのプロセス圧を約１０Ｐａに設定する。
【００４２】
さらに前記ガスライン４４ＡよりＡｒガスを５００ＳＣＣＭの流量で導入し、前記シャワーヘッド４３に前記マイクロ波源４５より２．４５ＧＨｚのマイクロ波を１０００Ｗのパワーで供給することにより、前記プロセス空間４１Ａにマイクロ波プラズマを励起する。
【００４３】
さらに前記基板保持台４１Ｃに前記高周波源４６より周波数が２００ｋＨｚ〜１００ＭＨｚの高周波が供給され、前記被処理基板Ｗに直流バイアスが印加される。
【００４４】
この状態で前記ガスライン４４Ｂより前記プロセス空間４１Ａに、炭素含有量の多いＣ4Ｆ8などのＣＦガスやＣＨＦガスを導入することにより、前記シリコン基板６０の表面に、図２（Ｃ）のオーバーエッチング工程に対応した工程を行い、ＳｉＣを含む変質層６１を５ｎｍの厚さに形成する。
【００４５】
次に図９（Ｂ）の工程において前記高周波電源４６を停止し、前記プロセス空間４１Ａを前記ライン４３ＤからのＡｒガスによりパージした後、前記プロセス空間４１Ａを５００Ｐａのプロセス圧に維持し、前記前記ガスライン４４ＡよりＡｒガスを、前記ガスライン４４ＢよりＣＦ4ガスを、前記ガスライン４４Ｃより酸素ガスを、前記ガスライン４４Ｄより水素ガスを、また前記ガスライン４４Ｅより窒素ガスを、前記プロセス空間４１Ａにそれぞれ供給し、前記変質層６１の改質工程を行う。
【００４６】
図９（Ｂ）の工程では前記非処理基板Ｗに基板バイアスが印加されていないため、プラズマ中のイオンが加速されて被処理基板Ｗに衝突することがなく、前記変質層６１は、酸素ガスより形成された酸素ラジカルＯ*、水素ガスより形成された水素ラジカルＨ*、ＣＦ4ガスより形成されたフッ素ラジカルＦ*および窒素ガスより形成された窒素ラジカルＮ*に曝され、化学的な改質作用を受け、その一部あるいは全部が、ＳｉＯ2を主成分とする改質層６１Ａに変換される。
【００４７】
さらに図９（Ｃ）の工程において、このようにして改質層６１Ａを有するシリコン基板６０はＨＦによるウェットエッチング処理を施され、前記改質層６１Ａが、シリコン基板６０に対して選択的に除去される。図９（Ｃ）の例では、前記シリコン基板６０上には改質されなかった変質層６１が残っているのが示されている。
【００４８】
図１０は、前記図９（Ｂ）の工程において供給されるガスの組み合わせを様々に変化させた場合の、改質層６１Ａの膜厚と、さらに図９（Ｃ）のウェットエッチング工程までを行った場合の前記改質層６１Ａの膜厚減とを示す。図中、縦軸は前記シリコン基板６０上の改質層６１Ａの膜厚を、横軸はガスの組み合わせを示す。また図中、黒は図９（Ｂ）の状態での改質層６１Ａの膜厚を、白は図９（Ｃ）の状態での改質層６１Ａの膜厚を、灰色は図９（Ｃ）においてさらにウェットエッチング時間を延長した場合の改質層６１Ａの膜厚を示している。
【００４９】
さらに図１０中の実験（Ｉ）は、図９（Ｂ）の改質工程を、ガスライン４４Ｃからの酸素ガスのみを１０００ＳＣＣＭの流量で供給することで行った場合の結果を、実験（II）は、図９（Ｂ）の改質工程を、前記ガスライン４４Ｃから流量１０００ＳＣＣＭで供給される酸素ガスに加えて、前記ガスライン４４ＢからＣＦ4ガスを１０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｄから水素ガスを１０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｅから窒素ガスを５００ＳＣＣＭの流量で供給することで行った場合の結果を、実験（III）は、図９（Ｂ）の改質工程を、前記ガスライン４４Ｃから流量１０００ＳＣＣＭで供給される酸素ガスに加えて、前記ガスライン４４ＢからＣＦ4ガスをより大きな５０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｄから水素ガスを１０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｅから窒素ガスを５００ＳＣＣＭの流量で供給することで行った場合の結果を、実験（IV）は、図９（Ｂ）の改質工程を、前記ガスライン４４Ｃから流量１０００ＳＣＣＭで供給される酸素ガスに加えて、前記ガスライン４４Ｄから水素ガスを１０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｅから窒素ガスを５００ＳＣＣＭの流量で供給することで行った場合の結果を、示す。これに対し、図１０の実験（V）は、図９（Ｂ）の改質工程を、前記ガスライン４４Ｃから流量１０００ＳＣＣＭで供給される酸素ガスに加えて、前記ガスライン４４ＢからＣＦ4ガスのみを１０ＳＣＣＭの流量（酸素ガスとＣＦ4ガスの比率が１００：１）で供給することで行った場合の結果を示している。
【００５０】
全ての実験において前記改質工程は先に説明したように５００Ｐａのプロセス圧で、前記シャワーヘッドに１０００Ｗのマイクロ波パワーを供給することにより行われている。また先にも説明したように、図９（Ｂ）の改質工程では基板バイアスは印加していない。
【００５１】
図１０を参照するに、実験（Ｉ）〜（IV）では、前記変質層６１の膜厚は図９（Ｂ）の改質工程を行っても、当初の５ｎｍから変化しておらず、改質工程に伴う膜厚減は生じていないのがわかる。これに対し実験（V）では改質工程により当初の膜厚５ｎｍが２ｎｍ程度まで減少しており、改質条件しだいでは、シリコン表面を侵食してしまう恐れがあるのがわかる。
【００５２】
また前記実験（I）では、図９（Ｂ）の改質工程の後、図９（Ｃ）のウェットエッチングを行っても３ｎｍ程度の厚さの改質層６１Ａが残っており、これは実際には改質反応が充分に進まず、図９（Ａ）の変質層が実際には３ｎｍ程度の厚さで残っていることを示している。
【００５３】
これに対し、実験（II）では、前記酸素ガスにさらに窒素ガスと水素ガスとＣＦ4ガスとを添加することにより、ウェットエッチング後にシリコン基板６０上に残留する改質層６１Ａの膜厚が実験（I）の場合に比べて減少しており、改質反応がより効率的に進行していることがわかる。さらに実験（III）に示すように添加されるＣＦ4ガスの割合を増大させることにより、さらに改質反応の効率を向上させることが可能になる。実験（II）では、酸素ガス、窒素ガス、水素ガスおよびＣＦ4ガスの比率が１００：５０：１：１になっている（酸素ガスとＣＦ4ガスの比率では１００：１）のに対し、実験（III）では、酸素ガス、窒素ガス、水素ガスおよびＣＦ4ガスの比率が１００：５０：１：５（酸素ガスとＣＦ4ガスの比率では２０：１）になっている。
【００５４】
さらに、実験（IV）に示すように、前記酸素ガスに窒素ガスと水素ガスのみを添加した場合でも、改質反応の効率は実験（I）の場合に比べて改善されるのがわかる。
【００５５】
このような、酸素ラジカルにさらなるガス、例えば水素やＣＦ系のガスを添加した場合、これら添加ガスのプラズマ励起により前記プロセス空間４１Ａには、酸素ラジカルに加えて水素ラジカルやＦラジカルが形成されるが、これらは図９（Ａ）の変質層６１中のＣを酸素ラジカルと共に速やかに置換し、ＳｉＣを主成分とする変質層６１をＨＦに可溶なＳｉＯＨあるいはＳｉＯＦに変換するものと考えられる。すなわち、Ｓｉとの反応性が高く、従ってＳｉ原子と酸素原子の間の二重結合形成を阻害するような水素ラジカルやＦラジカルを、図９（Ｂ）の改質工程において酸素ラジカルに適量添加することにより、前記変質層６１の表面に、変質層６１内部の改質を妨げる安定なＳｉＯ2膜が形成されるのが抑制され、図９（Ｂ）の改質反応が変質層６１の深くまで及ぶものと考えられる。
【００５６】
特に実験（III）よりわかるように、Ｆラジカルの割合を増加させると、膜内部まで改質反応が進むため、ＣＦ系ガスの添加量を増大させるのが好ましいと考えられるが、一方、実験（V）よりわかるようにＦラジカルの割合が多すぎると、図９（Ｂ）の改質工程においてシリコン基板がエッチングされてしまい、好ましくない段差が形成される恐れがある。
［第２実施例］
図１１（Ａ）〜１５（Ｊ）は、本発明の第２実施例による半導体装置８０の製造工程を、ｐチャネルＭＯＳトランジスタを形成する場合を例に示す図である。
【００５７】
図１１（Ａ）を参照するに、前記半導体装置８０はシリコン基板８１中にＳＴＩ型の素子分離領域８１Ｂにより画成されたｎ型素子領域８１Ａ上に形成されており、図１１（Ａ）の状態では、前記素子領域８１Ａ中には前記シリコン基板上に厚さが１ｎｍのＳｉＯＮゲート絶縁膜８２を介して、ゲート長が９０ｎｍ以下、例えば４０ｎｍのポリシリコンゲート電極８３が形成されている。
【００５８】
次に図１１（Ｂ）の工程において、前記シリコン基板８１中に、前記ポリシリコンゲート電極８３をマスクにＰ+（Ａｓ+やＳｂ+でもよい）を３０ｋｅＶの加速電圧下、１×１０13ｃｍ-2程度のドーズ量で斜めイオン注入し、前記ゲート電極８３の両側にｎ型ポケット注入領域８１ｐを、前記ポケット注入領域８１ｐの先端部が前記ゲート電極８３直下のチャネル領域の下部に侵入するように形成する。
【００５９】
さらに図１１（Ｂ）の工程では、前記ポリシリコンゲート電極８３をマスクにＢ+を１ｋｅＶの加速電圧下、１×１０15ｃｍ-2程度のドーズ量でイオン注入し、前記素子領域８１Ａ中、前記ゲート電極８３の両側にｐ型のソースエクステンション領域８１ａ，ドレインエクステンション領域８１ｂを形成する。
【００６０】
次に、図１２（Ｃ）の工程において図１１（Ｂ）の構造上にシリコン酸化膜８４をCVD法により、前記シリコン基板８１の表面および前記ゲート電極８３を覆うように堆積し、さらに図１２（Ｄ）の工程で前記シリコン酸化膜８４を、ＣＦ系あるいはＣＨＦ系ガス、例えばＣ4Ｆ8を使ったドライエッチングによりエッチバックし、前記ポリシリコンゲート電極８３の両側壁面上に側壁絶縁膜８４Ａ，８４Ｂを形成する。この図１２（Ｃ）のエッチバック工程は、例えば図８のダウンフロープラズマ型のプラズマ処理装置を使い、前記被処理基板Ｗに基板バイアスを印加しながら行うことができる。
【００６１】
かかるプラズマエッチングの結果、図１２（Ｄ）の工程においては前記側壁絶縁膜８４Ａ，８４Ｂの外側にシリコン基板８１の表面が、また前記ポリシリコンゲート電極８３の表面が露出される。その際、かかるシリコン表面にはエッチングガス中の炭素が基板バイアス電界により打ち込まれ、ＳｉＣを含む変質層８５が数ナノメートルの厚さに形成される。
【００６２】
そこで、本実施例では図１３（Ｅ）の工程において図１２（Ｄ）の構造に対し、図８のダウンフロープラズマ処理装置２０を使い、ただし基板バイアスを印加することなく、前記プロセス空間４１Ａに酸素ガスとともに窒素ガス、水素ガスおよびＣＦやＣＨＦガスを供給し、前記ＳｉＣを主とする変質層８５を、ＨＦに可溶なＳｉＯ2を主成分とし、ＳｉＯＦあるいはＳｉＯＨをさらに含む改質層８５Ａに変換する改質処理を行う。この図１３（Ｅ）の改質処理は、先に説明した図９（B）の改質処理のうち、特に実験（II）〜実験（IV）と同様な条件で行うことができる。
【００６３】
次に、図１３（Ｆ）の工程で、図１３（Ｅ）の構造をＨＦ中においてウェットエッチングし、前記改質層８５Ａを除去する。
【００６４】
図１３（Ｆ）の工程では、前記改質層８５Ａのウェットエッチングに伴い、前記シリコン基板８１の表面には段差部８１Ｇが形成されるが、本実施例では図１３（Ｅ）の改質工程の際に前記変質層８５がエッチングされることがなく、このため形成される段差部８１Ｇの高さは、前記変質層８５の当初の厚さを超えることはない。図１３（Ｆ）の例では、ＨＦによるウェットエッチング工程の後でも、わずかな未反応変質層８５が、残留改質層８５Ａとして残留している。
【００６５】
前記残留改質層８５Ａの厚さは、図１３（Ｅ）の改質工程を最適化することにより、最小化、あるいはゼロにすることができる。すなわち、前記変質層８５をエッチングすることなく、図１３（Ｆ）のウェットエッチング処理後の残留改質層８５Ａの膜厚をほぼゼロにすることができる。この場合、残留改質層８５Ａの下のシリコン面がエッチングされることはない。
【００６６】
ついで図１４（Ｇ）の工程において、前記ゲート電極８５および側壁絶縁膜８４Ａ，８４Ｂをマスクに、前記シリコン基板８１中にＢ+を、０．５ｋｅＶ以下の加速電圧下、５．０×１０15ｃｍ-2程度の高濃度でイオン注入し、前記側壁絶縁膜８４Ａ，８４Ｂの外側にソース・ドレインとなる拡散領域８１ｃ、８１ｄを、前記ソースエクステンション領域８１ａ、ドレインエクステンション領域８１ｂとそれぞれ重畳するように形成すると同時に、前記ポリシリコンゲート電極８３をＢ+により高濃度にドープする。
【００６７】
図１４（Ｇ）の工程では、前記シリコン基板８１の露出部分、すなわちソース拡散領域８１ｃあるいはドレイン拡散領域８１ｄが形成される部分、およびゲート電極８３の露出部分に形成される変質層２５が、このように図１３（Ｆ）の改質工程により除去、あるいは部分的に除去されているため、イオン注入は効率的になされ、注入される不純物元素が変質層２５により捕獲される問題が最小限に抑制される。このため、前記ソース・ドレイン拡散領域８１ｃ，８１ｄは高濃度にドープされ、ソース抵抗が低減されると同時に、ゲート電極８３も高濃度にドープされるため、このような超高速半導体装置において生じやすいゲート空乏化の問題が軽減される。
【００６８】
さらに、図１４（Ｈ）の工程で、前記拡散領域８１ｃ，８１ｄの表面およびポリシリコンゲート電極８３の表面にサリサイド工程によりコバルトシリサイドあるいはニッケルシリサイドよりなるシリサイド層８６が形成され、図１５（Ｉ）の工程において図１４（Ｈ）の構造上に層間絶縁膜８７が堆積され、前記拡散領域８１ｃ，８１ｄに対応したコンタクトホール８７Ａ，８７Ｂが、それぞれのシリサイド層８６を露出するように形成される。
【００６９】
さらに図１５（Ｊ）の工程において前記コンタクトホール８７Ａ，８７ＢをＷなどの導体プラグ８８Ａ，８８Ｂにより充填する。
【００７０】
このようにして形成されたＭＯＳトランジスタは、ソース領域８１ａ，ドレイン領域８１ｂおよびポリシリコンゲート電極８３が高濃度にドープされる好ましい特徴以外にも、図１３（Ｆ）のウェットエッチング工程で形成される段差が小さいため、かかる段差部がポケット注入領域８１ｐあるいはソース・ドレインエクステンション領域８１ａ，８１ｂの下端に近接したり、これを突き抜けたりすることがなく、ゲート長の短縮に伴うしきい値特性の変動や、リーク電流の増大などの問題が抑制される好ましい特徴を有している。さらに図１４（Ｈ）のシリサイド形成工程においても、シリサイド層８６が形成される面における変質層８５の膜厚が減少するため、シリサイド層８６中の欠陥が減少する。
【００７１】
また図示は省略するが、同様な工程によりｎチャネルＭＯＳトランジスタを製造することが可能である。
【００７２】
なお、理想的には、図１３（Ｅ）の工程で前記変質層８５はその膜厚全体にわたり改質層８５Ａに改質され、図１３（Ｆ）の工程で、図１６に示すように改質層８５Ａは全て除去されるのが好ましい。図１６は図１３（Ｆ）に対応し、さらなる説明は省略する。
【００７３】
また、以上の説明では、図１３（Ｅ）の改質工程においてプラズマ処理装置として、図８のダウンフロープラズマ処理装置４０を使ったが、本発明はかかる特定のプラズマ処理装置に限定されるものではなく、平行平板型、ＥＣＲ型、ＩＣＰ型、トロイダル型を含む、その他のプラズマ処理装置を使うことができる。
【００７４】
図１７は、前記図１３（Ｆ）のウェットエッチング工程において形成される段差部８１Ｇが、前記変質層８５の下、約３ｎｍの深さに到達した場合（図中、白丸で表記）、および前記段差部８１Ｇの深さが、それよりもさらに１ｎｍ程度大きい約４ｎｍの深さに到達した場合（図中黒丸で表記）の、ＭＯＳトランジスタのしきい値Ｖthとゲート長Ｌｇとの関係を示す。ただし図１７は、ｐチャネルＭＯＳトランジスタについての結果である。
【００７５】
図１７を参照するに、しきい値のばらつきは、シリコン基板面の段差部８１Ｇが約３ｎｍの場合、ゲート長が５０〜９０ｎｍの範囲では極めて小さいのに対し、シリコン基板面の段差部８１Ｇが約４ｎｍの場合、しきい値のばらつきが、ゲート長Ｌｇが７０ｎｍを切ったあたりから急増しているのがわかる。これは、前記段差部８１Ｇの深さの増大に伴い、シリコン基板８１の表面が前記ポケット注入領域８１ｐの下端に近接し、ポケット注入領域８１ｐによる短チャネルの抑制が不十分になっている事情を反映しているものと考えられる。
【００７６】
図１８は、このようにして得られたＭＯＳトランジスタのオン電流ロールＩonとゲート長Ｌｇとの関係を示す。ただし図１８のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタであり、図１８中、白丸は、前記段差部８１Ｇが、前記変質層８５の下、約３ｎｍの深さに到達している試料についての結果を、黒丸は、前記段差部８１Ｇが前記変質層８５の下、約４ｎｍの深さに到達している試料についての結果を示す。
【００７７】
図１８を参照するに、前記変質層８５の下の侵食量（Ｓｉロス）が小さい場合にはゲート長の減少によるオン電流の減少は比較的小さいのに対し、前記Ｓｉロスが大きい場合にはオン電流が著しく減少しているのがわかる。いずれに場合にも、シート抵抗の変化は見られないため、図１８の結果は、前記段差部８１Ｇの高さの増大に伴う寄生抵抗の増大に対応しているものと考えられる。
【００７８】
これに対し、本実施例では図１３（Ｆ）のウェットエッチング工程で、エッチングが前記変質層８５の下にまで及ぶことがなく、過剰なＳｉの侵食を抑制することで、短チャネル効果を最小限に抑制することができ、ゲート長が仮に４０ｎｍ以下になったとしても、安定なしきい値特性と充分なオン電流を確保することが可能になる。
［第３実施例］
図１９（Ａ）〜図２０（Ｄ）は、本発明の第３実施例によるコンタクトホールの形成工程を示す。
【００７９】
図１９（Ａ）を参照するに、シリコン基板１０１中にはｐ型あるいはｎ型の拡散領域１０１ａが形成されており、前記シリコン基板１０１の表面にはＳｉＯ2などの絶縁膜１０２が形成されている。特に図１９（Ａ）の拡散領域１０１ａは、ゲート長が９０ｎｍ以下の超高速半導体装置を念頭に、拡散領域下端の深さが基板表面から２０ｎｍ以下となるように形成されている。
【００８０】
図１９（Ａ）の工程では、前記絶縁膜１０２上に開口部１０３Ａを有するレジストパターン１０３が形成され、前記レジストパターン１０３をマスクに前記絶縁膜１０２をＣＦあるいはＣＦＨ系のエッチングガスを使ったドライエッチング工程により除去し、前記絶縁膜１０２中に前記レジスト開口部１０３Ａに対応したコンタクトホール１２Ａを形成する。
【００８１】
図１９（Ｂ）は前記ドライエッチングによりシリコン基板１０１の表面が露出した直後の状態を示しており、この場合には前記コンタクトホール１０２Ａの底部に、エッチングの不均一に起因する絶縁膜の残渣１０２ｘが残留している。
【００８２】
そこで図２０（Ｃ）の工程で前記ドライエッチングを継続し、オーバーエッチングを行う。これにより、前記絶縁膜残渣１０２ｘは完全に除去されるが、この工程においてエッチングガス中のＣがシリコン基板１０１中に打ち込まれ、前記コンタクトホール１０２Ａの底部においてシリコン基板１０１の表面にＳｉＣを含んだ変質層１０１ｂが形成される。
【００８３】
そこで本実施例では図２０（Ｄ）の工程において、前記変質層１０１ｂに対し、酸素ラジカルと水素ラジカル、およびフッ素ラジカルによる改質処理を、先の図１３（Ｅ）の工程と同様にして、前記変質層１０１ｂのエッチングが生じないように実行し、前記変質層１０１ｂの少なくとも一部を、ＳｉＯ2を主成分とし、さらにＳｉＯＦあるいはＳｉＯＨを含む改質層１０１ｃに変換する。
【００８４】
さらに図２１（Ｅ）の工程において図２０（Ｄ）の構造を希フッ酸水溶液中においてウェットエッチング処理し、前記改質層１０１ｃを除去する。
【００８５】
さらに図２１（Ｆ）の工程において前記コンタクトホール１２Ａの内壁面を、Ｔａ／ＴａＮなどの密着層／拡散バリア層１０４Ａにより覆い、さらにＷなどの金属をより充填してコンタクトプラグ１０４を形成する。
【００８６】
本実施例においても、前記コンタクトホール１２Ａ底部において改質層除去工程により生じる侵食が最小限となり、コンタクト抵抗の低いコンタクトを、浅い拡散領域１０１ａに生じる影響を最小限に抑制しつつ、形成することが可能になる。これにより、このような超微細化高速半導体装置における配線抵抗を最小化することが可能になる。
【００８７】
以上、本発明をゲート長が９０ｎｍ以下の超高速半導体装置における側壁絶縁膜の形成および微細なコンタクトホールの形成を例に説明したが、本発明は微細なコンタクトホールを有するＤＲＡＭの製造をはじめ、様々な半導体装置の製造に適用可能である。
【００８８】
また本発明の改質工程においては、フッ素ラジカル源として、フロロカーボンガスのほかに、ＳＦ6ガスなど、他のＦ含有ガスを使うことも可能である。
【００８９】
（付記１）
半導体表面に形成された炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して実行されることを特徴とする半導体装置の製造方法。
【００９０】
（付記２）
前記半導体表面はＳｉ原子を含み、前記変質層は、ＳｉＣを含むことを特徴とする付記１記載の半導体装置の製造方法。
【００９１】
（付記３）
前記半導体表面は、シリコン基板表面であることを特徴とする付記１または２記載の半導体装置の製造方法。
【００９２】
（付記４）
前記半導体表面は、ポリシリコン膜表面であることを特徴とする付記１または２記載の半導体装置の製造方法。
【００９３】
（付記５）
前記改質工程は、前記変質層のエッチングが実質的に生じないような条件で実行されることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【００９４】
（付記６）
前記元素は、水素およびハロゲンよりなる群から選択されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【００９５】
（付記７）
前記元素は、水素またはフッ素よりなることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
【００９６】
（付記８）
前記酸素ラジカルは、酸素ガスをプラズマにより励起することで形成され、
前記フッ素の活性種は、フロロカーボンガスまたはＳＦ6ガスを前記プラズマにより励起することにより供給されることを特徴とする付記７記載の半導体装置の製造方法。
【００９７】
（付記９）
前記フロロカーボンガスは、ＣＦ4を含むことを特徴とする付記９記載の半導体装置の製造方法。
【００９８】
（付記１０）
前記改質工程は、前記半導体表面を有する半導体基板に、基板バイアスを印加することなく実行されることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置の製造方法。
【００９９】
（付記１１）
絶縁膜を、フルオロカーボンガスをエッチングガスとして使うドライエッチング法により除去することにより、前記絶縁膜が覆っている半導体表面を露出する工程と、
前記半導体表面に、前記ドライエッチング工程により形成された炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は付記１〜１０のうち、いずれか一項に記載の方法により実行されることを特徴とする半導体装置の製造方法。
【０１００】
（付記１２）
半導体表面上に形成されたポリシリコンゲート電極を覆うように前記半導体表面上に絶縁膜を形成する工程と、
前記絶縁膜を、前記半導体表面が露出するように、また前記ポリシリコンゲート電極の上面が露出するように、フルオロカーボンガスをエッチングガスとして使うドライエッチング法によりエッチバックし、前記ポリシリコンゲート電極の両側壁面に側壁絶縁膜を形成する工程と、
前記半導体表面に前記エッチバック工程の際に形成された、炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は付記１〜１０のうち、いずれか一項に記載の方法により実行されることを特徴とする半導体装置の製造方法。
【０１０１】
（付記１３）
前記ゲート電極は、９０ｎｍ以下のゲート長を有することを特徴とする付記１２記載の半導体装置の製造方法。
【０１０２】
（付記１４）
前記ウェットエッチング工程の後、前記半導体表面に不純物元素をイオン注入する工程を特徴とする付記１〜１３のうち、いずれか一項記載の半導体装置の製造方法。
【０１０３】
（付記１５）
前記ウェットエッチング工程の後、前記半導体表面にシリサイド層を形成する工程を有することを特徴とする付記１〜１４のうち、いずれか一項記載の半導体装置の製造方法。
【０１０４】
（付記１６）
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース／ドレイン領域と、
前記ゲート電極の両側面上に形成された側壁絶縁膜のさらに両側に形成された段差とを有し、
前記段差が５ｎｍ以下であることを特徴とする半導体装置。
【０１０５】
（付記１７）
さらに、前記ソース／ドレイン領域および前記ゲート電極上にシリサイド層を有し、
前記段差は、前記シリサイド層の下にＳｉＣを含まない深さまでエッチングしてなることを特徴とする請求項１６記載の半導体装置。
【０１０６】
（付記１８）
前記段差は、ウェットエッチングにより形成されてなることを特徴とする請求項１６または１７記載の半導体装置。
【０１０７】
（付記１９）
前記ゲート電極は、９０ｎｍ以下のゲート長を有することを特徴とする請求項１６〜１８記載の半導体装置。
【図面の簡単な説明】
【０１０８】
【図１】（Ａ），（Ｂ）は、本発明の関連技術によるコンタクトプラグの形成工程を説明する図（その１）である。
【図２】（Ｃ），（Ｄ）は、本発明の関連技術によるコンタクトプラグの形成工程を説明する図（その２）である。
【図３】前記本発明関連技術の課題を説明する図である。
【図４】（Ａ）〜（Ｄ）は、本発明の他の関連技術による半導体装置の製造工程を説明する図である。
【図５】（Ａ）〜（Ｄ）は、本発明のさらに他の関連技術を説明する図である。
【図６】（Ａ）〜（Ｄ）は、図５（Ａ）〜（Ｄ）の関連技術の問題点を説明する図である。
【図７】図５（Ａ）〜（Ｄ）の関連技術の問題点を説明する別の図である。
【図８】本発明で使われるプラズマ処理装置の構成を示す図である。
【図９】（Ａ）〜（Ｃ）は、本発明の第１実施例による基板処理方法を説明する図である。
【図１０】図９（Ａ）〜（Ｃ）の基板処理方法の評価を説明する図である。
【図１１】（Ａ），（Ｂ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その１）である。
【図１２】（Ｃ），（Ｄ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その２）である。
【図１３】（Ｅ），（Ｆ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その３）である。
【図１４】（Ｇ），（Ｈ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その４）である。
【図１５】（Ｉ），（Ｊ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その５）である。
【図１６】本発明第２実施例の一変形例を示す図である。
【図１７】本発明第２実施例による半導体装置の特性を示す図である。
【図１８】本発明第２実施例による半導体装置の特性を示す別の図である。
【図１９】（Ａ），（Ｂ）は、本発明の第３実施例による半導体装置の製造方法を説明する図（その１）である。
【図２０】（Ｃ），（Ｄ）は、本発明の第３実施例による半導体装置の製造方法を説明する図（その２）である。
【図２１】（Ｅ），（Ｆ）は、本発明の第３実施例による半導体装置の製造方法を説明する図（その３）である。
【符号の説明】
【０１０９】
１１，１０１ 基板
１１ａ，１０１ａ 拡散領域
１１ｂ，１０１ｂ 変質層
１０１ｃ 改質層
１２，１０２ 層間絶縁膜
１２Ａ，１０２Ａ コンタクトホール
１２ｘ，１０２ｘ 絶縁膜残渣
１３，１０３ レジスト膜
１３Ａ，１０３Ａ レジスト開口部
１４，１０４ コンタクトプラグ
１４Ａ，１０４Ａ 密着／拡散防止膜
２１ シリコン基板
２１Ｇ 段差部
２１ａ，２１ｂ 拡散領域
２２ ゲート絶縁膜
２３ ポリシリコンゲート電極
２４ 絶縁膜
２４Ａ，２４Ｂ 側壁絶縁膜
２４ｘ 絶縁膜残渣
２５ 変質層
４０ プラズマ処理装置
４１ 処理容器
４１Ａ 基板保持台
４１Ｂ，４１Ｃ 排気ポート
４１Ｄ 絶縁部
４３ シャワーヘッド
４３Ａ 石英シャワーヘッド本体
４４Ａ〜４４Ｅ ガスライン
４５ マイクロ波源
４６ 高周波源
６０ シリコン基板
６１ 変質層
６１Ａ 改質層
８１ シリコン基板
８１Ａ 素子領域
８１Ｂ 素子分離絶縁膜
８１Ｇ 段差部
８１ａ，８１ｂ ソース・ドレインエクステンション拡散領域
８１ｃ，８１ｄ ソース・ドレイン拡散領域
８１ｐ ポケット注入領域
８２ ゲート絶縁膜
８３ ポリシリコンゲート電極
８４ 絶縁膜
８４Ａ，８４Ｂ 側壁絶縁膜
８５ 変質層
８５Ａ 改質層
８６ シリサイド層
８７ 層間絶縁膜
８７Ａ，８７Ｂ コンタクトホール
８８Ａ，８８Ｂ コンタクトプラグ
【技術分野】
【０００１】
本発明は一般に半導体装置の製造に係り、特に非常に浅い接合を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
今日の非常に微細化された、典型的にはゲート長が９０ｎｍ以下、例えばゲート長が５０ｎｍあるいは４０ｎｍの超高速半導体装置では、微細化に伴い、トランジスタのソース・ドレイン領域を構成する拡散領域も、その接合の深さが非常に浅く、２０ｎｍ程度になっている。
【０００３】
このように非常に浅い接合を有する半導体装置を製造する際には、拡散領域を露出するドライエッチング工程に格別の配慮が必要となる。
【０００４】
ＭＯＳトランジスタの製造において拡散領域を露出するドライエッチングとしては、絶縁膜中にコンタクトホールを形成する場合と、ゲート電極の側壁面に側壁絶縁膜を形成する場合とが考えられる。これらの工程では、絶縁膜をフロロカーボン（ＣＦ）系やハイドロフロロカーボン（ＣＨＦ）系のエッチングガスを使ってドライエッチングすることが一般的に行われている。
【０００５】
絶縁膜をＣＦ系やＣＨＦ系のエッチングガスでドライエッチングする場合には、プラズマ中においてエッチングガスを解離させ、エッチングガスに含まれるフッ素（Ｆ）などの活性なラジカルやイオンを形成し、これらを被処理基板に印加した基板バイアスにより加速して被処理基板に作用させる。またかかるエッチングの際には、膜厚のばらつきやエッチング速度の変動を勘案して、拡散領域を構成するシリコン表面が完全に露出されるように、エッチングを、シリコン基板表面が露出された後も規定時間継続し、いわゆるオーバーエッチングを行うのが一般的である。
【０００６】
一方、このようなオーバーエッチングを行うと、露出されたシリコン表面にエッチングガスが作用し、シリコン表面が多少ともエッチングされるのが避けられない。特にシリコン面はＦによってエッチングされやすい。
【０００７】
そこで最近では、このようなオーバーエッチング時におけるシリコン面のエッチングを抑制し、選択比を向上させるため、ＣＦ系やＣＨＦ系のエッチングガスの中でも、特にＣの割合の高い、例えばＣ4Ｆ8やＣ4Ｆ6などのガスが使われるようになっている。このようなＣの比率の高いエッチングガスを使うことにより、エッチングにより露出されたシリコン面にＣが堆積し、オーバーエッチングの際のシリコン面の望ましくないエッチングが抑制される。
【特許文献１】特開平８−７８３５２号公報
【特許文献２】特開平９−１２９６０２号公報
【非特許文献１】K. Hashimi et al., Jpn. J. Appl. Phys. vol.35, (1996), pp.2494
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、このようにＣの含有量の大きいＣＦ系あるいはＣＨＦ系エッチングガスを使った場合、シリコン面上に堆積するＣは、基板バイアス電界の効果により、シリコン面上に単に堆積するだけでなく、これに運動エネルギをもって打ち込まれ、その結果、このような露出されたシリコン基板表面には、打ち込まれたＣがシリコン面のＳｉと結合したＳｉＣを含むダメージ層（変質層）が形成される。このようなＳｉＣ層は比抵抗が大きく、前記露出したシリコン面にコンタクトするように形成される金属プラグのコンタクト抵抗を増加させてしまう。このようなコンタクト抵抗の増加は、半導体装置の動作速度を低下させる。
【０００９】
図１（Ａ）〜図２（Ｄ）は、このようなコンタクトホールにおいて生じる変質層形成の例を示す。
【００１０】
図１（Ａ）を参照するに、シリコン基板１１中にはｐ型あるいはｎ型の拡散領域１１ａが形成されており、前記シリコン基板１１の表面にはＳｉＯ2などの絶縁膜１２が形成されている。
【００１１】
図１（Ａ）の工程では、前記絶縁膜１２上に開口部１３Ａを有するレジストパターン１３が形成され、前記レジストパターン１３をマスクに前記絶縁膜１２をＣＦ系あるいはＣＨＦ系のエッチングガスを使ったドライエッチング工程により除去し、前記絶縁膜１２中に前記レジスト開口部１３Ａに対応したコンタクトホール１２Ａを形成する。
【００１２】
図１（Ｂ）は前記ドライエッチングによりシリコン基板１１の表面が露出した直後の状態を示しており、この場合には前記コンタクトホール１２Ａの底部に、エッチングの不均一に起因する絶縁膜の残渣１２ｘが残留している。
【００１３】
そこで図２（Ｃ）の工程で前記ドライエッチングを継続し、オーバーエッチングを行う。これにより、前記絶縁膜残渣１２ｘは完全に除去されるが、この工程においてエッチングガス中のＣがシリコン基板１１中に打ち込まれ、前記コンタクトホール１２Ａの底部においてシリコン基板１１の表面にＣを含んだ変質層１１ｂが形成される。このようなＣを含んだ変質層１１ｂにおいては、打ち込まれたＣはシリコン基板１１のＳｉと結合し、ＳｉＣが形成されているものと考えられる。このような変質層１１ｂの形成は、特に図１（Ｂ）のコンタクトホール形成工程において、シリコン基板に対するエッチング選択性を確保するため、Ｃの含有量の多い、Ｃ4Ｆ8やＣ4Ｆ6などのエッチングガスを使った場合に顕著になる。
【００１４】
さらに図２（Ｄ）の工程において前記コンタクトホール１２ＡをＷなどの金属により充填し、さらに余分な金属膜を化学機械研磨などにより除去することにより、前記ＳｉＣ層１１ｂを介して前記拡散領域１１ａとコンタクトするコンタクトプラグ１４が形成される。図２（Ｄ）においては、前記コンタクトプラグ１４とシリコン基板１１および絶縁膜１２との間にＴａ／ＴａＮなどの密着層／拡散バリア層１４Ａが形成されている。
【００１５】
図３は、このようなＳｉＣを含む変質層１１ｂの形成に伴う拡散領域１１ａのシート抵抗の変化を示す。ただし図３中、縦軸は前記変質層１１ｂが形成された拡散領域１１ａのシート抵抗を、横軸は変質層１１ｂの厚さを示す。
【００１６】
図３を参照するに、シート抵抗、したがってコンタクト抵抗は、このような変質層１１ｂが存在しない場合には０．６Ω／ｓｑ程度であったものが、変質層１１ｂが４ｎｍの厚さに形成された場合には３．６Ω／ｓｑ程度まで増大することがわかる。
【００１７】
同様なＳｉＣ層の形成は、ゲート電極の両側壁面に側壁絶縁膜を形成する場合にも生じる。
【００１８】
図４（Ａ）〜（Ｄ）は、このような側壁絶縁膜の形成工程を含む半導体装置の製造工程を示す。
【００１９】
図４（Ａ）を参照するに、ｐ型あるいはｎ型のシリコン基板２１上にはゲート絶縁膜２２を介してポリシリコンゲート電極２３が形成されており、さらに前記シリコン基板２１上に前記ゲート電極２３を覆うようにＳｉＯ2やＳｉＯＮなどの絶縁膜２４が、ＣＶＤ法などにより、前記ゲート電極２３の形状に沿った形状で形成されている。
【００２０】
次に図４（Ｂ）の工程において図４（Ａ）の絶縁膜２４に対し、前記シリコン基板２１に略垂直方向に作用する異方性エッチングを、ＣＦ系あるいはＣＨＦ系のエッチングガスを使って行い、前記絶縁膜２４を前記ゲート電極２３の表面および前記シリコン基板２１の表面から除去する。ただし図４（Ｂ）は前記絶縁膜２４がこれらの表面から除去された直後の状態を示しており、エッチングの不均一などにより、ゲート電極２３あるいはシリコン基板２１の表面上には前記絶縁膜２４の残渣２４ｘが残っている。なお、ここでも前記絶縁膜２４とシリコン基板２１との間に充分なエッチング選択性を確保するため、前記ＣＦ系あるいはＣＨＦ系エッチングガスとしてはＣ4Ｆ8あるいはＣ4Ｆ6などのＣの含有量の多いガスを使う。
【００２１】
さらに図４（Ｂ）の前記残渣２４ｘを除去するため、図４（Ｃ）の工程において前記ドライバエッチングを継続し、オーバーエッチングを行う。ところが、このオーバーエッチングに伴い、前記ポリシリコンゲート電極２３および前記シリコン基板２１中にはエッチングガス中のＣが打ち込まれ、ＣがＳｉと結合したＳｉＣを含む変質層２５が、前記ポリシリコンゲート電極２３の表面および前記シリコン基板２１の露出表面に形成される。
【００２２】
このような変質層２５は、先に図３で説明したように、コンタクト抵抗を増大させるのみならず、図４（Ｄ）のイオン注入工程において、イオン注入された不純物元素を捕獲あるいはブロックしてしまい、ゲート電極２３およびシリコン基板２１中、その両側に形成される拡散領域の不純物元素濃度を低減させてしまう。
【００２３】
すなわち図４（Ｄ）の工程では、図４（Ｃ）の構造に対してｎ型あるいはｐ型の不純物元素をイオン注入し、前記ポリシリコンゲート電極２３をｎ型あるいはｐ型にドープすると同時に、前記シリコン基板２１中、前記ポリシリコンゲート電極２３の側壁絶縁膜２４Ａ，２４Ｂの外側に同じ導電型の拡散領域２１ａ，２１ｂが形成されるが、これらの領域の表面部分に変質層２５が形成されているため、注入された不純物元素は前記変質層２５により捕獲され、充分な数の不純物原子が前記ゲート電極２３あるいは拡散領域２１ａ，２１ｂに到達しなくなる。このため、前記ゲート電極２３および前記拡散領域２１ａ，２１ｂにおいて不純物元素濃度が所定の濃度に到達しない問題が生じる。
【００２４】
このような問題に対処するため、特開平８−７８３５２号公報では、変質層に対しＯ2ＲＩＥ処理を行い、これをＳｉＯ2層に変換する技術が提案されている。ＳｉＯ2層に変換された変質層は、ＨＦなどのウェットエッチング処理により除去することができる。
【００２５】
図５（Ａ）〜（Ｃ）は、かかる従来の提案による処理を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２６】
図５（Ａ）は図４（Ｃ）の状態に対応しており、前記シリコン基板２１の表面および前記ポリシリコンゲート電極２３の表面に変質層２５が形成されている。
【００２７】
そこで図５（Ｂ）の工程において図５（Ａ）の構造中に酸素イオンを使ったＯ2ＲＩＥ処理を行うことにより酸素イオンを注入し、前記変質層２５をＳｉＯ2層２５Ａに変換する。
【００２８】
さらに図５（Ｃ）の工程においてこのようにして形成されたＳｉＯ2層２５Ａをウェットエッチング処理により除去することにより、前記変質層２５の形成部分が除去される。この場合、前記シリコン基板２１中には前記側壁絶縁膜２４Ａ，２４Ｂの外側が除去され、段差部２１Ｇが形成される。
【００２９】
しかし、このような基板バイアスを印加して行うＯ2ＲＩＥ処理では、酸素イオンの注入深さの制御が困難で、図６（Ａ）〜（Ｃ）に矢印示すように酸素イオンは所望の深さを超えてシリコン基板２１あるいはポリシリコンゲート電極２３中に深く侵入し、その結果、ウェットエッチング工程の後に前記シリコン基板２１中に形成される段差部２１Ｇの深さも増大してしまうおそれがある。ただし図６（Ａ）〜（Ｃ）は前記図５（Ａ）〜（Ｃ）にそれぞれ対応している。
【００３０】
そこで、このような深い段差部２１Ｇを有する構造に対して不純物元素のイオン注入を行って半導体素子を形成した場合、図７に示すように前記段差部２１Ｇの段差部において寄生抵抗Ｒが発生し、半導体装置の動作速度が低下してしまう問題が生じる。ただし図７中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。このような問題は、特に最近のゲート長が９０ｎｍ以下の超高速半導体装置において顕著に現れる。
【００３１】
また、このような超高速半導体装置では、図７に示すように側壁絶縁膜２４Ａ，２４Ｂの形成に先立って、ゲート電極直下に短チャネル効果を抑制するため、チャネル不純物元素と同じ導電型の不純物元素が斜めにイオン注入され、ポケット注入領域２１ｐが形成されているが、図６（Ｃ）の工程でのエッチング量が大きいと、前記段差部２１Ｇがポケット領域２１ｐを突き抜けてしまい、ポケット注入領域２１ｐによる短チャネル効果の抑制効果が消失してしまう。
【課題を解決するための手段】
【００３２】
本発明は一の観点において、半導体表面に形成された炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、前記改質層をウェットエッチングにより除去する工程とを含む半導体装置の製造方法であって、前記改質工程は、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して実行されることを特徴とする半導体装置の製造方法を提供する。
【００３３】
本発明は他の観点において、半導体基板と、前記半導体基板の主表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成されたソース／ドレイン領域と、前記ゲート電極の両側面上に形成された側壁絶縁膜のさらに両側に形成された段差とを有し、前記段差が５ｎｍ以下であることを特徴とする半導体装置を提供する。
【発明の効果】
【００３４】
本発明によれば、半導体表面に形成された炭素を含む変質層を、酸素ラジカルに曝露してシリコン酸化膜よりなる改質層に変換する際に、前記酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような、換言するとＳｉ原子に対して優先的に結合するような元素を適量添加することにより、前記変質層の、ウェットエッチングにより除去可能な改質層への変換が、酸素ラジカルのみを使った場合よりも促進される。その際、前記改質工程を、前記変質層にエッチングが生じないように実行することにより、前記改質層をウェットエッチングにより除去した後に生じる段差は、その高さが当初の変質層の厚さを越えることがなく、半導体表面に、半導体装置の動作特性に影響するような段差が形成されるのが抑制される。本発明は特に、イオン注入の際の不純物元素のイオン注入エネルギが小さく、ドライエッチングの際に被処理基板に作用するエッチングガス種のエネルギに近接するような、超微細化高速半導体装置の製造において有用である。
【発明を実施するための最良の形態】
【００３５】
［第１実施例］
図８は、本発明で使われるダウンフロープラズマ処理装置４０の構成を示す。
【００３６】
図８を参照するに、ダウンフロープラズマ処理装置４０は排気ポート４１Ｂにおいて排気されプロセス空間４１Ａを画成する処理容器４１を含み、前記処理容器４１中には被処理基板Ｗを保持する基板保持台４１Ｃが設けられている。
【００３７】
さらに前記処理容器４１には前記被処理基板Ｗに対面するように、シャワーヘッド４３が絶縁構造４１Ｄを介して設けられており、前記シャワーヘッド４３にはＡｒなどの希ガス、ＣＦ4などのフロロカーボンガス、酸素ガス、水素ガス、および窒素ガスをそれぞれ供給するガスライン４４Ａ，４４Ｂ，４４Ｃ、４４Ｄ、４４Ｅが接続されている。また前記シャワーヘッド４３にはマイクロ波源４５よりマイクロ波が、前記基板保持台４１Ｃには高周波が、高周波源４６よりそれぞれ供給される。前記シャワーヘッド４３はステンレススチールなどよりなり、内部に石英シャワーヘッド本体４３Ａが保持されている。
【００３８】
本発明の発明者は、本発明の基礎となる研究において、図８のプラズマ処理装置４０を使って、シリコン基板上に形成されたＳｉＣを含む変質層を改質し、さらにこれをウェットエッチングにより除去する実験を行った。
【００３９】
図９（Ａ）〜（Ｄ）は、かかる実験を説明する。
【００４０】
図９（Ａ）を参照するに、シリコン基板６０が図８のプラズマ処理装置４０の処理容器４１中に導入され、前記基板保持台４１Ｃ上にウェハＷとして載置される。
【００４１】
次に前記処理容器４１を排気し、前記プロセス空間４１Ａのプロセス圧を約１０Ｐａに設定する。
【００４２】
さらに前記ガスライン４４ＡよりＡｒガスを５００ＳＣＣＭの流量で導入し、前記シャワーヘッド４３に前記マイクロ波源４５より２．４５ＧＨｚのマイクロ波を１０００Ｗのパワーで供給することにより、前記プロセス空間４１Ａにマイクロ波プラズマを励起する。
【００４３】
さらに前記基板保持台４１Ｃに前記高周波源４６より周波数が２００ｋＨｚ〜１００ＭＨｚの高周波が供給され、前記被処理基板Ｗに直流バイアスが印加される。
【００４４】
この状態で前記ガスライン４４Ｂより前記プロセス空間４１Ａに、炭素含有量の多いＣ4Ｆ8などのＣＦガスやＣＨＦガスを導入することにより、前記シリコン基板６０の表面に、図２（Ｃ）のオーバーエッチング工程に対応した工程を行い、ＳｉＣを含む変質層６１を５ｎｍの厚さに形成する。
【００４５】
次に図９（Ｂ）の工程において前記高周波電源４６を停止し、前記プロセス空間４１Ａを前記ライン４３ＤからのＡｒガスによりパージした後、前記プロセス空間４１Ａを５００Ｐａのプロセス圧に維持し、前記前記ガスライン４４ＡよりＡｒガスを、前記ガスライン４４ＢよりＣＦ4ガスを、前記ガスライン４４Ｃより酸素ガスを、前記ガスライン４４Ｄより水素ガスを、また前記ガスライン４４Ｅより窒素ガスを、前記プロセス空間４１Ａにそれぞれ供給し、前記変質層６１の改質工程を行う。
【００４６】
図９（Ｂ）の工程では前記非処理基板Ｗに基板バイアスが印加されていないため、プラズマ中のイオンが加速されて被処理基板Ｗに衝突することがなく、前記変質層６１は、酸素ガスより形成された酸素ラジカルＯ*、水素ガスより形成された水素ラジカルＨ*、ＣＦ4ガスより形成されたフッ素ラジカルＦ*および窒素ガスより形成された窒素ラジカルＮ*に曝され、化学的な改質作用を受け、その一部あるいは全部が、ＳｉＯ2を主成分とする改質層６１Ａに変換される。
【００４７】
さらに図９（Ｃ）の工程において、このようにして改質層６１Ａを有するシリコン基板６０はＨＦによるウェットエッチング処理を施され、前記改質層６１Ａが、シリコン基板６０に対して選択的に除去される。図９（Ｃ）の例では、前記シリコン基板６０上には改質されなかった変質層６１が残っているのが示されている。
【００４８】
図１０は、前記図９（Ｂ）の工程において供給されるガスの組み合わせを様々に変化させた場合の、改質層６１Ａの膜厚と、さらに図９（Ｃ）のウェットエッチング工程までを行った場合の前記改質層６１Ａの膜厚減とを示す。図中、縦軸は前記シリコン基板６０上の改質層６１Ａの膜厚を、横軸はガスの組み合わせを示す。また図中、黒は図９（Ｂ）の状態での改質層６１Ａの膜厚を、白は図９（Ｃ）の状態での改質層６１Ａの膜厚を、灰色は図９（Ｃ）においてさらにウェットエッチング時間を延長した場合の改質層６１Ａの膜厚を示している。
【００４９】
さらに図１０中の実験（Ｉ）は、図９（Ｂ）の改質工程を、ガスライン４４Ｃからの酸素ガスのみを１０００ＳＣＣＭの流量で供給することで行った場合の結果を、実験（II）は、図９（Ｂ）の改質工程を、前記ガスライン４４Ｃから流量１０００ＳＣＣＭで供給される酸素ガスに加えて、前記ガスライン４４ＢからＣＦ4ガスを１０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｄから水素ガスを１０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｅから窒素ガスを５００ＳＣＣＭの流量で供給することで行った場合の結果を、実験（III）は、図９（Ｂ）の改質工程を、前記ガスライン４４Ｃから流量１０００ＳＣＣＭで供給される酸素ガスに加えて、前記ガスライン４４ＢからＣＦ4ガスをより大きな５０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｄから水素ガスを１０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｅから窒素ガスを５００ＳＣＣＭの流量で供給することで行った場合の結果を、実験（IV）は、図９（Ｂ）の改質工程を、前記ガスライン４４Ｃから流量１０００ＳＣＣＭで供給される酸素ガスに加えて、前記ガスライン４４Ｄから水素ガスを１０ＳＣＣＭの流量で供給し、前記ガスライン４４Ｅから窒素ガスを５００ＳＣＣＭの流量で供給することで行った場合の結果を、示す。これに対し、図１０の実験（V）は、図９（Ｂ）の改質工程を、前記ガスライン４４Ｃから流量１０００ＳＣＣＭで供給される酸素ガスに加えて、前記ガスライン４４ＢからＣＦ4ガスのみを１０ＳＣＣＭの流量（酸素ガスとＣＦ4ガスの比率が１００：１）で供給することで行った場合の結果を示している。
【００５０】
全ての実験において前記改質工程は先に説明したように５００Ｐａのプロセス圧で、前記シャワーヘッドに１０００Ｗのマイクロ波パワーを供給することにより行われている。また先にも説明したように、図９（Ｂ）の改質工程では基板バイアスは印加していない。
【００５１】
図１０を参照するに、実験（Ｉ）〜（IV）では、前記変質層６１の膜厚は図９（Ｂ）の改質工程を行っても、当初の５ｎｍから変化しておらず、改質工程に伴う膜厚減は生じていないのがわかる。これに対し実験（V）では改質工程により当初の膜厚５ｎｍが２ｎｍ程度まで減少しており、改質条件しだいでは、シリコン表面を侵食してしまう恐れがあるのがわかる。
【００５２】
また前記実験（I）では、図９（Ｂ）の改質工程の後、図９（Ｃ）のウェットエッチングを行っても３ｎｍ程度の厚さの改質層６１Ａが残っており、これは実際には改質反応が充分に進まず、図９（Ａ）の変質層が実際には３ｎｍ程度の厚さで残っていることを示している。
【００５３】
これに対し、実験（II）では、前記酸素ガスにさらに窒素ガスと水素ガスとＣＦ4ガスとを添加することにより、ウェットエッチング後にシリコン基板６０上に残留する改質層６１Ａの膜厚が実験（I）の場合に比べて減少しており、改質反応がより効率的に進行していることがわかる。さらに実験（III）に示すように添加されるＣＦ4ガスの割合を増大させることにより、さらに改質反応の効率を向上させることが可能になる。実験（II）では、酸素ガス、窒素ガス、水素ガスおよびＣＦ4ガスの比率が１００：５０：１：１になっている（酸素ガスとＣＦ4ガスの比率では１００：１）のに対し、実験（III）では、酸素ガス、窒素ガス、水素ガスおよびＣＦ4ガスの比率が１００：５０：１：５（酸素ガスとＣＦ4ガスの比率では２０：１）になっている。
【００５４】
さらに、実験（IV）に示すように、前記酸素ガスに窒素ガスと水素ガスのみを添加した場合でも、改質反応の効率は実験（I）の場合に比べて改善されるのがわかる。
【００５５】
このような、酸素ラジカルにさらなるガス、例えば水素やＣＦ系のガスを添加した場合、これら添加ガスのプラズマ励起により前記プロセス空間４１Ａには、酸素ラジカルに加えて水素ラジカルやＦラジカルが形成されるが、これらは図９（Ａ）の変質層６１中のＣを酸素ラジカルと共に速やかに置換し、ＳｉＣを主成分とする変質層６１をＨＦに可溶なＳｉＯＨあるいはＳｉＯＦに変換するものと考えられる。すなわち、Ｓｉとの反応性が高く、従ってＳｉ原子と酸素原子の間の二重結合形成を阻害するような水素ラジカルやＦラジカルを、図９（Ｂ）の改質工程において酸素ラジカルに適量添加することにより、前記変質層６１の表面に、変質層６１内部の改質を妨げる安定なＳｉＯ2膜が形成されるのが抑制され、図９（Ｂ）の改質反応が変質層６１の深くまで及ぶものと考えられる。
【００５６】
特に実験（III）よりわかるように、Ｆラジカルの割合を増加させると、膜内部まで改質反応が進むため、ＣＦ系ガスの添加量を増大させるのが好ましいと考えられるが、一方、実験（V）よりわかるようにＦラジカルの割合が多すぎると、図９（Ｂ）の改質工程においてシリコン基板がエッチングされてしまい、好ましくない段差が形成される恐れがある。
［第２実施例］
図１１（Ａ）〜１５（Ｊ）は、本発明の第２実施例による半導体装置８０の製造工程を、ｐチャネルＭＯＳトランジスタを形成する場合を例に示す図である。
【００５７】
図１１（Ａ）を参照するに、前記半導体装置８０はシリコン基板８１中にＳＴＩ型の素子分離領域８１Ｂにより画成されたｎ型素子領域８１Ａ上に形成されており、図１１（Ａ）の状態では、前記素子領域８１Ａ中には前記シリコン基板上に厚さが１ｎｍのＳｉＯＮゲート絶縁膜８２を介して、ゲート長が９０ｎｍ以下、例えば４０ｎｍのポリシリコンゲート電極８３が形成されている。
【００５８】
次に図１１（Ｂ）の工程において、前記シリコン基板８１中に、前記ポリシリコンゲート電極８３をマスクにＰ+（Ａｓ+やＳｂ+でもよい）を３０ｋｅＶの加速電圧下、１×１０13ｃｍ-2程度のドーズ量で斜めイオン注入し、前記ゲート電極８３の両側にｎ型ポケット注入領域８１ｐを、前記ポケット注入領域８１ｐの先端部が前記ゲート電極８３直下のチャネル領域の下部に侵入するように形成する。
【００５９】
さらに図１１（Ｂ）の工程では、前記ポリシリコンゲート電極８３をマスクにＢ+を１ｋｅＶの加速電圧下、１×１０15ｃｍ-2程度のドーズ量でイオン注入し、前記素子領域８１Ａ中、前記ゲート電極８３の両側にｐ型のソースエクステンション領域８１ａ，ドレインエクステンション領域８１ｂを形成する。
【００６０】
次に、図１２（Ｃ）の工程において図１１（Ｂ）の構造上にシリコン酸化膜８４をCVD法により、前記シリコン基板８１の表面および前記ゲート電極８３を覆うように堆積し、さらに図１２（Ｄ）の工程で前記シリコン酸化膜８４を、ＣＦ系あるいはＣＨＦ系ガス、例えばＣ4Ｆ8を使ったドライエッチングによりエッチバックし、前記ポリシリコンゲート電極８３の両側壁面上に側壁絶縁膜８４Ａ，８４Ｂを形成する。この図１２（Ｃ）のエッチバック工程は、例えば図８のダウンフロープラズマ型のプラズマ処理装置を使い、前記被処理基板Ｗに基板バイアスを印加しながら行うことができる。
【００６１】
かかるプラズマエッチングの結果、図１２（Ｄ）の工程においては前記側壁絶縁膜８４Ａ，８４Ｂの外側にシリコン基板８１の表面が、また前記ポリシリコンゲート電極８３の表面が露出される。その際、かかるシリコン表面にはエッチングガス中の炭素が基板バイアス電界により打ち込まれ、ＳｉＣを含む変質層８５が数ナノメートルの厚さに形成される。
【００６２】
そこで、本実施例では図１３（Ｅ）の工程において図１２（Ｄ）の構造に対し、図８のダウンフロープラズマ処理装置２０を使い、ただし基板バイアスを印加することなく、前記プロセス空間４１Ａに酸素ガスとともに窒素ガス、水素ガスおよびＣＦやＣＨＦガスを供給し、前記ＳｉＣを主とする変質層８５を、ＨＦに可溶なＳｉＯ2を主成分とし、ＳｉＯＦあるいはＳｉＯＨをさらに含む改質層８５Ａに変換する改質処理を行う。この図１３（Ｅ）の改質処理は、先に説明した図９（B）の改質処理のうち、特に実験（II）〜実験（IV）と同様な条件で行うことができる。
【００６３】
次に、図１３（Ｆ）の工程で、図１３（Ｅ）の構造をＨＦ中においてウェットエッチングし、前記改質層８５Ａを除去する。
【００６４】
図１３（Ｆ）の工程では、前記改質層８５Ａのウェットエッチングに伴い、前記シリコン基板８１の表面には段差部８１Ｇが形成されるが、本実施例では図１３（Ｅ）の改質工程の際に前記変質層８５がエッチングされることがなく、このため形成される段差部８１Ｇの高さは、前記変質層８５の当初の厚さを超えることはない。図１３（Ｆ）の例では、ＨＦによるウェットエッチング工程の後でも、わずかな未反応変質層８５が、残留改質層８５Ａとして残留している。
【００６５】
前記残留改質層８５Ａの厚さは、図１３（Ｅ）の改質工程を最適化することにより、最小化、あるいはゼロにすることができる。すなわち、前記変質層８５をエッチングすることなく、図１３（Ｆ）のウェットエッチング処理後の残留改質層８５Ａの膜厚をほぼゼロにすることができる。この場合、残留改質層８５Ａの下のシリコン面がエッチングされることはない。
【００６６】
ついで図１４（Ｇ）の工程において、前記ゲート電極８５および側壁絶縁膜８４Ａ，８４Ｂをマスクに、前記シリコン基板８１中にＢ+を、０．５ｋｅＶ以下の加速電圧下、５．０×１０15ｃｍ-2程度の高濃度でイオン注入し、前記側壁絶縁膜８４Ａ，８４Ｂの外側にソース・ドレインとなる拡散領域８１ｃ、８１ｄを、前記ソースエクステンション領域８１ａ、ドレインエクステンション領域８１ｂとそれぞれ重畳するように形成すると同時に、前記ポリシリコンゲート電極８３をＢ+により高濃度にドープする。
【００６７】
図１４（Ｇ）の工程では、前記シリコン基板８１の露出部分、すなわちソース拡散領域８１ｃあるいはドレイン拡散領域８１ｄが形成される部分、およびゲート電極８３の露出部分に形成される変質層２５が、このように図１３（Ｆ）の改質工程により除去、あるいは部分的に除去されているため、イオン注入は効率的になされ、注入される不純物元素が変質層２５により捕獲される問題が最小限に抑制される。このため、前記ソース・ドレイン拡散領域８１ｃ，８１ｄは高濃度にドープされ、ソース抵抗が低減されると同時に、ゲート電極８３も高濃度にドープされるため、このような超高速半導体装置において生じやすいゲート空乏化の問題が軽減される。
【００６８】
さらに、図１４（Ｈ）の工程で、前記拡散領域８１ｃ，８１ｄの表面およびポリシリコンゲート電極８３の表面にサリサイド工程によりコバルトシリサイドあるいはニッケルシリサイドよりなるシリサイド層８６が形成され、図１５（Ｉ）の工程において図１４（Ｈ）の構造上に層間絶縁膜８７が堆積され、前記拡散領域８１ｃ，８１ｄに対応したコンタクトホール８７Ａ，８７Ｂが、それぞれのシリサイド層８６を露出するように形成される。
【００６９】
さらに図１５（Ｊ）の工程において前記コンタクトホール８７Ａ，８７ＢをＷなどの導体プラグ８８Ａ，８８Ｂにより充填する。
【００７０】
このようにして形成されたＭＯＳトランジスタは、ソース領域８１ａ，ドレイン領域８１ｂおよびポリシリコンゲート電極８３が高濃度にドープされる好ましい特徴以外にも、図１３（Ｆ）のウェットエッチング工程で形成される段差が小さいため、かかる段差部がポケット注入領域８１ｐあるいはソース・ドレインエクステンション領域８１ａ，８１ｂの下端に近接したり、これを突き抜けたりすることがなく、ゲート長の短縮に伴うしきい値特性の変動や、リーク電流の増大などの問題が抑制される好ましい特徴を有している。さらに図１４（Ｈ）のシリサイド形成工程においても、シリサイド層８６が形成される面における変質層８５の膜厚が減少するため、シリサイド層８６中の欠陥が減少する。
【００７１】
また図示は省略するが、同様な工程によりｎチャネルＭＯＳトランジスタを製造することが可能である。
【００７２】
なお、理想的には、図１３（Ｅ）の工程で前記変質層８５はその膜厚全体にわたり改質層８５Ａに改質され、図１３（Ｆ）の工程で、図１６に示すように改質層８５Ａは全て除去されるのが好ましい。図１６は図１３（Ｆ）に対応し、さらなる説明は省略する。
【００７３】
また、以上の説明では、図１３（Ｅ）の改質工程においてプラズマ処理装置として、図８のダウンフロープラズマ処理装置４０を使ったが、本発明はかかる特定のプラズマ処理装置に限定されるものではなく、平行平板型、ＥＣＲ型、ＩＣＰ型、トロイダル型を含む、その他のプラズマ処理装置を使うことができる。
【００７４】
図１７は、前記図１３（Ｆ）のウェットエッチング工程において形成される段差部８１Ｇが、前記変質層８５の下、約３ｎｍの深さに到達した場合（図中、白丸で表記）、および前記段差部８１Ｇの深さが、それよりもさらに１ｎｍ程度大きい約４ｎｍの深さに到達した場合（図中黒丸で表記）の、ＭＯＳトランジスタのしきい値Ｖthとゲート長Ｌｇとの関係を示す。ただし図１７は、ｐチャネルＭＯＳトランジスタについての結果である。
【００７５】
図１７を参照するに、しきい値のばらつきは、シリコン基板面の段差部８１Ｇが約３ｎｍの場合、ゲート長が５０〜９０ｎｍの範囲では極めて小さいのに対し、シリコン基板面の段差部８１Ｇが約４ｎｍの場合、しきい値のばらつきが、ゲート長Ｌｇが７０ｎｍを切ったあたりから急増しているのがわかる。これは、前記段差部８１Ｇの深さの増大に伴い、シリコン基板８１の表面が前記ポケット注入領域８１ｐの下端に近接し、ポケット注入領域８１ｐによる短チャネルの抑制が不十分になっている事情を反映しているものと考えられる。
【００７６】
図１８は、このようにして得られたＭＯＳトランジスタのオン電流ロールＩonとゲート長Ｌｇとの関係を示す。ただし図１８のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタであり、図１８中、白丸は、前記段差部８１Ｇが、前記変質層８５の下、約３ｎｍの深さに到達している試料についての結果を、黒丸は、前記段差部８１Ｇが前記変質層８５の下、約４ｎｍの深さに到達している試料についての結果を示す。
【００７７】
図１８を参照するに、前記変質層８５の下の侵食量（Ｓｉロス）が小さい場合にはゲート長の減少によるオン電流の減少は比較的小さいのに対し、前記Ｓｉロスが大きい場合にはオン電流が著しく減少しているのがわかる。いずれに場合にも、シート抵抗の変化は見られないため、図１８の結果は、前記段差部８１Ｇの高さの増大に伴う寄生抵抗の増大に対応しているものと考えられる。
【００７８】
これに対し、本実施例では図１３（Ｆ）のウェットエッチング工程で、エッチングが前記変質層８５の下にまで及ぶことがなく、過剰なＳｉの侵食を抑制することで、短チャネル効果を最小限に抑制することができ、ゲート長が仮に４０ｎｍ以下になったとしても、安定なしきい値特性と充分なオン電流を確保することが可能になる。
［第３実施例］
図１９（Ａ）〜図２０（Ｄ）は、本発明の第３実施例によるコンタクトホールの形成工程を示す。
【００７９】
図１９（Ａ）を参照するに、シリコン基板１０１中にはｐ型あるいはｎ型の拡散領域１０１ａが形成されており、前記シリコン基板１０１の表面にはＳｉＯ2などの絶縁膜１０２が形成されている。特に図１９（Ａ）の拡散領域１０１ａは、ゲート長が９０ｎｍ以下の超高速半導体装置を念頭に、拡散領域下端の深さが基板表面から２０ｎｍ以下となるように形成されている。
【００８０】
図１９（Ａ）の工程では、前記絶縁膜１０２上に開口部１０３Ａを有するレジストパターン１０３が形成され、前記レジストパターン１０３をマスクに前記絶縁膜１０２をＣＦあるいはＣＦＨ系のエッチングガスを使ったドライエッチング工程により除去し、前記絶縁膜１０２中に前記レジスト開口部１０３Ａに対応したコンタクトホール１２Ａを形成する。
【００８１】
図１９（Ｂ）は前記ドライエッチングによりシリコン基板１０１の表面が露出した直後の状態を示しており、この場合には前記コンタクトホール１０２Ａの底部に、エッチングの不均一に起因する絶縁膜の残渣１０２ｘが残留している。
【００８２】
そこで図２０（Ｃ）の工程で前記ドライエッチングを継続し、オーバーエッチングを行う。これにより、前記絶縁膜残渣１０２ｘは完全に除去されるが、この工程においてエッチングガス中のＣがシリコン基板１０１中に打ち込まれ、前記コンタクトホール１０２Ａの底部においてシリコン基板１０１の表面にＳｉＣを含んだ変質層１０１ｂが形成される。
【００８３】
そこで本実施例では図２０（Ｄ）の工程において、前記変質層１０１ｂに対し、酸素ラジカルと水素ラジカル、およびフッ素ラジカルによる改質処理を、先の図１３（Ｅ）の工程と同様にして、前記変質層１０１ｂのエッチングが生じないように実行し、前記変質層１０１ｂの少なくとも一部を、ＳｉＯ2を主成分とし、さらにＳｉＯＦあるいはＳｉＯＨを含む改質層１０１ｃに変換する。
【００８４】
さらに図２１（Ｅ）の工程において図２０（Ｄ）の構造を希フッ酸水溶液中においてウェットエッチング処理し、前記改質層１０１ｃを除去する。
【００８５】
さらに図２１（Ｆ）の工程において前記コンタクトホール１２Ａの内壁面を、Ｔａ／ＴａＮなどの密着層／拡散バリア層１０４Ａにより覆い、さらにＷなどの金属をより充填してコンタクトプラグ１０４を形成する。
【００８６】
本実施例においても、前記コンタクトホール１２Ａ底部において改質層除去工程により生じる侵食が最小限となり、コンタクト抵抗の低いコンタクトを、浅い拡散領域１０１ａに生じる影響を最小限に抑制しつつ、形成することが可能になる。これにより、このような超微細化高速半導体装置における配線抵抗を最小化することが可能になる。
【００８７】
以上、本発明をゲート長が９０ｎｍ以下の超高速半導体装置における側壁絶縁膜の形成および微細なコンタクトホールの形成を例に説明したが、本発明は微細なコンタクトホールを有するＤＲＡＭの製造をはじめ、様々な半導体装置の製造に適用可能である。
【００８８】
また本発明の改質工程においては、フッ素ラジカル源として、フロロカーボンガスのほかに、ＳＦ6ガスなど、他のＦ含有ガスを使うことも可能である。
【００８９】
（付記１）
半導体表面に形成された炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して実行されることを特徴とする半導体装置の製造方法。
【００９０】
（付記２）
前記半導体表面はＳｉ原子を含み、前記変質層は、ＳｉＣを含むことを特徴とする付記１記載の半導体装置の製造方法。
【００９１】
（付記３）
前記半導体表面は、シリコン基板表面であることを特徴とする付記１または２記載の半導体装置の製造方法。
【００９２】
（付記４）
前記半導体表面は、ポリシリコン膜表面であることを特徴とする付記１または２記載の半導体装置の製造方法。
【００９３】
（付記５）
前記改質工程は、前記変質層のエッチングが実質的に生じないような条件で実行されることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【００９４】
（付記６）
前記元素は、水素およびハロゲンよりなる群から選択されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【００９５】
（付記７）
前記元素は、水素またはフッ素よりなることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
【００９６】
（付記８）
前記酸素ラジカルは、酸素ガスをプラズマにより励起することで形成され、
前記フッ素の活性種は、フロロカーボンガスまたはＳＦ6ガスを前記プラズマにより励起することにより供給されることを特徴とする付記７記載の半導体装置の製造方法。
【００９７】
（付記９）
前記フロロカーボンガスは、ＣＦ4を含むことを特徴とする付記９記載の半導体装置の製造方法。
【００９８】
（付記１０）
前記改質工程は、前記半導体表面を有する半導体基板に、基板バイアスを印加することなく実行されることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置の製造方法。
【００９９】
（付記１１）
絶縁膜を、フルオロカーボンガスをエッチングガスとして使うドライエッチング法により除去することにより、前記絶縁膜が覆っている半導体表面を露出する工程と、
前記半導体表面に、前記ドライエッチング工程により形成された炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は付記１〜１０のうち、いずれか一項に記載の方法により実行されることを特徴とする半導体装置の製造方法。
【０１００】
（付記１２）
半導体表面上に形成されたポリシリコンゲート電極を覆うように前記半導体表面上に絶縁膜を形成する工程と、
前記絶縁膜を、前記半導体表面が露出するように、また前記ポリシリコンゲート電極の上面が露出するように、フルオロカーボンガスをエッチングガスとして使うドライエッチング法によりエッチバックし、前記ポリシリコンゲート電極の両側壁面に側壁絶縁膜を形成する工程と、
前記半導体表面に前記エッチバック工程の際に形成された、炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は付記１〜１０のうち、いずれか一項に記載の方法により実行されることを特徴とする半導体装置の製造方法。
【０１０１】
（付記１３）
前記ゲート電極は、９０ｎｍ以下のゲート長を有することを特徴とする付記１２記載の半導体装置の製造方法。
【０１０２】
（付記１４）
前記ウェットエッチング工程の後、前記半導体表面に不純物元素をイオン注入する工程を特徴とする付記１〜１３のうち、いずれか一項記載の半導体装置の製造方法。
【０１０３】
（付記１５）
前記ウェットエッチング工程の後、前記半導体表面にシリサイド層を形成する工程を有することを特徴とする付記１〜１４のうち、いずれか一項記載の半導体装置の製造方法。
【０１０４】
（付記１６）
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース／ドレイン領域と、
前記ゲート電極の両側面上に形成された側壁絶縁膜のさらに両側に形成された段差とを有し、
前記段差が５ｎｍ以下であることを特徴とする半導体装置。
【０１０５】
（付記１７）
さらに、前記ソース／ドレイン領域および前記ゲート電極上にシリサイド層を有し、
前記段差は、前記シリサイド層の下にＳｉＣを含まない深さまでエッチングしてなることを特徴とする請求項１６記載の半導体装置。
【０１０６】
（付記１８）
前記段差は、ウェットエッチングにより形成されてなることを特徴とする請求項１６または１７記載の半導体装置。
【０１０７】
（付記１９）
前記ゲート電極は、９０ｎｍ以下のゲート長を有することを特徴とする請求項１６〜１８記載の半導体装置。
【図面の簡単な説明】
【０１０８】
【図１】（Ａ），（Ｂ）は、本発明の関連技術によるコンタクトプラグの形成工程を説明する図（その１）である。
【図２】（Ｃ），（Ｄ）は、本発明の関連技術によるコンタクトプラグの形成工程を説明する図（その２）である。
【図３】前記本発明関連技術の課題を説明する図である。
【図４】（Ａ）〜（Ｄ）は、本発明の他の関連技術による半導体装置の製造工程を説明する図である。
【図５】（Ａ）〜（Ｄ）は、本発明のさらに他の関連技術を説明する図である。
【図６】（Ａ）〜（Ｄ）は、図５（Ａ）〜（Ｄ）の関連技術の問題点を説明する図である。
【図７】図５（Ａ）〜（Ｄ）の関連技術の問題点を説明する別の図である。
【図８】本発明で使われるプラズマ処理装置の構成を示す図である。
【図９】（Ａ）〜（Ｃ）は、本発明の第１実施例による基板処理方法を説明する図である。
【図１０】図９（Ａ）〜（Ｃ）の基板処理方法の評価を説明する図である。
【図１１】（Ａ），（Ｂ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その１）である。
【図１２】（Ｃ），（Ｄ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その２）である。
【図１３】（Ｅ），（Ｆ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その３）である。
【図１４】（Ｇ），（Ｈ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その４）である。
【図１５】（Ｉ），（Ｊ）は、本発明の第２実施例による半導体装置の製造方法を説明する図（その５）である。
【図１６】本発明第２実施例の一変形例を示す図である。
【図１７】本発明第２実施例による半導体装置の特性を示す図である。
【図１８】本発明第２実施例による半導体装置の特性を示す別の図である。
【図１９】（Ａ），（Ｂ）は、本発明の第３実施例による半導体装置の製造方法を説明する図（その１）である。
【図２０】（Ｃ），（Ｄ）は、本発明の第３実施例による半導体装置の製造方法を説明する図（その２）である。
【図２１】（Ｅ），（Ｆ）は、本発明の第３実施例による半導体装置の製造方法を説明する図（その３）である。
【符号の説明】
【０１０９】
１１，１０１ 基板
１１ａ，１０１ａ 拡散領域
１１ｂ，１０１ｂ 変質層
１０１ｃ 改質層
１２，１０２ 層間絶縁膜
１２Ａ，１０２Ａ コンタクトホール
１２ｘ，１０２ｘ 絶縁膜残渣
１３，１０３ レジスト膜
１３Ａ，１０３Ａ レジスト開口部
１４，１０４ コンタクトプラグ
１４Ａ，１０４Ａ 密着／拡散防止膜
２１ シリコン基板
２１Ｇ 段差部
２１ａ，２１ｂ 拡散領域
２２ ゲート絶縁膜
２３ ポリシリコンゲート電極
２４ 絶縁膜
２４Ａ，２４Ｂ 側壁絶縁膜
２４ｘ 絶縁膜残渣
２５ 変質層
４０ プラズマ処理装置
４１ 処理容器
４１Ａ 基板保持台
４１Ｂ，４１Ｃ 排気ポート
４１Ｄ 絶縁部
４３ シャワーヘッド
４３Ａ 石英シャワーヘッド本体
４４Ａ〜４４Ｅ ガスライン
４５ マイクロ波源
４６ 高周波源
６０ シリコン基板
６１ 変質層
６１Ａ 改質層
８１ シリコン基板
８１Ａ 素子領域
８１Ｂ 素子分離絶縁膜
８１Ｇ 段差部
８１ａ，８１ｂ ソース・ドレインエクステンション拡散領域
８１ｃ，８１ｄ ソース・ドレイン拡散領域
８１ｐ ポケット注入領域
８２ ゲート絶縁膜
８３ ポリシリコンゲート電極
８４ 絶縁膜
８４Ａ，８４Ｂ 側壁絶縁膜
８５ 変質層
８５Ａ 改質層
８６ シリサイド層
８７ 層間絶縁膜
８７Ａ，８７Ｂ コンタクトホール
８８Ａ，８８Ｂ コンタクトプラグ
【特許請求の範囲】
【請求項１】
半導体表面に形成された炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して実行されることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体表面はＳｉ原子を含み、前記変質層は、ＳｉＣを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記元素は、水素およびハロゲンよりなる群から選択されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記元素は、水素またはフッ素よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記酸素ラジカルは、酸素ガスをプラズマにより励起することで形成され、
前記フッ素の活性種は、フロロカーボンガスまたはＳＦ6を前記プラズマにより励起することにより供給されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
半導体表面上に形成されたポリシリコンゲート電極を覆うように前記半導体表面上に絶縁膜を形成する工程と、
前記絶縁膜を、前記半導体表面が露出するように、また前記ポリシリコンゲート電極の上面が露出するように、フルオロカーボンガスをエッチングガスとして使うドライエッチング法によりエッチバックし、前記ポリシリコンゲート電極の両側壁面に側壁絶縁膜を形成する工程と、
前記半導体表面に前記エッチバック工程の際に形成された、炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は請求項１〜５のうち、いずれか一項に記載の方法により実行されることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース／ドレイン領域と、
前記ゲート電極の両側面上に形成された側壁絶縁膜のさらに両側に形成された段差とを有し、
前記段差が５ｎｍ以下であることを特徴とする半導体装置。
【請求項８】
さらに、前記ソース／ドレイン領域および前記ゲート電極上にシリサイド層を有し、
前記段差は、前記シリサイド層の下にＳｉＣを含まない深さまでエッチングしてなることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記段差は、ウェットエッチングにより形成されてなることを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
前記ゲート電極は、９０ｎｍ以下のゲート長を有することを特徴とする請求項７〜１０記載の半導体装置。
【請求項１】
半導体表面に形成された炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して実行されることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体表面はＳｉ原子を含み、前記変質層は、ＳｉＣを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記元素は、水素およびハロゲンよりなる群から選択されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記元素は、水素またはフッ素よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記酸素ラジカルは、酸素ガスをプラズマにより励起することで形成され、
前記フッ素の活性種は、フロロカーボンガスまたはＳＦ6を前記プラズマにより励起することにより供給されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
半導体表面上に形成されたポリシリコンゲート電極を覆うように前記半導体表面上に絶縁膜を形成する工程と、
前記絶縁膜を、前記半導体表面が露出するように、また前記ポリシリコンゲート電極の上面が露出するように、フルオロカーボンガスをエッチングガスとして使うドライエッチング法によりエッチバックし、前記ポリシリコンゲート電極の両側壁面に側壁絶縁膜を形成する工程と、
前記半導体表面に前記エッチバック工程の際に形成された、炭素を含む変質層を、酸素ラジカルに曝露することにより改質し、改質層を形成する工程と、
前記改質層をウェットエッチングにより除去する工程と
を含む半導体装置の製造方法であって、
前記改質工程は請求項１〜５のうち、いずれか一項に記載の方法により実行されることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース／ドレイン領域と、
前記ゲート電極の両側面上に形成された側壁絶縁膜のさらに両側に形成された段差とを有し、
前記段差が５ｎｍ以下であることを特徴とする半導体装置。
【請求項８】
さらに、前記ソース／ドレイン領域および前記ゲート電極上にシリサイド層を有し、
前記段差は、前記シリサイド層の下にＳｉＣを含まない深さまでエッチングしてなることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記段差は、ウェットエッチングにより形成されてなることを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
前記ゲート電極は、９０ｎｍ以下のゲート長を有することを特徴とする請求項７〜１０記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００６−６６６２１（Ｐ２００６−６６６２１Ａ）
【公開日】平成１８年３月９日（２００６．３．９）
【国際特許分類】
【出願番号】特願２００４−２４７１４３（Ｐ２００４−２４７１４３）
【出願日】平成１６年８月２６日（２００４．８．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年３月９日（２００６．３．９）
【国際特許分類】
【出願日】平成１６年８月２６日（２００４．８．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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