【課題】 超高集積度で、改善された構造の不純物領域を有する半導体装置のトランジスタを製造する方法を提供することである。
【解決手段】 本発明のトランジスタは、｛１００｝面である第１表面、第１表面より低い高さを有する｛１００｝面である第２表面、及び第１表面と第２表面との間を連結する｛１１１｝面である第３表面を有する半導体基板を含む。第１不純物領域が半導体基板の第２表面の下部に形成される。ゲート構造物が半導体基板の第１表面上に形成される。エピタキシャル層が半導体基板の第２表面及び第３表面上に形成される。第２不純物領域がゲート構造物の両側に形成される。 （もっと読む）

【課題】 超高集積を有して形成することができ、改善された構造の不純物領域を有する半導体装置のトランジスタ及びトランジスタを製造する方法が開示されている。
【解決手段】 超高集積を有して形成することができながら改善された構造の不純物領域を有する半導体装置のトランジスタにおいて、前記トランジスタは表面、表面より低い高さを有する｛１００｝面である底面、及び表面と底面とを連結する｛１１１｝面である側面を有する半導体基板を含む。ゲート構造物が表面上に形成される。エピタキシャル層が底面と側面上に形成される。不純物領域がゲート構造物の両側に形成される。急なＰＮ接合を形成することができるので、不純物領域の間で短チャンネル効果の発生を抑制することができる。 （もっと読む）

【課題】強化された遮蔽構造を備えた金属酸化膜半導体（ＭＯＳ）デバイスを提供すること。
【解決手段】ＭＯＳデバイスは、基板上に形成された半導体層を含み、その基板は水平面とその水平面に垂直な方向の法線とを画定する。第１のソース／ドレイン領域および第２のソース／ドレイン領域が、半導体層内で、その上面近傍に形成され、第１のソース／ドレイン領域と第２のソース／ドレイン領域は互いに離隔されている。ゲートが、半導体層の上面近傍に形成され、少なくとも部分的には第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置される。第１の誘電領域が、ＭＯＳデバイス内に形成され、半導体層の上面から下方に第１の距離まで半導体層の中へ延在するトレンチの境界を画定し、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成されている。 （もっと読む）

自己バイアス半導体スイッチを供給することで、個々のアクティブコンポーネント数を減らしたＳＲＡＭセル（４５０）を実現することができる。特定の実施形態では、自己バイアス半導体デバイスを、ダブルチャネル電界効果トランジスタ（４００）の形式で与えることができる。このトランジスタは、トランジスタ数が６つ未満の、また、好ましい実施形態では、わずか２つの個々のトランジスタ素子を備えたＳＲＡＭセル（４５０）の形成を可能にする。
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【課題】チャネルパンチスルーおよび短チャネル効果が低減された、高性能な短チャネル長のトランジスタ構造を提供すること。
【解決手段】本発明によるトランジスタ構造（１０）は、基板内に形成されたｐ型ウェル１２を備える。ゲート構造（１４）は、ソース領域（１８）とドレイン領域（２０）との間に挿入されたチャネル領域（１６）上に形成される。ゲート構造（１４）は、ゲート誘電体２４上にゲート電極（２２）と、ゲート（２２）の面に沿った側壁２６を有する。ソース領域（１８）は、ｎ型の低濃度ドープ領域（３２）と、ｎ^＋領域３４とを有するが、ソースｈａｌｏ領域は有しない。ドレイン領域（２０）は、ｎ型の低濃度ドープ領域４２と、ｎ^＋領域４４と、ｐ型ドレインｈａｌｏ領域（５０）とを有する。ドレインｈａｌｏ領域（５０）は、ドレイン領域にイオンを斜めに注入することにより形成された、ドープ領域である。 （もっと読む）

非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスは基板と、前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、からなる。ゲートの一方の側面には、ヘテロドープされたタブ及びソース領域が形成されている。タブ領域は第２極性のドーパントを有している。ソース領域が各タブ領域内に配置されており、第２極性と反対の第１極性のドーパントを有している。ゲートの他方の側面には、ヘテロドープされたバッファ及びドリフト領域が形成されている。バッファ領域は第２極性のドーパントからなる。ドリフト領域がバッファ領域内に配置され、第１極性のドーパントによってドーピングされている。ドレインn+タップ領域がドリフト領域内に配置されている。
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【課題】トレンチ型ＤＲＡＭメモリセルの形成において、垂直型トラジスタとトレンチ型キャパシタの接続を容易化し、高集積化する。
【解決手段】第１および第２ソース／ドレイン領域と、該第１および第２ソース／ドレイン領域を接続する、半導体基板の中に配置されたチャネル領域と、ゲート電極とを含み、該ゲート電極は、上記第１および第２ソース／ドレイン領域間に流れる電流を制御するために、上記チャネル領域に沿って配置され、該チャネル領域から電気的に絶縁されている。また、上記チャネル領域では、該チャネルがリッジ状の形をなしたフィン領域を有している。この「リッジ状」とは、１つの上面と、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続する線に対して（断面図では）垂直である２つの側面とからなる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、この上面および２つの側面に沿って設けられる。 （もっと読む）

窒化物および充填層を含む犠牲ゲート構造は、金属ゲート電極と置換される。金属ゲート電極は、充填層で被覆された窒化物層で再度被覆される。窒化物および充填層の置換によって、歪みが再導入され、エッチング停止層が提供される。
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【課題】サリサイド工程及びこれを利用した半導体素子の製造方法を提供する。
【解決手段】 本発明による金属シリサイド膜の形成方法は、シリコン領域を備える基板を準備する段階と、前記基板上にシリコン層を形成する段階と、前記シリコン層と接触する金属膜を形成する段階と、前記金属膜を有する基板を熱伝達気体を採択した対流または伝導方式を使用して等温熱処理して前記少なくとも前記金属膜の一部を金属シリサイド膜に転換する段階と、を含む。 （もっと読む）

【課題】素子の電流駆動力を向上させ、ショットチャンネル効果を改善させることができる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、Ｓｉ−エピ層20,120を食刻して下部の埋込絶縁膜50,200を露出させ、一側のＬＤＤ40,180領域から他側のＬＤＤ領域40,180まで互いに平行して延長される開口部140を１つ以上形成し、ゲート電極がＳｉ−エピ層20,120の表面を取り囲むようにした。 （もっと読む）

【課題】本発明はＰＭＯＳを具備する半導体素子を形成する方法を提供する。
【解決手段】前記方法によると、半導体基板の全面上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。 （もっと読む）

【課題】 長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力横型のMOSトランジスタの駆動能力を、平面的な素子面積を増加させずに向上させる半導体装置を提供する。
【解決手段】 半導体基板の表面に長さ方向がゲート長方向と平行なトレンチが形成された第１トレンチ領域０１３と、前記第１トレンチ領域の凹部底面と同一平面に設けられた第２トレンチ領域０１４および第３トレンチ領域０１５と、前記第１，第２，第３トレンチ領域の少なくとも１領域に形成された第２導電型のウェル領域と、前記第１トレンチ領域に設けられたゲート絶縁膜とゲート電極と、前記第１，第２と３トレンチ領域に前記ウェル領域より浅く設けられた第１導電型のソース領域とドレイン領域を有する半導体装置。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタのチャネル長変調効果を低減するための半導体装置及び半導体装置の製造方法を提供する。
【解決手段】第１導電型の半導体基板１中に第２導電型のソース層及びドレイン層８を有する絶縁ゲート型電界効果トランジスタからなる半導体装置であって、ゲート電極３端部の半導体基板１表面付近に、ソース層及びドレイン層８よりも深さが浅い第２導電型の低濃度拡散層４と、少なくとも２つの濃度ピークを有する第１導電型の高濃度拡散層５，６とを備え、ゲート電極端部直下の半導体基板中の第１導電型の不純物濃度分布において、第１の濃度ピーク位置ＰＫ１が低濃度拡散層４中にあり、第２の濃度ピーク位置ＰＫ２が第１の濃度ピーク位置ＰＫ１よりも深くなっている。 （もっと読む）

【課題】素子分離膜が埋め込まれる溝の側壁に形成される熱酸化膜を厚くすることなく、半導体素子のハンプを抑制する。
【解決手段】 基板１上にシリコン層３を形成し、その上に下地膜４及び窒化シリコン膜５を形成する。窒化シリコン膜５及び下地膜４に開口部５ａを形成し、開口部５ａ内に位置するシリコン層３の表面に第１の熱酸化膜６を形成する。第１の熱酸化膜６を、例えばウェットエッチングにより除去する。窒化シリコン膜５をマスクとしてシリコン層３をエッチングすることにより、開口部５ａ内に位置するシリコン層３に、溝を形成する。溝の表面に第２の熱酸化膜を形成し、その後、溝に、素子分離膜を埋め込む。 （もっと読む）

【課題】高融点金属シリサイド膜を適切に形成することができる高融点金属シリサイド膜の製造方法を提供すること。
【解決手段】本発明の高融点金属シリサイド膜の製造方法は、シリコンを含む半導体基板１上に高融点金属膜９を形成する工程と、形成された高融点金属膜９の表面を非晶質化する工程と、非晶質化された高融点金属膜１０上に窒化チタン膜１１を形成する工程と、得られた基板を熱処理することにより高融点金属シリサイド膜１２を形成する工程を備える。 （もっと読む）

【課題】 ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】 ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】 窒化珪素膜の塩素不純物量の低減を実現し、ウェットエッチ耐性の高い窒化珪素膜の形成を可能とした窒化珪素膜の製造方法及びこの製造方法を備えた半導体装置の製造方法を提供することを目的とする。
【解決手段】 基体の表面に窒化珪素膜を形成する窒化珪素膜の製造方法であって、珪素と塩素とを含む第１のガスを前記基体の表面に供給する第１の工程と、窒素を含む第２のガスを前記基体の表面に供給する第２の工程と、水素を含む第３のガスを前記基体の表面に供給する第３の工程と、をこの順に繰り返すことを特徴とする窒化珪素膜の製造方法を提供する。 （もっと読む）

【課題】 ゲート電極材料膜形成時に形成されたゲート電極材料膜／高誘電率ゲート絶縁膜の界面における寄生低誘電率界面層を還元し、ゲート絶縁膜の薄膜化を実現する。
【解決手段】 シリコン基板１上に下部界面層４としてのシリコン酸窒化膜４を形成し、その上に高誘電率ゲート電極５としてのＨｆアルミネート膜を形成する。Ｈｆアルミネート膜５上にゲート電極材料膜７としてのポリシリコン膜をＬＰＣＶＤ法により５７０℃以上の温度で形成する。その後、ゲートドーパント９を注入する前に、９５０℃以上１０５０℃未満の温度で熱処理（ＰＧＡ処理）８を行う。 （もっと読む）

【課題】本発明は、半導体デバイスの製造方法及び半導体デバイスを含む集積回路の製造方法を提供する。
【解決手段】本発明の半導体デバイス（１００）を製造する方法は、とりわけ、基板（１１０）上にゲート構造（１２０）を形成するステップオ、及びゲート構造（１２０）の近くの基板（１１０）にソース／ドレイン領域（１９０）を形成するステップを含む。本方法は、更に、ゲート構造（１２０）及び基板（１１０）をドライエッチングするステップ、及びゲート構造（１２０）及び基板（１１０）をドライエッチングするステップに続いて、ソース／ドレイン領域にフッ素を配置して、フッ化したソース／ドレインを形成するステップを含む。その後、本方法は、ゲート構造（１２０）とフッ化したソース／ドレインに金属スイサイド領域（５１０,５２０）を形成するステップを含む。 （もっと読む）

【課題】 本発明は、従来の構造を有するＭ０Ｓ型トランジスタでは不可能であった３０から５０Vの耐圧をもつ高耐圧構造を有するＭＯＳ型トランジスタの小型化、集積化を図ることことを目的とする。
【解決手段】 トレンチエッチング技術を使用し溝を形成し絶縁膜を埋め込み、イオン注入法を行い溝の側面に低濃度領域を形成することによりゲート電極の一端部と高濃度拡散領域の一端部の距離を自由に変える事により耐圧が容易に変えることができ、また小面積で提供できることを特徴とする。 （もっと読む）