【課題】本発明は増加した電子および正孔移動度を有する半導体材料を提供する。
【解決手段】半導体材料は＜１１０＞結晶配向および二軸圧縮歪みを有するＳｉ含有層を備える。本明細書では、用語「二軸圧縮応力」は、半導体材料の製造時にＳｉ含有層に誘起される縦圧縮応力および横応力によって生じる総応力を記載するために用いられる。本発明の他の側面は、本発明の半導体材料を形成する方法に関する。本発明の方法は、シリコン含有＜１１０＞層を準備する工程、およびシリコン含有＜１１０＞層中に二軸圧縮歪みを発生させる工程を含む。 （もっと読む）

【課題】 ダミーゲートパターン形成工程において、低コストであり、かつ、パターン形成工程を簡略化した半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法であって、基板１０上にマスク材１６を塗布するマスク材塗布工程と、前記マスク材１６を所定形状にパターニングし、前記マスク材１６に凹部Ｈ１を形成する凹部形成工程と、前記凹部Ｈ１に機能液を配置する配置工程と、前記凹部に配置した前記機能液を乾燥する乾燥工程と、前記乾燥工程により形成された機能膜の焼成工程と、前記マスク材１６を除去して前記機能液の構成材料からなるダミーゲートパターン２０を形成するパターン形成工程と、を有することを特徴とする。 （もっと読む）

基板シリコン中のシリコン原子の消費量をできるだけ少なくして、なおかつ十分な厚さをもった低抵抗のニッケルシリサイド膜の形成方法、半導体装置の製造方法およびニッケルシリサイド膜のエッチング方法を提供する。表面に半導体領域および絶縁膜領域を有する基板上に、シリサイド反応を起こさない第１の基板温度で少なくとも各１層よりなるニッケル層とシリコン層を交互に積層する積層膜形成工程と、その積層膜をニッケルモノシリサイドが生成する第２の基板温度で熱処理するシリサイド反応工程と、ウェットエッチングによって絶縁膜上に形成された膜を除去する工程とを含む半導体装置の製造方法であって、積層膜形成工程において、積層膜全体のシリコン原子数に対するニッケル原子数の比を１または１より大きくすることによって、上記課題を解決した。
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【課題】電気特性の低下を防止できる周辺領域のＭＯＳＦＥＴ素子の製造方法を提供すること。
【解決手段】基板２１の適所に素子分離膜２２を形成ステップ、領域Ａのゲートが形成される部分の基板表面に溝を形成ステップ、素子分離膜及び溝を含む基板全面上にゲート絶縁膜２６、ゲート導電膜２７，２８、ハードマスク膜２９を順次形成ステップ、それら膜をパターニングして領域Ａの溝と領域Ｂの基板の表面上に各々ゲート４０ａ、４０ｂを形成ステップ、ゲート両側の基板の表面内にＬＤＤ領域３２を形成ステップ、基板全面上にゲートバッファ酸化膜３３、ゲートスペーサ窒化膜３４、ゲートスペーサ酸化膜３５を順次蒸着ステップ、それら膜をエッチングしてゲートの両側壁にゲートスペーサ３６を形成ステップ、及びゲートスペーサを含むゲート両側の基板の表面内にソース／ドレーン領域３７を形成ステップを含む。 （もっと読む）

【課題】絶縁膜の成膜方法において、シリコン原子を堆積させる第１ステップと、シリコン原子を窒化する第２ステップとを有するＡＬＤ法を用い、フラットバンド電圧及び界面準位の小さい好適な特性を有する薄い絶縁膜の成膜方法を提供する。
【解決手段】第１及び第２ステップでの成膜温度と圧力を同一とし、成膜温度を５１０℃以下の低温とし、圧力を７０Ｐａ以下、ＲＦパワーを０．１ＫＷ以上とすることでフラットバンド電圧及び界面準位の小さい好適な特性の絶縁膜が得られる。これらの好適な絶縁膜を備えた半導体装置が得られる。 （もっと読む）

【課題】浅い高濃度のソース・ドレイン層を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコンからなる表面領域を持つ基板、表面領域上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、ゲート電極の両側に設けられた側壁絶縁膜、側壁絶縁膜下からその外側に向かった部分の基板表面に形成された溝内に不純物を含むシリコン膜を堆積して形成された埋め込み形成型のソースおよびドレイン層を具備し、溝の底部のシリコン膜の不純物濃度は１×１０¹⁹〜１×１０²²ｃｍ^-3、かつ、溝の深さ方向に沿ったシリコン膜の不純物濃度は一定であり、かつ、埋め込み型形成型のソースおよびドレイン層は、側壁絶縁膜下に形成された第１の埋め込み形成型のソースおよびドレイン層、側壁絶縁膜外側に形成され、第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含む。 （もっと読む）

【課題】隣接するゲート電極間の間隔が狭い場合においても、特性の劣化を抑制しつつ、サイドウォール絶縁膜を確実に形成しうる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板３２上にゲート絶縁膜４８を介して形成されたゲート電極５０と、ゲート電極５０の両側のシリコン基板３２内に形成されたソース／ドレイン拡散層６６ｎ、５５ｐと、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に形成された裾状絶縁膜５８と、裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面に形成されたサイドウォール絶縁膜６０とを有する。 （もっと読む）

【課題】
半導体基板の素子形成領域における結晶欠陥の発生を抑制する。
【解決手段】
ゲート酸化膜の形成をＩＳＳＧ酸化法とその他の酸化法の２つの酸化法で形成する。 （もっと読む）

【課題】 高誘電体材料からなるゲート絶縁膜上に金属材料からなるゲート電極を形成するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置の製造工程を簡略化する。
【解決手段】 酸化ハフニウム膜からなるゲート絶縁膜上に堆積したプラチナ膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタのゲート電極を同時に形成した後、プラチナ膜の還元触媒効果を利用してｎチャネル型ＭＩＳトランジスタ側のゲート絶縁膜のみを選択的に還元することにより、ｎチャネル型ＭＩＳトランジスタのゲート電極の仕事関数を変動させる。 （もっと読む）

【課題】 ｎ型不純物が導入されたレジスト膜を除去する工程において、異常生成物の発生を抑制することができる技術を提供する。
【解決手段】 ポリシリコン膜１５上にレジスト膜１６を形成した後、このレジスト膜１６に対して露光・現像することにより、レジスト膜１６をパターニングする。パターニングは、ポリシリコン膜１５のゲート電極形成領域に開口部１７が形成されるように行う。次に、パターニングしたレジスト膜１６をマスクにして、開口部１７から露出したポリシリコン膜１５内にリンを注入する。このとき、マスクであるレジスト膜１６にもリンが注入されて硬化層１６ａが形成される。次に、酸素ガスおよびフォーミングガスを導入して硬化層１６ａおよびレジスト膜１６を除去する。ここで、酸素ガスとフォーミングガスとの混合ガスに対するフォーミングガスの体積比率を５％以上３０％以下にする。 （もっと読む）

【課題】 シリコンからなる半導体基板又は半導体層に形成されるトレンチ素子分離領域に起因する応力を容易に低減できるようにすると共に、該トレンチ素子分離領域による放熱性をも向上させることができるようにする。
【解決手段】 シリコンからなる複数の素子形成領域を有する半導体基板１０と、該半導体基板１０の上部に形成されたトレンチ１０ａに熱膨張係数が酸化シリコンと比べてシリコンに近い絶縁性金属窒化物（ＡｌＮ）を充填されてなり、各素子形成領域を互いに絶縁するトレンチ素子分離領域（ＳＴＩ）１４とを有している。 （もっと読む）

【課題】 プロセス上好ましくない高温長時間の熱処理をすることなく、ゲート絶縁膜のＥＯＴを薄くすることができる半導体装置の製造方法を得る。
【解決手段】 半導体基板上にシリコン酸化膜を形成する工程と、シリコン酸化膜の表面を、金属又は金属化合物を含むラジカル又はプラズマからなる活性ガスの雰囲気にさらすことにより、シリコン酸化膜の半導体基板との界面付近以外の部分を金属シリケート膜に改変する工程と高誘電体膜上に導電体膜を形成する工程と、導電体膜をエッチングしてゲート電極を形成する工程とを有する。 （もっと読む）

【課題】チャネル拡散層における不純物濃度プロファイルを急峻で且つ浅接合化することによって短チャネル効果を抑制すると共に、十分な活性化濃度を有する低抵抗なチャネル拡散層によって高駆動力を維持する微細デバイスを実現できるようにする。
【解決手段】 ＭＩＳ型トランジスタは、ＭＩＳ型の半導体基板１００の主面に形成されたゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成されたゲート電極１０２と、半導体基板１００におけるゲート電極１０２の下方に形成されたＰ型のチャネル拡散層１０３とを有している。チャネル拡散層１０３は不純物として炭素を含んでいる。 （もっと読む）

【課題】 ソース・ドレイン電極の電圧変化に対する応答性を高速化する。
【解決手段】 ＬＤＭＯＳトランジスタは、第１導電型の半導体基板（２）内に形成された第２導電型の第１ウェル領域（３）、第１ウェル領域内に形成された第１導電型の第２ウェル領域（４）、第２ウェル領域内に形成された第２導電型の第３ウェル領域（５）、第２ウェル領域内に形成されたドレイン領域（６）、第３ウェル領域内に形成されたソース領域（８）、ドレイン領域と前記ソース領域との間の第３ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極（１０）、及びゲート電極とドレイン領域との間に形成された絶縁層（１１）を有する。半導体基板とソース領域との間の寄生容量と同じくドレイン領域との間の寄生容量との各々は直列寄生容量とされ、相対的に小さく見えるから、ソース（ドレイン）の電圧変化に追従するドレイン（ソース）の電圧変化の応答遅延が比較的小さくなる。 （もっと読む）

【課題】 動作時のドレイン耐圧の向上を図る半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極のドレイン電極２４側の端部１５ａの近傍からドレイン電極２４の方向（Ｘ₂方向）に形成された第１ドレイン領域２１と、第１ドレイン領域２１の内側でドレイン電極２４に接するドレインコンタクト領域２３と、ドレインコンタクト領域２３の周囲および下側に形成された第２ドレイン領域２２とから構成し、第２ドレイン領域２２の不純物濃度を第１ドレイン領域２１よりも高濃度でかつドレインコンタクト領域２３よりも低濃度に設定する。さらに、第２ドレイン領域２２をそのゲート電極１５側の端部２２ａがゲート電極の端部１５ａから所定の距離L1だけ離間した配置とする。 （もっと読む）

【課題】 ゲート電極上に形成するコンタクトホールの底面の金属膜の表面が酸化されるのを抑制する。
【解決手段】 基板上コンタクトホール１９ａ、１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成した後、基板上コンタクトホール１９ａ、１９ｂの底面に露出したシリコン基板１にそれぞれ不純物を注入してＮ型イオン注入層２１、Ｐ型イオン注入層２３を形成する。その後、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない膜厚で、これらのコンタクトホールの内面に金属酸化防止膜２４を形成する。そして、熱処理により不純物を活性化させた後に、それぞれのコンタクトホールの底面の金属酸化防止膜２４を除去する。
このように形成することにより、上記熱処理において金属膜７ａの表面が酸化されるのを抑制することができる。 （もっと読む）

【課題】 半導体装置のシリサイド膜の製造方法が開示される。
【解決手段】 まず、第１シリサイド膜を形成する。そして、前記第１シリサイド膜のうち、不連続部分がある場合、前記不連続部分に金属物質を選択的蒸着して、前記金属物質によって電気的に連結された第２シリサイド膜を形成する。前述した方法は、８０ｎｍ以下のデザインルールを有する半導体ゲート電極上に不連続部分を含まないシリサイド膜を形成することができるのみならず、不連続部分を連結する工程で追加熱処理工程を行わなくても良いので、トランジスタの特性劣化を防止することができる。 （もっと読む）

【課題】
ソース／ドレイン層での金属シリサイド膜の突き抜けやリーク電流の発生を抑えること。
【解決手段】
金属シリサイドのみからなるゲート６と、ソース／ドレイン層９上に形成されるとともに、ゲート６の膜厚よりも薄く、かつ、シリコン基板２のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜１０と、を備えることを特徴とする。 （もっと読む）

【課題】 微細素子等のデバイスシミュレーションのために、３次元不純物分布を精度良く且つ容易に計算できる方法を提供する。
【解決手段】 ＭＯＳＦＥＴの３次元構造におけるチャネル幅方向断面（Ａ−Ａ’線の断面）及びチャネル長方向断面（Ｂ−Ｂ’線の断面）のそれぞれの２次元不純物分布を２次元プロセスシミュレーションにより算出する。素子領域と素子分離領域２との界面９ａ及び９ｂの延びる方向にチャネル幅方向断面の２次元不純物分布を順次移動させると共にゲート酸化膜３の縁１０ｃ及び１０ｄの延びる方向にチャネル長方向断面の２次元不純物分布を順次移動させながら、両方の２次元不純物分布を足し合わせることによって、３次元不純物分布を算出する。 （もっと読む）

【課題】正孔または電子の移動度を高めるとともに、ＮＭＯＳ領域とＰＭＯＳ領域との表面の段差を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明は、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとを同一の基板１１に備えた半導体装置であって、ＮＭＯＳ領域Ａの基板１１上に設けられるとともに、基板１１の表面と異なる面方位を有する歪みＳｉ層２１と、ＰＭＯＳ領域Ｂの基板１１上に設けられるとともに、基板１１の表面と同じ面方位を有する歪み層からなる歪みＳｉＧｅ層３１とを備えたことを特徴とする半導体装置およびその製造方法である。 （もっと読む）