周辺領域のＭＯＳＦＥＴ素子の製造方法
【課題】電気特性の低下を防止できる周辺領域のＭＯＳＦＥＴ素子の製造方法を提供すること。
【解決手段】基板２１の適所に素子分離膜２２を形成ステップ、領域Ａのゲートが形成される部分の基板表面に溝を形成ステップ、素子分離膜及び溝を含む基板全面上にゲート絶縁膜２６、ゲート導電膜２７，２８、ハードマスク膜２９を順次形成ステップ、それら膜をパターニングして領域Ａの溝と領域Ｂの基板の表面上に各々ゲート４０ａ、４０ｂを形成ステップ、ゲート両側の基板の表面内にＬＤＤ領域３２を形成ステップ、基板全面上にゲートバッファ酸化膜３３、ゲートスペーサ窒化膜３４、ゲートスペーサ酸化膜３５を順次蒸着ステップ、それら膜をエッチングしてゲートの両側壁にゲートスペーサ３６を形成ステップ、及びゲートスペーサを含むゲート両側の基板の表面内にソース／ドレーン領域３７を形成ステップを含む。
【解決手段】基板２１の適所に素子分離膜２２を形成ステップ、領域Ａのゲートが形成される部分の基板表面に溝を形成ステップ、素子分離膜及び溝を含む基板全面上にゲート絶縁膜２６、ゲート導電膜２７，２８、ハードマスク膜２９を順次形成ステップ、それら膜をパターニングして領域Ａの溝と領域Ｂの基板の表面上に各々ゲート４０ａ、４０ｂを形成ステップ、ゲート両側の基板の表面内にＬＤＤ領域３２を形成ステップ、基板全面上にゲートバッファ酸化膜３３、ゲートスペーサ窒化膜３４、ゲートスペーサ酸化膜３５を順次蒸着ステップ、それら膜をエッチングしてゲートの両側壁にゲートスペーサ３６を形成ステップ、及びゲートスペーサを含むゲート両側の基板の表面内にソース／ドレーン領域３７を形成ステップを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、周辺領域内のＭＯＳＦＥＴ素子の電気特性の低下を防止できる周辺領域のＭＯＳＦＥＴ素子の製造方法に関する。
【背景技術】
【０００２】
最近、開発されているＭＯＳＦＥＴ素子のデザインルールがサブ-１００ｎｍ以下に減少するにつれて、それに対応する周辺領域内の高密度パターン領域と低密度パターン領域との間のパターンの密度差が急激に増大している。このようなパターンの密度差は、例えば、ゲートスペーサの厚さに変化をきたし、その結果、周辺領域における高密度パターン領域と低密度パターン領域との間の ＭＯＳＦＥＴ素子の特性が不均一となる。
【０００３】
この点に関して、現在行われている周辺領域のＭＯＳＦＥＴ素子の製造方法を図１Ａ〜図１Ｄを参照して説明する。
【０００４】
まず、図１Ａに示されているように、周辺領域において、高密度パターン領域Ａ及び低密度パターン領域Ｂを有するシリコン基板１の適所に公知のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によりトレンチ型の素子分離膜２を形成する。その後、素子分離膜２を含む基板１の全面上にゲート絶縁膜３と、ドーピングされたポリシリコン膜４及びタングステンシリサイド膜５の積層膜からなるゲート導電膜と、ハードマスク膜６とを順次形成した後、これらをパターニングして基板１の高密度パターン領域Ａ及び低密度パターン領域Ｂに、各々、ゲート７を形成する。
【０００５】
次に、図１Ｂに示されているように、ゲート再酸化処理を行って、ゲート７の側壁及び基板１の表面上にスクリーン酸化膜８を成長させた後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）イオン注入を行って、ゲート７の両側の基板の表面内にＬＤＤ領域９を形成する。
【０００６】
次に、図１Ｃに示されているように、基板１の全面上にゲートバッファ酸化膜１０、ゲートスペーサ窒化膜１１、及びゲートスペーサ酸化膜１２を順次蒸着してＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造のゲートスペーサ積層膜を形成する。
【０００７】
そして、図１Ｄに示されているように、公知の一連のＭＯＳＦＥＴ製造工程、即ち、Ｎ＋／Ｐ＋マスク処理、スペーサエッチング及びＮ＋／Ｐ＋イオン注入を順次行ってゲート７の両側壁にゲートスペーサ１３を形成すると共に、ゲートスペーサ１３を含むゲート７の両側の基板の表面内にソース／ドレーン領域１４を形成する。以上で、周辺領域内の高密度パターン領域Ａ及び低密度パターン領域ＢへのＭＯＳＦＥＴ素子の製造を完了する。
【０００８】
ところが、上記の従来の周辺領域のＭＯＳＦＥＴ素子の製造方法は、次のような問題がある。
【０００９】
図１Ｃに示すように、通常ゲートスペーサ酸化膜１２は、ゲートバッファ酸化膜１０及びゲートスペーサ窒化膜１１に比べて著しく厚く形成されることが通常である。一方、薄膜蒸着は一般的に、パターン密度によって蒸着ローディングエフェクト（ｌｏａｄｉｎｇ ｅｆｆｅｃｔ）が異なり、蒸着厚がパターン密度に対して依存性を有する。即ち、パターン密度が高いほど蒸着厚は薄くなる。このようなパターン密度に対する依存性は、蒸着される薄膜の厚さが増大するほど一層顕著に現れる。
【００１０】
従って、ＭＯＳＦＥＴ素子のデザインルールがサブ−１００ｎｍ以下に減少すると、ゲートスペーサ酸化膜の周辺領域内の高密度パターン領域と低密度パターン領域間の蒸着厚の差は数百Åに達し、その結果、最後に形成された周辺領域内のＭＯＳＦＥＴ素子のゲートスペーサの厚さは不均一になる。これは、最終的にＭＯＳＦＥＴ素子のＶｔｓａｔ（ｓａｔｕｒａｔｉｏｎ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の特性を含む電気特性の低下を引き起こしてしまう。このような問題は、特に今後の高集積ＭＯＳＦＥＴ素子の開発に致命的な問題として作用することになる。
【００１１】
このように、高集積ＭＯＳＦＥＴ素子を製造するためには、周辺領域内のＭＯＳＦＥＴ素子の電気特性を確保することが必要である。しかし、ゲートスペーサ酸化膜の蒸着時のローディングエフェクトは物質固有の特性であって、改善するには限界があるので、上記の問題を解決するためにＭＯＳＦＥＴ素子に対する構造面での取り組みが求められる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記のような従来の技術の問題点を解決するために案出されたものであって、周辺領域内のＭＯＳＦＥＴ素子の電気特性の低下を防止できる周辺領域のＭＯＳＦＥＴ素子の製造方法を提供することをその目的とする。
【００１３】
また、本発明の別の目的は、周辺領域内のＭＯＳＦＥＴ素子の電気特性の低下を防止することにより、サブ−１００ｎｍ級以下の高集積ＭＯＳＦＥＴ素子を製造することを可能にする、周辺領域のＭＯＳＦＥＴ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明は、 周辺領域内の高密度パターン領域と低密度パターン領域とを有するシリコン基板にアクティブ領域を画定する素子分離膜を形成する第１ステップと、前記高密度パターン領域のゲートが形成される部分の前記シリコン基板の表面にリセスチャネルが得られるように溝を形成する第２ステップと、前記素子分離膜及び溝を含む前記シリコン基板の全面上に、ゲート絶縁膜、ゲート導電膜及びハードマスク膜を順次形成する第３ステップと、前記ハードマスク膜、ゲート導電膜及びゲート絶縁膜をパターニングして、前記高密度パターン領域の溝と低密度パターン領域の前記シリコン基板の表面上に各々ゲートを形成する第４ステップと、前記ゲート両側の前記シリコン基板の表面内にＬＤＤ領域を形成する第５ステップと、前記第１〜第５ステップによって形成された結果物上にゲートバッファ酸化膜、ゲートスペーサ窒化膜及びゲートスペーサ酸化膜を順次蒸着する第６ステップと、前記ゲートスペーサ酸化膜、ゲートスペーサ窒化膜及びゲートバッファ酸化膜をエッチングして、前記ゲートの両側壁にゲートスペーサを形成する第７ステップと、前記ゲートスペーサを含む前記ゲートの両側の前記シリコン基板の表面内にソース／ドレーン領域を形成する第８ステップとを含むことを特徴とする周辺領域のＭＯＳＦＥＴ素子の製造方法を提供する。
【００１５】
ここで、前記第２ステップは、前記素子分離膜が形成された前記シリコン基板の全面上に犠牲酸化膜及びマスク用ポリシリコン膜を順次形成する第９ステップと、前記高密度パターン領域のゲートが形成される部分の前記シリコン基板上の前記マスク用ポリシリコン膜及びその下の犠牲酸化膜をエッチングすると共に、前記シリコン基板を所定の深さまでエッチングする第１０ステップと、前記マスク用ポリシリコン膜及び犠牲酸化膜を除去する第１１ステップとを含む。
【００１６】
好ましくは、前記犠牲酸化膜は、１００〜２００Åの厚さに形成され、前記マスク用ポリシリコン膜は１０００〜１５００Åの厚さに形成され、前記溝は３００〜１０００Åの深さに形成される。
【００１７】
また、本発明に係る周辺領域のＭＯＳＦＥＴ素子の製造方法は、前記第２ステップの後、かつ、前記第３ステップの前に、ウェルイオン注入、チャネルストップイオン注入、及びしきい値電圧調節イオン注入を行うステップを更に含むことを特徴とする。
【００１８】
好ましくは、前記ゲート絶縁膜は酸化膜であり、前記ゲート導電膜はドーピングされたポリシリコン膜及びタングステンシリサイド膜の積層膜であり、前記ハードマスク膜は窒化膜である。前記酸化膜は３０〜５０Åの厚さに形成され、前記ドーピングされたポリシリコン膜は４００〜７００Åの厚さに形成され、前記タングステンシリサイド膜は１０００〜１５００Åの厚さに形成され、前記窒化膜は２０００〜２５００Åの厚さに形成される。
【００１９】
尚、本発明に係る周辺領域のＭＯＳＦＥＴ素子の製造方法は、前記第４ステップの後、かつ、前記第５ステップの前に、前記ゲートが形成された前記結果物に対し、ゲート再酸化処理を行って、前記ゲートの側壁及び前記シリコン基板の表面上にスクリーン酸化膜を形成するステップを更に含み、前記ゲート再酸化処理は前記スクリーン酸化膜が３０〜６０Åの厚さに成長するまで行われることを特徴とする。
【００２０】
好ましくは、前記ゲートバッファ酸化膜は８０〜１２０Åの厚さに蒸着され、前記ゲートスペーサ窒化膜は９０〜１５０Åの厚さに蒸着され、そして、前記ゲートスペーサ酸化膜は４００〜６００Åの厚さに蒸着される。
【発明の効果】
【００２１】
本発明によれば、高密度パターン領域に選択的にリセスチャネルを有するＭＯＳＦＥＴ素子を形成することにより、周辺領域内のＭＯＳＦＥＴ素子の電気特性を安定化させることができ、これによって、今後、サブ−１００ｎｍ以下の高集積ＭＯＳＦＥＴ素子の製造を可能にすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付の図２Ａ〜図２Ｆを参照しながら本発明の好ましい実施の形態を詳細に説明する。なお、以下の説明及び図面において、同じ参照符号は同じ又は同様の構成要素を示すこととし、よって、同じ又は同様の構成要素に関する説明を省略する。
【００２３】
本発明は、周辺領域の高密度パターン領域に選択的にリセスチャネルを適用して、ＭＯＳＦＥＴ素子の有効チャネル長を増加させることにより、周辺領域の高密度パターン領域に形成されるＭＯＳＦＥＴ素子のＶｔｓａｔを増大させる。この場合、パターン密度への依存性により高密度パターン領域のＭＯＳＦＥＴ素子のゲートスペーサの厚さが相対的に薄くなることを原因に低下したＭＯＳＦＥＴ素子のＶｔｓａｔを、リセスチャネルの形成を通じて補償することができるので、結果的に、周辺領域のＭＯＳＦＥＴ素子の電気特性の低下を防止し、高集積ＭＯＳＦＥＴ素子の製造を可能にしている。
【００２４】
図２Ａ〜図２Ｆは、本発明に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明するための工程別断面図であって、なお、各図面では、周辺領域についてのみ図示している。また、基板に対して複数の処理が順次行われるが、途中段階における基板及び基板上に形成された物を合わせて「結果物」という。
【００２５】
まず、図２Ａに示されているように、セル領域及び周辺領域に区画され、周辺領域に高密度パターン領域Ａと低密度パターン領域Ｂとを有するシリコン基板（以下、単に「基板」とも記す）２１に対して、シリコン基板２１の適所に公知のＳＴＩによってアクティブ領域を画定するトレンチ型の素子分離膜２２を形成する。
【００２６】
次に、図２Ｂに示されているように、素子分離膜２２を含む基板２１の全面上に、高密度パターン領域Ａに選択的にリセスチャネルを形成するためのエッチング障壁としての犠牲酸化膜２３とマスク用ポリシリコン膜２４を、各々、１００〜２００Å及び１０００〜１５００Åの厚さに形成する。次に、リセスチャネルが形成される基板部分、即ち、高密度パターン領域Ａのゲートが形成される基板部分の上方のマスク用ポリシリコン膜２４とその下の犠牲酸化膜２３をエッチングし、続いて、露出した基板部分を所定の深さ、例えば、３００〜１０００Åの深さにエッチングして溝２５を形成する。
【００２７】
次に、図２Ｃに示されているように、ウェットエッチング及びドライエッチングを行って、残留したマスク用ポリシリコン膜２３及び犠牲酸化膜２４を除去した後、公知の一連のイオン注入、即ち、ウェル（Ｗｅｌｌ）イオン注入、チャネルストップ（Ｃｈａｎｎｅｌ ｓｔｏｐ）イオン注入、及びしきい値電圧（Ｖｔ）調節イオン注入を順次行う。
【００２８】
次に、高密度パターン領域Ａに選択的にリセスされた溝２５が形成された基板を備えた結果物上に酸化膜からなるゲート絶縁膜２６と、ドーピングされたポリシリコン膜２７及びタングステンシリサイド膜２８の積層膜からなるゲート導電膜と、窒化膜からなるハードマスク膜２９とを順次形成した後、これら積層された膜をパターニングして高密度パターン領域Ａの溝２５及び低密度パターン領域Ｂの基板の表面上に各々ゲート３０ａ、３０ｂを形成する。この際、積層された膜のパターニング時には、高密度パターン領域Ａの溝２５上にゲート３０ａが形成できるように、正確なアラインメントが非常に重要である。
【００２９】
ここで、酸化膜を３０〜５０Åの厚さに形成し、ドーピングされたポリシリコン膜を４００〜７００Åの厚さに形成し、タングステンシリサイド膜を１０００〜１５００Åの厚さに形成し、また、窒化膜を２０００〜２５００Åの厚さに形成する。
【００３０】
次に、図２Ｄに示されているように、図２Ｃに示した結果物に対し、ゲート再酸化処理を行って、ゲート３０ａ、３０ｂの側壁及び基板２１の表面上にスクリーン酸化膜３１を成長させる。この際、ゲート再酸化処理は、スクリーン酸化膜３１が３０〜６０Åの厚さに成長するまで行うことが好ましい。
【００３１】
次に、この状態の結果物に対し、ＬＤＤイオン注入を行って、ゲート３０ａ、３０ｂの両側の基板２１の表面内にＬＤＤ領域３２を形成する。
【００３２】
次に、図２Ｅに示すように、図２Ｄに示した結果物上に、８０〜１２０Åの厚さのゲートバッファ酸化膜３３、９０〜１５０Åの厚さのゲートスペーサ窒化膜３４、及び４００〜６００Åの厚さのゲートスペーサ酸化膜３５を順次蒸着してＯＮＯ構造のゲートスペーサ積層膜を形成する。ここでは詳細に図示されてはいないが、ゲートスペーサ酸化膜３５はパターン密度への依存性によって周辺領域内の高密度パターン領域Ａ及び低密度パターン領域Ｂの間では、相異する厚さに蒸着される。即ち、ゲートスペーサ酸化膜３５は、高密度パターン領域Ａで低密度パターン領域Ｂより相対的に薄い厚さに蒸着される。
【００３３】
次に、図２Ｆに示されているように、図２Ｅに示した結果物に対し、Ｎ＋／Ｐ＋マスクキング、スペーサエッチング、及びＮ＋／Ｐ＋イオン注入を含む公知の一連の処理を順次行ってゲート３０ａ、３０ｂの両側壁にゲートスペーサ３６を形成し、併せて、ゲートスペーサ３６を含むゲート３０ａ、３０ｂの両側の基板の表面内にソース／ドレーン領域３７を形成する。以上で、周辺領域の高密度パターン領域Ａ及び低密度パターン領域Ｂに、各々、高集積ＭＯＳＦＥＴ素子４０ａ、４０ｂが形成されることになる。
【００３４】
ここで、周辺領域内の高密度パターン領域Ａに形成されたＭＯＳＦＥＴ素子４０ａのゲートスペーサ３６の厚さがパターン密度への依存性によって低密度パターン領域Ｂに形成されたＭＯＳＦＥＴ素子４０ｂのそれと相異し、これによって、高密度パターン領域Ａに形成されたＭＯＳＦＥＴ素子４０ａのＶｔｓａｔを含む電気特性が低下することがありうる。
【００３５】
一方、高密度パターン領域Ａに形成されたＭＯＳＦＥＴ素子４０ａはリセスチャネルを有するので、有効チャネル長が低密度パターン領域Ｂに形成されたＭＯＳＦＥＴ素子４０ｂのそれより長く、これによって、高密度パターン領域Ａに形成されたＭＯＳＦＥＴ素子４０ａのＶｔｓａｔが増大する。
【００３６】
従って、有効チャネル長の増大によるＶｔｓａｔの増大がゲートスペーサの厚さの差に起因するＶｔｓａｔの減少を補償することになり、その結果、本発明に係る高密度パターン領域Ａに形成されるＭＯＳＦＥＴ素子４０ａは安定した電気特性を有する。
【００３７】
以上では、本発明を特定の実施の形態に関連して図示し、説明したが、本発明はそれに限定されるものではなく、特許請求の範囲により定められる技術的思想と分野から逸脱しない範囲内で、上記の実施の形態を多様に改変できることは、当技術分野で通常の知識を有する者であれば容易に分る。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来の周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図１Ｂ】従来の周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図１Ｃ】従来の周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図１Ｄ】従来の周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ａ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｂ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｃ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｄ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｅ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｆ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【符号の説明】
【００３９】
１、２１ シリコン基板
２、２２ 素子分離膜
２３ 犠牲酸化膜
２４ マスク用ポリシリコン膜
２５ 溝
３、２６ ゲート酸化膜
４、２７ ドーピングされたポリシリコン膜
５、２８ タングステンシリサイド膜
６、２９ ハードマスク膜
７、３０ａ、３０ｂ ゲート
８、３１ スクリーン酸化膜
９、３２ ＬＤＤ領域
１０、３３ ゲートバッファ酸化膜
１１、３４ ゲートスペーサ窒化膜
１２、３５ ゲートスペーサ酸化膜
１３、３６ ゲートスペーサ
１４、３７ ソース／ドレーン領域
４０ａ、４０ｂ ＭＯＳＦＥＴ素子
Ａ 高密度パターン領域
Ｂ 低密度パターン領域
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、周辺領域内のＭＯＳＦＥＴ素子の電気特性の低下を防止できる周辺領域のＭＯＳＦＥＴ素子の製造方法に関する。
【背景技術】
【０００２】
最近、開発されているＭＯＳＦＥＴ素子のデザインルールがサブ-１００ｎｍ以下に減少するにつれて、それに対応する周辺領域内の高密度パターン領域と低密度パターン領域との間のパターンの密度差が急激に増大している。このようなパターンの密度差は、例えば、ゲートスペーサの厚さに変化をきたし、その結果、周辺領域における高密度パターン領域と低密度パターン領域との間の ＭＯＳＦＥＴ素子の特性が不均一となる。
【０００３】
この点に関して、現在行われている周辺領域のＭＯＳＦＥＴ素子の製造方法を図１Ａ〜図１Ｄを参照して説明する。
【０００４】
まず、図１Ａに示されているように、周辺領域において、高密度パターン領域Ａ及び低密度パターン領域Ｂを有するシリコン基板１の適所に公知のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によりトレンチ型の素子分離膜２を形成する。その後、素子分離膜２を含む基板１の全面上にゲート絶縁膜３と、ドーピングされたポリシリコン膜４及びタングステンシリサイド膜５の積層膜からなるゲート導電膜と、ハードマスク膜６とを順次形成した後、これらをパターニングして基板１の高密度パターン領域Ａ及び低密度パターン領域Ｂに、各々、ゲート７を形成する。
【０００５】
次に、図１Ｂに示されているように、ゲート再酸化処理を行って、ゲート７の側壁及び基板１の表面上にスクリーン酸化膜８を成長させた後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）イオン注入を行って、ゲート７の両側の基板の表面内にＬＤＤ領域９を形成する。
【０００６】
次に、図１Ｃに示されているように、基板１の全面上にゲートバッファ酸化膜１０、ゲートスペーサ窒化膜１１、及びゲートスペーサ酸化膜１２を順次蒸着してＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造のゲートスペーサ積層膜を形成する。
【０００７】
そして、図１Ｄに示されているように、公知の一連のＭＯＳＦＥＴ製造工程、即ち、Ｎ＋／Ｐ＋マスク処理、スペーサエッチング及びＮ＋／Ｐ＋イオン注入を順次行ってゲート７の両側壁にゲートスペーサ１３を形成すると共に、ゲートスペーサ１３を含むゲート７の両側の基板の表面内にソース／ドレーン領域１４を形成する。以上で、周辺領域内の高密度パターン領域Ａ及び低密度パターン領域ＢへのＭＯＳＦＥＴ素子の製造を完了する。
【０００８】
ところが、上記の従来の周辺領域のＭＯＳＦＥＴ素子の製造方法は、次のような問題がある。
【０００９】
図１Ｃに示すように、通常ゲートスペーサ酸化膜１２は、ゲートバッファ酸化膜１０及びゲートスペーサ窒化膜１１に比べて著しく厚く形成されることが通常である。一方、薄膜蒸着は一般的に、パターン密度によって蒸着ローディングエフェクト（ｌｏａｄｉｎｇ ｅｆｆｅｃｔ）が異なり、蒸着厚がパターン密度に対して依存性を有する。即ち、パターン密度が高いほど蒸着厚は薄くなる。このようなパターン密度に対する依存性は、蒸着される薄膜の厚さが増大するほど一層顕著に現れる。
【００１０】
従って、ＭＯＳＦＥＴ素子のデザインルールがサブ−１００ｎｍ以下に減少すると、ゲートスペーサ酸化膜の周辺領域内の高密度パターン領域と低密度パターン領域間の蒸着厚の差は数百Åに達し、その結果、最後に形成された周辺領域内のＭＯＳＦＥＴ素子のゲートスペーサの厚さは不均一になる。これは、最終的にＭＯＳＦＥＴ素子のＶｔｓａｔ（ｓａｔｕｒａｔｉｏｎ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の特性を含む電気特性の低下を引き起こしてしまう。このような問題は、特に今後の高集積ＭＯＳＦＥＴ素子の開発に致命的な問題として作用することになる。
【００１１】
このように、高集積ＭＯＳＦＥＴ素子を製造するためには、周辺領域内のＭＯＳＦＥＴ素子の電気特性を確保することが必要である。しかし、ゲートスペーサ酸化膜の蒸着時のローディングエフェクトは物質固有の特性であって、改善するには限界があるので、上記の問題を解決するためにＭＯＳＦＥＴ素子に対する構造面での取り組みが求められる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記のような従来の技術の問題点を解決するために案出されたものであって、周辺領域内のＭＯＳＦＥＴ素子の電気特性の低下を防止できる周辺領域のＭＯＳＦＥＴ素子の製造方法を提供することをその目的とする。
【００１３】
また、本発明の別の目的は、周辺領域内のＭＯＳＦＥＴ素子の電気特性の低下を防止することにより、サブ−１００ｎｍ級以下の高集積ＭＯＳＦＥＴ素子を製造することを可能にする、周辺領域のＭＯＳＦＥＴ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明は、 周辺領域内の高密度パターン領域と低密度パターン領域とを有するシリコン基板にアクティブ領域を画定する素子分離膜を形成する第１ステップと、前記高密度パターン領域のゲートが形成される部分の前記シリコン基板の表面にリセスチャネルが得られるように溝を形成する第２ステップと、前記素子分離膜及び溝を含む前記シリコン基板の全面上に、ゲート絶縁膜、ゲート導電膜及びハードマスク膜を順次形成する第３ステップと、前記ハードマスク膜、ゲート導電膜及びゲート絶縁膜をパターニングして、前記高密度パターン領域の溝と低密度パターン領域の前記シリコン基板の表面上に各々ゲートを形成する第４ステップと、前記ゲート両側の前記シリコン基板の表面内にＬＤＤ領域を形成する第５ステップと、前記第１〜第５ステップによって形成された結果物上にゲートバッファ酸化膜、ゲートスペーサ窒化膜及びゲートスペーサ酸化膜を順次蒸着する第６ステップと、前記ゲートスペーサ酸化膜、ゲートスペーサ窒化膜及びゲートバッファ酸化膜をエッチングして、前記ゲートの両側壁にゲートスペーサを形成する第７ステップと、前記ゲートスペーサを含む前記ゲートの両側の前記シリコン基板の表面内にソース／ドレーン領域を形成する第８ステップとを含むことを特徴とする周辺領域のＭＯＳＦＥＴ素子の製造方法を提供する。
【００１５】
ここで、前記第２ステップは、前記素子分離膜が形成された前記シリコン基板の全面上に犠牲酸化膜及びマスク用ポリシリコン膜を順次形成する第９ステップと、前記高密度パターン領域のゲートが形成される部分の前記シリコン基板上の前記マスク用ポリシリコン膜及びその下の犠牲酸化膜をエッチングすると共に、前記シリコン基板を所定の深さまでエッチングする第１０ステップと、前記マスク用ポリシリコン膜及び犠牲酸化膜を除去する第１１ステップとを含む。
【００１６】
好ましくは、前記犠牲酸化膜は、１００〜２００Åの厚さに形成され、前記マスク用ポリシリコン膜は１０００〜１５００Åの厚さに形成され、前記溝は３００〜１０００Åの深さに形成される。
【００１７】
また、本発明に係る周辺領域のＭＯＳＦＥＴ素子の製造方法は、前記第２ステップの後、かつ、前記第３ステップの前に、ウェルイオン注入、チャネルストップイオン注入、及びしきい値電圧調節イオン注入を行うステップを更に含むことを特徴とする。
【００１８】
好ましくは、前記ゲート絶縁膜は酸化膜であり、前記ゲート導電膜はドーピングされたポリシリコン膜及びタングステンシリサイド膜の積層膜であり、前記ハードマスク膜は窒化膜である。前記酸化膜は３０〜５０Åの厚さに形成され、前記ドーピングされたポリシリコン膜は４００〜７００Åの厚さに形成され、前記タングステンシリサイド膜は１０００〜１５００Åの厚さに形成され、前記窒化膜は２０００〜２５００Åの厚さに形成される。
【００１９】
尚、本発明に係る周辺領域のＭＯＳＦＥＴ素子の製造方法は、前記第４ステップの後、かつ、前記第５ステップの前に、前記ゲートが形成された前記結果物に対し、ゲート再酸化処理を行って、前記ゲートの側壁及び前記シリコン基板の表面上にスクリーン酸化膜を形成するステップを更に含み、前記ゲート再酸化処理は前記スクリーン酸化膜が３０〜６０Åの厚さに成長するまで行われることを特徴とする。
【００２０】
好ましくは、前記ゲートバッファ酸化膜は８０〜１２０Åの厚さに蒸着され、前記ゲートスペーサ窒化膜は９０〜１５０Åの厚さに蒸着され、そして、前記ゲートスペーサ酸化膜は４００〜６００Åの厚さに蒸着される。
【発明の効果】
【００２１】
本発明によれば、高密度パターン領域に選択的にリセスチャネルを有するＭＯＳＦＥＴ素子を形成することにより、周辺領域内のＭＯＳＦＥＴ素子の電気特性を安定化させることができ、これによって、今後、サブ−１００ｎｍ以下の高集積ＭＯＳＦＥＴ素子の製造を可能にすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付の図２Ａ〜図２Ｆを参照しながら本発明の好ましい実施の形態を詳細に説明する。なお、以下の説明及び図面において、同じ参照符号は同じ又は同様の構成要素を示すこととし、よって、同じ又は同様の構成要素に関する説明を省略する。
【００２３】
本発明は、周辺領域の高密度パターン領域に選択的にリセスチャネルを適用して、ＭＯＳＦＥＴ素子の有効チャネル長を増加させることにより、周辺領域の高密度パターン領域に形成されるＭＯＳＦＥＴ素子のＶｔｓａｔを増大させる。この場合、パターン密度への依存性により高密度パターン領域のＭＯＳＦＥＴ素子のゲートスペーサの厚さが相対的に薄くなることを原因に低下したＭＯＳＦＥＴ素子のＶｔｓａｔを、リセスチャネルの形成を通じて補償することができるので、結果的に、周辺領域のＭＯＳＦＥＴ素子の電気特性の低下を防止し、高集積ＭＯＳＦＥＴ素子の製造を可能にしている。
【００２４】
図２Ａ〜図２Ｆは、本発明に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明するための工程別断面図であって、なお、各図面では、周辺領域についてのみ図示している。また、基板に対して複数の処理が順次行われるが、途中段階における基板及び基板上に形成された物を合わせて「結果物」という。
【００２５】
まず、図２Ａに示されているように、セル領域及び周辺領域に区画され、周辺領域に高密度パターン領域Ａと低密度パターン領域Ｂとを有するシリコン基板（以下、単に「基板」とも記す）２１に対して、シリコン基板２１の適所に公知のＳＴＩによってアクティブ領域を画定するトレンチ型の素子分離膜２２を形成する。
【００２６】
次に、図２Ｂに示されているように、素子分離膜２２を含む基板２１の全面上に、高密度パターン領域Ａに選択的にリセスチャネルを形成するためのエッチング障壁としての犠牲酸化膜２３とマスク用ポリシリコン膜２４を、各々、１００〜２００Å及び１０００〜１５００Åの厚さに形成する。次に、リセスチャネルが形成される基板部分、即ち、高密度パターン領域Ａのゲートが形成される基板部分の上方のマスク用ポリシリコン膜２４とその下の犠牲酸化膜２３をエッチングし、続いて、露出した基板部分を所定の深さ、例えば、３００〜１０００Åの深さにエッチングして溝２５を形成する。
【００２７】
次に、図２Ｃに示されているように、ウェットエッチング及びドライエッチングを行って、残留したマスク用ポリシリコン膜２３及び犠牲酸化膜２４を除去した後、公知の一連のイオン注入、即ち、ウェル（Ｗｅｌｌ）イオン注入、チャネルストップ（Ｃｈａｎｎｅｌ ｓｔｏｐ）イオン注入、及びしきい値電圧（Ｖｔ）調節イオン注入を順次行う。
【００２８】
次に、高密度パターン領域Ａに選択的にリセスされた溝２５が形成された基板を備えた結果物上に酸化膜からなるゲート絶縁膜２６と、ドーピングされたポリシリコン膜２７及びタングステンシリサイド膜２８の積層膜からなるゲート導電膜と、窒化膜からなるハードマスク膜２９とを順次形成した後、これら積層された膜をパターニングして高密度パターン領域Ａの溝２５及び低密度パターン領域Ｂの基板の表面上に各々ゲート３０ａ、３０ｂを形成する。この際、積層された膜のパターニング時には、高密度パターン領域Ａの溝２５上にゲート３０ａが形成できるように、正確なアラインメントが非常に重要である。
【００２９】
ここで、酸化膜を３０〜５０Åの厚さに形成し、ドーピングされたポリシリコン膜を４００〜７００Åの厚さに形成し、タングステンシリサイド膜を１０００〜１５００Åの厚さに形成し、また、窒化膜を２０００〜２５００Åの厚さに形成する。
【００３０】
次に、図２Ｄに示されているように、図２Ｃに示した結果物に対し、ゲート再酸化処理を行って、ゲート３０ａ、３０ｂの側壁及び基板２１の表面上にスクリーン酸化膜３１を成長させる。この際、ゲート再酸化処理は、スクリーン酸化膜３１が３０〜６０Åの厚さに成長するまで行うことが好ましい。
【００３１】
次に、この状態の結果物に対し、ＬＤＤイオン注入を行って、ゲート３０ａ、３０ｂの両側の基板２１の表面内にＬＤＤ領域３２を形成する。
【００３２】
次に、図２Ｅに示すように、図２Ｄに示した結果物上に、８０〜１２０Åの厚さのゲートバッファ酸化膜３３、９０〜１５０Åの厚さのゲートスペーサ窒化膜３４、及び４００〜６００Åの厚さのゲートスペーサ酸化膜３５を順次蒸着してＯＮＯ構造のゲートスペーサ積層膜を形成する。ここでは詳細に図示されてはいないが、ゲートスペーサ酸化膜３５はパターン密度への依存性によって周辺領域内の高密度パターン領域Ａ及び低密度パターン領域Ｂの間では、相異する厚さに蒸着される。即ち、ゲートスペーサ酸化膜３５は、高密度パターン領域Ａで低密度パターン領域Ｂより相対的に薄い厚さに蒸着される。
【００３３】
次に、図２Ｆに示されているように、図２Ｅに示した結果物に対し、Ｎ＋／Ｐ＋マスクキング、スペーサエッチング、及びＮ＋／Ｐ＋イオン注入を含む公知の一連の処理を順次行ってゲート３０ａ、３０ｂの両側壁にゲートスペーサ３６を形成し、併せて、ゲートスペーサ３６を含むゲート３０ａ、３０ｂの両側の基板の表面内にソース／ドレーン領域３７を形成する。以上で、周辺領域の高密度パターン領域Ａ及び低密度パターン領域Ｂに、各々、高集積ＭＯＳＦＥＴ素子４０ａ、４０ｂが形成されることになる。
【００３４】
ここで、周辺領域内の高密度パターン領域Ａに形成されたＭＯＳＦＥＴ素子４０ａのゲートスペーサ３６の厚さがパターン密度への依存性によって低密度パターン領域Ｂに形成されたＭＯＳＦＥＴ素子４０ｂのそれと相異し、これによって、高密度パターン領域Ａに形成されたＭＯＳＦＥＴ素子４０ａのＶｔｓａｔを含む電気特性が低下することがありうる。
【００３５】
一方、高密度パターン領域Ａに形成されたＭＯＳＦＥＴ素子４０ａはリセスチャネルを有するので、有効チャネル長が低密度パターン領域Ｂに形成されたＭＯＳＦＥＴ素子４０ｂのそれより長く、これによって、高密度パターン領域Ａに形成されたＭＯＳＦＥＴ素子４０ａのＶｔｓａｔが増大する。
【００３６】
従って、有効チャネル長の増大によるＶｔｓａｔの増大がゲートスペーサの厚さの差に起因するＶｔｓａｔの減少を補償することになり、その結果、本発明に係る高密度パターン領域Ａに形成されるＭＯＳＦＥＴ素子４０ａは安定した電気特性を有する。
【００３７】
以上では、本発明を特定の実施の形態に関連して図示し、説明したが、本発明はそれに限定されるものではなく、特許請求の範囲により定められる技術的思想と分野から逸脱しない範囲内で、上記の実施の形態を多様に改変できることは、当技術分野で通常の知識を有する者であれば容易に分る。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来の周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図１Ｂ】従来の周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図１Ｃ】従来の周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図１Ｄ】従来の周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ａ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｂ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｃ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｄ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｅ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【図２Ｆ】本発明の実施の形態に係る周辺領域のＭＯＳＦＥＴ素子の製造方法を説明する断面図である。
【符号の説明】
【００３９】
１、２１ シリコン基板
２、２２ 素子分離膜
２３ 犠牲酸化膜
２４ マスク用ポリシリコン膜
２５ 溝
３、２６ ゲート酸化膜
４、２７ ドーピングされたポリシリコン膜
５、２８ タングステンシリサイド膜
６、２９ ハードマスク膜
７、３０ａ、３０ｂ ゲート
８、３１ スクリーン酸化膜
９、３２ ＬＤＤ領域
１０、３３ ゲートバッファ酸化膜
１１、３４ ゲートスペーサ窒化膜
１２、３５ ゲートスペーサ酸化膜
１３、３６ ゲートスペーサ
１４、３７ ソース／ドレーン領域
４０ａ、４０ｂ ＭＯＳＦＥＴ素子
Ａ 高密度パターン領域
Ｂ 低密度パターン領域
【特許請求の範囲】
【請求項１】
周辺領域内の高密度パターン領域と低密度パターン領域とを有するシリコン基板にアクティブ領域を画定する素子分離膜を形成する第１ステップと、
前記高密度パターン領域のゲートが形成される部分の前記シリコン基板の表面にリセスチャネルが得られるように溝を形成する第２ステップと、
前記素子分離膜及び溝を含む前記シリコン基板の全面上に、ゲート絶縁膜、ゲート導電膜、及びハードマスク膜を順次形成する第３ステップと、
前記ハードマスク膜、ゲート導電膜、及びゲート絶縁膜をパターニングして、前記高密度パターン領域の溝と前記低密度パターン領域の前記シリコン基板の表面上に各々ゲートを形成する第４ステップと、
前記ゲートの両側の前記シリコン基板の表面内にＬＤＤ領域を形成する第５ステップと、
前記第１〜第５ステップによって形成された結果物上に、ゲートバッファ酸化膜、ゲートスペーサ窒化膜、及びゲートスペーサ酸化膜を順次蒸着する第６ステップと、
前記ゲートスペーサ酸化膜、ゲートスペーサ窒化膜、及びゲートバッファ酸化膜をエッチングして前記ゲートの両側壁にゲートスペーサを形成する第７ステップと、
前記ゲートスペーサを含む前記ゲート両側の前記シリコン基板の表面内にソース／ドレーン領域を形成する第８ステップとを含むことを特徴とする周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項２】
前記第２ステップは、
前記素子分離膜が形成された前記シリコン基板の全面上に犠牲酸化膜及びマスク用ポリシリコン膜を順次形成する第９ステップと、
前記高密度パターン領域のゲートが形成される部分の前記シリコン基板上の前記マスク用ポリシリコン膜及びその下の犠牲酸化膜をエッチングすると共に、前記シリコン基板を所定の深さまでエッチングする第１０ステップと、
前記マスク用ポリシリコン膜及び犠牲酸化膜を除去する第１１ステップとを含むことを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項３】
前記犠牲酸化膜は、１００〜２００Åの厚さに形成され、前記マスク用ポリシリコン膜は１０００〜１５００Åの厚さに形成されることを特徴とする請求項２に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項４】
前記溝は３００〜１０００Åの深さに形成されることを特徴とする請求項１または２に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項５】
前記第２ステップの後、かつ、前記第３ステップの前に、ウェルイオン注入、チャネルストップイオン注入、及びしきい値電圧調節イオン注入を行うステップを更に含むことを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項６】
前記ゲート絶縁膜は酸化膜であり、前記ゲート導電膜はドーピングされたポリシリコン膜及びタングステンシリサイド膜の積層膜であり、前記ハードマスク膜は窒化膜であることを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項７】
前記酸化膜は３０〜５０Åの厚さに形成され、前記ドーピングされたポリシリコン膜は４００〜７００Åの厚さに形成され、前記タングステンシリサイド膜は１０００〜１５００Åの厚さに形成され、前記窒化膜は２０００〜２５００Åの厚さに形成されることを特徴とする請求項６に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項８】
前記第４ステップの後、かつ、前記第５ステップの前に、前記ゲートが形成された結果物に対し、ゲート再酸化処理を行って、前記ゲートの側壁及び前記シリコン基板の表面上にスクリーン酸化膜を形成するステップを更に含むことを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項９】
前記ゲート再酸化処理は、前記スクリーン酸化膜が３０〜６０Åの厚さに成長するまで行われることを特徴とする請求項８に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項１０】
前記ゲートバッファ酸化膜は８０〜１２０Åの厚さに蒸着され、前記ゲートスペーサ窒化膜は９０〜１５０Åの厚さに蒸着され、前記ゲートスペーサ酸化膜は４００〜６００Åの厚さに蒸着されることを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項１】
周辺領域内の高密度パターン領域と低密度パターン領域とを有するシリコン基板にアクティブ領域を画定する素子分離膜を形成する第１ステップと、
前記高密度パターン領域のゲートが形成される部分の前記シリコン基板の表面にリセスチャネルが得られるように溝を形成する第２ステップと、
前記素子分離膜及び溝を含む前記シリコン基板の全面上に、ゲート絶縁膜、ゲート導電膜、及びハードマスク膜を順次形成する第３ステップと、
前記ハードマスク膜、ゲート導電膜、及びゲート絶縁膜をパターニングして、前記高密度パターン領域の溝と前記低密度パターン領域の前記シリコン基板の表面上に各々ゲートを形成する第４ステップと、
前記ゲートの両側の前記シリコン基板の表面内にＬＤＤ領域を形成する第５ステップと、
前記第１〜第５ステップによって形成された結果物上に、ゲートバッファ酸化膜、ゲートスペーサ窒化膜、及びゲートスペーサ酸化膜を順次蒸着する第６ステップと、
前記ゲートスペーサ酸化膜、ゲートスペーサ窒化膜、及びゲートバッファ酸化膜をエッチングして前記ゲートの両側壁にゲートスペーサを形成する第７ステップと、
前記ゲートスペーサを含む前記ゲート両側の前記シリコン基板の表面内にソース／ドレーン領域を形成する第８ステップとを含むことを特徴とする周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項２】
前記第２ステップは、
前記素子分離膜が形成された前記シリコン基板の全面上に犠牲酸化膜及びマスク用ポリシリコン膜を順次形成する第９ステップと、
前記高密度パターン領域のゲートが形成される部分の前記シリコン基板上の前記マスク用ポリシリコン膜及びその下の犠牲酸化膜をエッチングすると共に、前記シリコン基板を所定の深さまでエッチングする第１０ステップと、
前記マスク用ポリシリコン膜及び犠牲酸化膜を除去する第１１ステップとを含むことを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項３】
前記犠牲酸化膜は、１００〜２００Åの厚さに形成され、前記マスク用ポリシリコン膜は１０００〜１５００Åの厚さに形成されることを特徴とする請求項２に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項４】
前記溝は３００〜１０００Åの深さに形成されることを特徴とする請求項１または２に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項５】
前記第２ステップの後、かつ、前記第３ステップの前に、ウェルイオン注入、チャネルストップイオン注入、及びしきい値電圧調節イオン注入を行うステップを更に含むことを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項６】
前記ゲート絶縁膜は酸化膜であり、前記ゲート導電膜はドーピングされたポリシリコン膜及びタングステンシリサイド膜の積層膜であり、前記ハードマスク膜は窒化膜であることを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項７】
前記酸化膜は３０〜５０Åの厚さに形成され、前記ドーピングされたポリシリコン膜は４００〜７００Åの厚さに形成され、前記タングステンシリサイド膜は１０００〜１５００Åの厚さに形成され、前記窒化膜は２０００〜２５００Åの厚さに形成されることを特徴とする請求項６に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項８】
前記第４ステップの後、かつ、前記第５ステップの前に、前記ゲートが形成された結果物に対し、ゲート再酸化処理を行って、前記ゲートの側壁及び前記シリコン基板の表面上にスクリーン酸化膜を形成するステップを更に含むことを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項９】
前記ゲート再酸化処理は、前記スクリーン酸化膜が３０〜６０Åの厚さに成長するまで行われることを特徴とする請求項８に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【請求項１０】
前記ゲートバッファ酸化膜は８０〜１２０Åの厚さに蒸着され、前記ゲートスペーサ窒化膜は９０〜１５０Åの厚さに蒸着され、前記ゲートスペーサ酸化膜は４００〜６００Åの厚さに蒸着されることを特徴とする請求項１に記載の周辺領域のＭＯＳＦＥＴ素子の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【公開番号】特開２００６−１３５３０４（Ｐ２００６−１３５３０４Ａ）
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００５−２８１３６４（Ｐ２００５−２８１３６４）
【出願日】平成１７年９月２８日（２００５．９．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【Ｆターム（参考）】
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願日】平成１７年９月２８日（２００５．９．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【Ｆターム（参考）】
[ Back to top ]