半導体装置および半導体装置の製造方法
【課題】正孔または電子の移動度を高めるとともに、ＮＭＯＳ領域とＰＭＯＳ領域との表面の段差を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明は、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとを同一の基板１１に備えた半導体装置であって、ＮＭＯＳ領域Ａの基板１１上に設けられるとともに、基板１１の表面と異なる面方位を有する歪みＳｉ層２１と、ＰＭＯＳ領域Ｂの基板１１上に設けられるとともに、基板１１の表面と同じ面方位を有する歪み層からなる歪みＳｉＧｅ層３１とを備えたことを特徴とする半導体装置およびその製造方法である。
【解決手段】本発明は、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとを同一の基板１１に備えた半導体装置であって、ＮＭＯＳ領域Ａの基板１１上に設けられるとともに、基板１１の表面と異なる面方位を有する歪みＳｉ層２１と、ＰＭＯＳ領域Ｂの基板１１上に設けられるとともに、基板１１の表面と同じ面方位を有する歪み層からなる歪みＳｉＧｅ層３１とを備えたことを特徴とする半導体装置およびその製造方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであって、特に、チャネル層が歪み層で構成されているＣＭＯＳトランジスタ（ＣＭＯＳ）からなる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置、特にＣＭＯＳデバイスでは、性能アップの観点から駆動能力向上および低消費電力化が進められており、ゲート絶縁膜の薄膜化や、ゲート構造の微細化で対応してきたが、リーク電流の増大や短チャネル効果等が顕著になりつつあり、単純な微細化による駆動能力向上が困難になってきている。
【０００３】
そこで、近年、デバイス性能の向上を図るため、シリコン（Ｓｉ）とシリコンゲルマニウム（ＳｉＧｅ）のヘテロ構造を利用する試みがなされている。例えば、ＮＭＯＳトランジスタ（ＮＭＯＳ）の高速化を図るために、Ｓｉ基板上にＳｉとＳｉよりも格子定数の大きいゲルマニウム（Ｇｅ）との混晶層を成長させることで、格子緩和された状態の緩和ＳｉＧｅ層を形成し、その上層に、引っ張り歪み状態の歪みＳｉ層を形成する。この歪みＳｉ層にチャネル領域を形成することで、チャネル領域におけるキャリア移動度（電子移動度）が向上することが知られている。また、例えばＰＭＯＳトランジスタ（ＰＭＯＳ）の高速化を図るために、Ｓｉ基板上に圧縮歪み状態の歪みＳｉＧｅ層を形成し、この歪みＳｉＧｅ層にチャネル領域を形成することで、チャネル領域におけるキャリア移動度（正孔移動度）が向上することが知られている。
【０００４】
これにより、ＮＭＯＳのチャネル領域としては歪みＳｉ層を用い、ＰＭＯＳのチャネル領域としては歪みＳｉＧｅ層を用いたＣＭＯＳデバイスの例が報告されている。このようなＣＭＯＳデバイスの製造方法としては、Ｓｉ基板上に緩和ＳｉＧｅ層、歪みＳｉ層、歪みＳｉＧｅ層を積層形成した後、ＮＭＯＳ領域の歪みＳｉＧｅ層を除去するとともに歪みＳｉ層をある程度の深さまで除去することで、歪み率の高い歪みＳｉ層を露出させる。そして、この露出された歪みＳｉ層にＮＭＯＳトランジスタのチャネル領域を形成するとともに、歪みＳｉＧｅ層にＰＭＯＳトランジスタのチャネル領域を形成してＣＭＯＳデバイスを製造している（例えば、特許文献１参照）。
【０００５】
一方、ＮＭＯＳではＳｉ基板の表面の面方位が（１００）＞（１１１）＞（１１０）の順に電子移動度が高く、ＰＭＯＳではＳｉ基板の表面の面方位が（１１０）＞（１１１）＞（１００）の順に正孔移動度が高くなることが報告されている（例えば、特許文献２参照）。
【０００６】
【特許文献１】特開平１０−９３０２５号公報
【特許文献２】See M Yang et al,「IEEE Electron Device Letters」（米），2003年，Vol.24，p.339
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述したようなＮＭＯＳのチャネル領域に歪みＳｉ層、ＰＭＯＳのチャネル領域に歪みＳｉＧｅ層を用いたＣＭＯＳデバイスであっても、キャリア移動度は十分に得られない。また、上述したようなＣＭＯＳデバイスの製造方法では、ＮＭＯＳ領域側の歪みＳｉＧｅ層とある程度の厚さの歪みＳｉ層を除去して歪みＳｉ層を露出するため、ＮＭＯＳ領域とＰＭＯＳ領域とで段差が生じてしまう。このため、各領域のゲート電極を形成した後、このゲート電極を覆う状態で絶縁膜を形成し平坦化した場合であっても、段差が残存し易く、絶縁膜の平坦性が悪くなる傾向にある。これにより、その後のコンタクトホールを形成する際の露光時やエッチング時のプロセスマージンが小さくなり、コンタクトホールが精度よく形成されないという問題がある。
【０００８】
さらに、通常用いられる表面が面方位（１００）のＳｉ基板では、ＮＭＯＳでの電子移動度は高いものの、ＰＭＯＳでの正孔移動度は十分に得られないという問題が生じていた。
【課題を解決するための手段】
【０００９】
上述したような課題を解決するために、本発明における半導体装置は、第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置であって、第１の素子領域の基板上に設けられるとともに、基板の表面と異なる面方位を有する第１の半導体層と、第２の素子領域の基板上に設けられるとともに、基板の表面と同じ面方位を有する歪み層からなる第２の半導体層とを備えたことを特徴としている。
【００１０】
このような半導体装置によれば、第１の素子領域の基板上に設けられるとともに、基板の表面と異なる面方位を有する第１の半導体層と、第２の素子領域の基板上に設けられるとともに基板の表面と同じ面方位を有する第２の半導体層とが設けられている。これにより、第１の素子領域と第２の素子領域とで、キャリア移動度を向上させるのに最適な面方位で第１の半導体層および第２の半導体層をそれぞれ設けることが可能となる。また、第２の半導体層が歪み層で構成されていることから、第２の半導体層のキャリア移動度をさらに向上させることができる。そして、さらに第１の半導体層が歪み層で構成されている場合には、第１の素子領域と第２の素子領域の両方のキャリア移動度をさらに向上させることができる。
【００１１】
また、本発明における半導体装置の製造方法は、第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上に絶縁層を形成するとともに、基板の表面と面方位の異なる第１の半導体層を絶縁層上に貼り合わせる工程を行う。次に、第２工程では、第２の素子領域の絶縁層および第１の半導体層を除去して基板を露出する工程を行う。続いて、第３工程では、露出された第２の素子領域の基板上に、基板の表面の面方位を維持した状態で、歪み層からなる第２の半導体層をエピタキシャル成長させる工程を行うことを特徴としている。
【００１２】
このような半導体装置の製造方法によれば、第１の素子領域の基板上に、基板の表面と面方位と異なる第１の半導体層を形成することから、同一の基板に設けられる第１の素子領域と第２の素子領域とで、面方位の異なる第１の半導体層と第２の半導体層とがそれぞれ形成される。これにより、キャリア移動度を向上させるのに最適な面方位で第１の半導体層と第２の半導体層をそれぞれ形成することで、第１の素子領域と第２の素子領域のキャリア移動度を向上させることが可能となる。また、第２の半導体層を歪み層で形成することで、第１の素子領域のキャリア移動度をさらに向上させることが可能となる。さらに、第１の半導体層を歪み層で形成する場合には、第１の素子領域と第２の素子領域の両方のキャリア移動度をさらに向上させることが可能となる。また、第２の素子領域の絶縁層および第１の半導体層が除去された基板上に、第２の半導体層を成長させることから、第１の素子領域と第２の素子領域との間での段差が抑制される。
【発明の効果】
【００１３】
以上説明したように、本発明における半導体装置およびその製造方法によれば、同一基板に設けられた第１の素子領域および第２の素子領域のキャリア移動度を向上させることができる。これにより、第１の素子領域がＣＭＯＳデバイスにおけるＮＭＯＳ領域およびＰＭＯＳ領域の一方であり、第２の素子領域が上記ＮＭＯＳ領域および上記ＰＭＯＳ領域の他方である場合には、ＮＭＯＳ領域およびＰＭＯＳ領域の両方でキャリア移動度を向上させることができるため、ＣＭＯＳのデバイス性能を向上させることができる。また、ＮＭＯＳ領域とＰＭＯＳ領域との間での段差が抑制されることから、各領域に形成されるトランジスタと接続するコンタクトホールを精度よく形成することができるとともに、歩留まりを向上させることが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（第１実施形態）
図１は、本実施形態のＣＭＯＳデバイスの断面構成図である。この図に示すように、表面が面方位（１１０）のＳｉ単結晶層からなるｐ型のＳｉ基板（基板１１）には、ＮＭＯＳ領域（第１の素子領域）ＡとＰＭＯＳ領域（第２の素子領域）Ｂとが設けられている。基板１１上には、基板１１の表面の面方位（１１０）を維持した状態で緩和ＳｉＧｅ層１２が設けられている。この緩和ＳｉＧｅ層１２は、ここでの図示は省略したが、例えば上層に向けてＳｉ層中のＧｅ組成比が０からｘとなるまで徐々に多くなるように、Ｓｉ層中にＧｅを混入した傾斜ＳｉＧｅ層と、この傾斜ＳｉＧｅ層上に設けられたＳｉ層中のＧｅ組成比がｘのＳｉ1-xＧｅx層とで構成されることとする。
【００１５】
そして、ＮＭＯＳ領域Ａの緩和ＳｉＧｅ層１２上には、酸化シリコン（ＳｉＯ2）からなる絶縁層１３が設けられており、この絶縁層１３上には、引っ張り歪み状態の歪み層からなる歪みＳｉ層２１が設けられている。この歪みＳｉ層２１は、基板１１の面方位（１１０）とは異なり、電子移動度を他の面方位よりも向上させることが可能な面方位（１００）で形成されることとする。また、歪みＳｉ層２１は、引っ張り歪み状態であることで、歪みのないＳｉ層よりも電子移動度が高くなるように構成されている。なお、ここでは、引っ張り歪み状態の歪みＳｉ層２１を用いることとしたが、電子移動度を向上させることが可能な引っ張り歪み状態の歪み層であれば、特に限定されるものではない。
【００１６】
この歪みＳｉ層２１は、後述する製造方法において詳細に説明するように、第１の基板１１とは異なる、表面が（１００）の面方位のＳｉ単結晶層からなるｐ型のＳｉ基板（接合基板）からこの面方位を維持した状態で形成される。そして、ＮＭＯＳ領域Ａは、この歪みＳｉ層２１を絶縁層１３上に貼り合わせることで、ＳＯＩ(Silicon On Insulator)構造、具体的には、ＳＳＯＩ（Strained-Silicon On Insulator)構造を有した状態となっている。
【００１７】
一方、ＰＭＯＳ領域Ｂの緩和ＳｉＧｅ層１２上には、例えば、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層よりも高いＧｅ組成比を有するＳｉ1-yＧｅy層（ｘ＜ｙ）からなる圧縮歪み状態の歪み層からなる歪みＳｉＧｅ層３１が設けられている。この歪みＳｉＧｅ層３１は圧縮歪み状態であることで、歪みのないＳｉ層よりも正孔移動度が高くなるように構成されている。また、歪みＳｉＧｅ層３１は、緩和ＳｉＧｅ層１２の面方位を維持した状態、すなわち、基板１１の表面の面方位（１１０）を維持した状態でエピタキシャル成長により形成してなることで、正孔移動度を他の面方位よりも向上させる面方位（１１０）で構成されている。なお、ここでは、圧縮歪み状態の歪みＳｉＧｅ層３１を用いることとしたが、正孔移動度を向上させることが可能な圧縮歪み状態の歪み層であれば、特に限定されるものではない。
【００１８】
ここで、上述した緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層のＳｉとＧｅの組成比と、歪みＳｉＧｅ層３１のＳｉとＧｅの組成比とで、歪みＳｉＧｅ層３１の歪み率が決定されるため、歪みＳｉＧｅ層３１が正孔移動度を向上させるのに最適な歪み率となるように、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層と、歪みＳｉＧｅ層３１のＳｉ1-yＧｅy層の組成比が調整されることとする。
【００１９】
また、歪みＳｉＧｅ層３１上には、例えばＳｉからなる薄膜状のキャップ膜３２が設けられている。キャップ膜３２は、この歪みＳｉＧｅ層３１と後述するゲート電極３３との界面状態を向上させるために必要であり、キャップ膜３２の表面側またはキャップ膜３２自体が熱酸化処理されることでゲート絶縁膜となるように構成されている。
【００２０】
上述したＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの間の表面側には、緩和ＳｉＧｅ層１２の内部に達する状態のトレンチ１４が設けられており、このトレンチ１４内にはＳｉＯ2からなる素子分離膜１５が設けられていることとする。この素子分離膜１５により分離されたＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとには、ＮＭＯＳトランジスタ２０とＰＭＯＳトランジスタ３０とがそれぞれ設けられている。
【００２１】
ＮＭＯＳトランジスタ２０は、歪みＳｉ層２１上にゲート絶縁膜（図示省略）を介してゲート電極２２が設けられており、ゲート電極２２の両側にはサイドウォール２３が設けられている。また、ゲート電極２２の両側における歪みＳｉ層２１には、ＬＤＤ領域２４を介してソース・ドレイン領域２５が形成された構成となっている。そして、上記歪みＳｉ層２１におけるＬＤＤ領域２４を介してソース・ドレイン領域（Ｎ+型拡散領域）２５に挟まれた領域がチャネル領域２６となる。また、ゲート電極２２とソース・ドレイン領域２５の表面側にはシリサイド層２７が設けられている。
【００２２】
一方、ＰＭＯＳトランジスタ３０は、歪みＳｉＧｅ層３１上にゲート絶縁膜（キャップ膜３２）を介してゲート電極３３が形成され、ゲート電極３３の両側にはサイドウォール３４が設けられている。また、ゲート電極３３の両側における歪みＳｉＧｅ層３１には、ＬＤＤ領域３５を介してソース・ドレイン領域（Ｐ+型拡散領域）３６が形成された構成となっている。そして、上記歪みＳｉＧｅ層３１におけるＬＤＤ領域３５を介してソース・ドレイン領域３６に挟まれた領域がチャネル領域３７となる。また、ゲート電極３３とソース・ドレイン領域３６の表面側にはシリサイド層３８が設けられている。
【００２３】
次に、上述したＣＭＯＳデバイスの製造方法を、図２〜図６の製造工程断面図に示す。
【００２４】
図２（ａ）に示すように、例えば、表面が面方位（１１０）のＳｉ単結晶層を成長させたｐ型のＳｉ基板からなる基板１１には、後工程でＮＭＯＳトランジスタを形成するＮＭＯＳ領域（ＮＭＯＳ形成領域）Ａと、ＰＭＯＳトランジスタを形成するＰＭＯＳ領域（ＰＭＯＳ形成領域）Ｂとが設けられていることとする。ここでは、ＮＭＯＳ領域Ａが請求項の第１の素子領域に相当し、ＰＭＯＳ領域Ｂが第２の素子領域に相当する。
【００２５】
まず、基板１１上に、表面の面方位（１１０）を維持した状態で、緩和ＳｉＧｅ層１２をエピタキシャル成長させる。この場合には、上層に向けてＳｉに対するＧｅの組成比を０からｘまで徐々に増大させた傾斜ＳｉＧｅ層をエピタキシャル成長させた後、この傾斜ＳｉＧｅ層上に、ＳｉとＧｅの組成比が1−ｘ：ｘのＳｉ1-xＧｅx層をエピタキシャル成長させることで、傾斜ＳｉＧｅ層とＳｉ1-xＧｅx層とからなる緩和ＳｉＧｅ層１２を形成する。
【００２６】
ここで、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層のＳｉとＧｅの組成比と、後工程でＰＭＯＳ領域Ｂの緩和ＳｉＧｅ層１２上に形成する歪みＳｉＧｅ層のＳｉとＧｅの組成比とで、歪みＳｉＧｅ層の歪み率が決定され、この歪みＳｉＧｅ層にはＰＭＯＳトランジスタのチャネル領域が形成されることから、正孔移動度を向上させるのに最適な歪み率となるように、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層の組成比を設定することとする。
【００２７】
次に、この緩和ＳｉＧｅ層１２上に、例えばＳｉＯ2からなる絶縁層１３を形成する。ここで、この絶縁層１３の膜厚を調整することで、この絶縁層１３上に歪みＳｉ層を形成して設けられるＮＭＯＳ領域Ａの表面の高さを調整する。これにより、この後の工程で、ＰＭＯＳ領域Ｂ側の歪みＳｉ層と絶縁層１３を除去して緩和ＳｉＧｅ層１２を露出した後、この緩和ＳｉＧｅ層１２上に歪みＳｉＧｅ層を成長させてＰＭＯＳ領域Ｂの表面層を形成する際、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの表面の高さが同程度となるように、調整されることとする。
【００２８】
一方、基板１１の表面の面方位（１１０）とは面方位の異なる、例えば表面が面方位（１００）のｐ型のＳｉ基板からなる接合基板４１上に、この面方位（１００）を維持した状態で、緩和ＳｉＧｅ層４２をエピタキシャル成長させる。この場合には、上層に向けてＳｉに対するＧｅの組成比を０からｚまで徐々に増大させた傾斜ＳｉＧｅ層をエピタキシャル成長させた後、この傾斜ＳｉＧｅ層上に、ＳｉとＧｅの組成比が1−ｚ：ｚのＳｉ1-zＧｅz層をエピタキシャル成長させることで、傾斜ＳｉＧｅ層とＳｉ1-zＧｅz層とからなる緩和ＳｉＧｅ層４２を形成する。ここで、Ｓｉ1-zＧｅz層の組成比により、後工程で緩和ＳｉＧｅ層４２上に形成する歪みＳｉ層の歪み率が決定される。そして、この歪みＳｉ層にはＮＭＯＳトランジスタのチャネル領域が形成されることから、電子移動度を向上させるのに最適な歪み率となるように、Ｓｉ1-zＧｅz層のＳｉとＧｅの組成比を設定する。
【００２９】
続いて、緩和ＳｉＧｅ層４２上に引っ張り歪み状態の歪みＳｉ層（第１の半導体層）２１を形成する。ここで、歪みＳｉ層２１の膜厚によっても、ＮＭＯＳ領域Ａの表面の高さを調整することは可能であるが、歪みＳｉ層２１の膜厚は歪み率である程度決定されることから、上述したように、絶縁層１３の膜厚でＮＭＯＳ領域Ａの表面の高さを調整することが好ましい。
【００３０】
次に、基板１１の絶縁層１３形成面と、接合基板４１の歪みＳｉ層２１の形成面を対向させて、絶縁層１３と歪みＳｉ層２１とを貼り合わせる。これにより、基板１１上に、基板１１とは面方位の異なる面方位（１００）の歪みＳｉ層２１が形成される。
【００３１】
その後、図２（ｂ）に示すように、接合基板４１（前記図２（ａ）参照）と緩和ＳｉＧｅ層４２（前記図２（ａ）参照）とに水素を導入して、接合基板４１と緩和ＳｉＧｅ層４２とをエッチング除去することで、基板１１は、歪みＳｉ層２１が絶縁膜１３上に設けられたＳＯＩ構造、具体的には、ＳＳＯＩ構造を有した状態となる。
【００３２】
次に、図２（ｃ）に示すように、歪みＳｉ層２１上に、ＳｉＯ2膜１６を形成した後、ＳｉＯ2膜１６上に、窒化シリコン（ＳｉＮ）層１７を形成する。続いて、図３（ｄ）に示すように、ＰＯＳ領域Ｂ側のＳｉＮ膜１７を露出させた状態で、レジストパターンＲを形成する。次いで、図３（ｅ）に示すように、このレジストパターンＲ（前記図３（ｄ）参照）をマスクに用いたエッチングにより、ＳｉＮ膜１７とＳｉＯ2膜１６を除去する。その後、レジストパターンＲを除去する。
【００３３】
次いで、図３（ｆ）に示すように、ＳｉＮ膜１７とＳｉＯ2膜１６をマスクに用いたエッチングにより、ＰＭＯＳ領域Ｂ側の、歪みＳｉ層２１と絶縁層１３とを除去することで、緩和ＳｉＧｅ層１２の表面を露出させる。
【００３４】
次に、図４（ｇ）に示すように、ＮＭＯＳ領域Ａ側のＳｉＮ膜１７、ＳｉＯ2膜１６、歪みＳｉ層２１および絶縁層１３を覆う状態で、緩和ＳｉＧｅ層１２上に、ＳｉＮからなる保護膜１８を形成する。その後、図４（ｈ）に示すように、この保護膜１８をエッチバックすることで、ＮＭＯＳ領域Ａ側の絶縁層１３、歪みＳｉ層２１、ＳｉＯ2膜１６およびＳｉＮ膜１７の側壁を覆う状態の保護膜１８を残存させるとともに、ＰＭＯＳ領域Ｂ側の緩和ＳｉＧｅ層１２の表面を露出させる。この保護膜１８は、後工程で、ＰＭＯＳ領域Ｂ側の緩和ＳｉＧｅ層１２上に、圧縮状態の歪みＳｉＧｅ層をエピタキシャル成長させる際に、ＮＭＯＳ領域Ａ側の歪みＳｉ層２１から横方向へＳｉＧｅ層が成長することを防止するために設けられるものである。
【００３５】
次いで、図４（ｉ）に示すように、ＰＭＯＳ領域Ｂ側の露出された緩和ＳｉＧｅ層１２上に、圧縮歪み状態の歪みＳｉＧｅ層（第２の半導体層）３１をエピタキシャル成長させる。この圧縮歪み状態の歪みＳｉＧｅ層３１は、緩和ＳｉＧｅ層１２を構成する上層側のＳｉ1-xＧｅx層よりも高いＧｅ組成比を有するＳｉ1-yＧｅy層（ｘ＜ｙ）で形成されることとする。この歪みＳｉＧｅ層３１には、後工程でＰＭＯＳトランジスタのチャネル領域が形成されることから、正孔移動度を向上させるのに最適な歪み率となるように、Ｓｉ1-yＧｅy層のＳｉとＧｅの組成比を設定することとする。また、この際、歪みＳｉＧｅ層３１をＮＭＯＳ領域Ａ側の歪みＳｉ層２１と同程度の高さまで成長させることが好ましく、後工程で歪みＳｉＧｅ層３１上に形成するキャップ膜の膜厚を差し引いた高さまで成長させれば、より好ましい。ただし、この歪みＳｉＧｅ層３１の膜厚は上述したような歪みＳｉＧｅ層３１の歪み率である程度決定されることから、図２（ａ）を用いて説明したように絶縁層１３の膜厚でＮＭＯＳ領域Ａ側の高さを調整することが好ましい。
【００３６】
その後、この歪みＳｉＧｅ層３１上に、例えばＳｉからなるキャップ膜３２を形成する。この場合には、Ｓｉ層を歪みＳｉＧｅ層３１上に選択的にエピタキシャル成長させる。これにより、Ｓｉ層からなるキャップ膜３２は歪みを有して形成される。
【００３７】
次に、図５（ｊ）に示すように、ＮＭＯＳ領域Ａ側のＳｉＮ膜１７（前記図４（ｉ）参照）およびＳｉＯ2膜１６（前記図４（ｉ）参照）を除去することで、歪みＳｉ層２１の表面を露出させる。この際、ＮＭＯＳ領域Ａ側の歪みＳｉ層２１の表面の高さと、ＰＭＯＳ領域Ｂ側のキャップ膜３２の表面の高さが同程度に設けられることとする。
【００３８】
次いで、図５（ｋ）に示すように、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの間に通常のＳＴＩ（Shallow Trench Isolation）技術により各素子を分離するための素子分離領域を形成する。具体的には、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの間の保護膜１８（前記図５（ｊ）参照）を含む領域に、レジストパターン（図示省略）をマスクに用いたエッチングにより、緩和ＳｉＧｅ層１２の内部に達する深さのトレンチ１４を形成し、このトレンチ１４の内部を例えばＳｉＯ2からなる素子分離膜１５で埋め込む。
【００３９】
この後の工程は、通常のＣＭＯＳトランジスタと同様の工程で行うこととする。すなわち、図５（ｌ）に示すように、熱酸化処理を行うことで、ＮＭＯＳ領域Ａの歪みＳｉ層２１の表面とＰＭＯＳ領域Ｂのキャップ膜３２の表面にＳｉＯ2からなるゲート絶縁膜（図示省略）を形成する。この際、キャップ膜３２の表面側のみが酸化されてもよく、キャップ膜３２の膜厚方向の全域が酸化されてもよい。次いで、このゲート絶縁膜上にゲート電極膜（図示省略）を成膜した後、このゲート電極膜をパターンニングすることで、ＮＭＯＳ領域ＡおよびＰＭＯＳ領域Ｂにそれぞれ、ゲート電極２２、３３を形成する。
【００４０】
次に、ＮＭＯＳ領域Ａにおけるゲート電極２２の両側の歪みＳｉ層２１の表面側に、例えば砒素（Ａｓ+）からなるｎ型不純物を導入し、ＬＤＤ領域２４を形成する。また、ＰＭＯＳ領域Ｂのゲート電極３３の表面側に、例えばホウ素（Ｂ+）からなるｐ型不純物を導入し、ＬＤＤ領域３５を形成する。その後、ゲート電極２２、３３を覆うように、歪みＳｉＧｅ層３１上および歪みＳｉ層２１上に、例えばＳｉＯ2からなる絶縁膜（図示省略）を成膜する。続いて、この絶縁膜を反応性イオンエッチングによりエッチバック除去して、ゲート電極２２、３３の側壁にサイドウォール２３、３４をそれぞれ形成する。
【００４１】
次いで、ＮＭＯＳ領域Ａにおけるサイドウォール２３が形成されたゲート電極２２の両側の歪みＳｉ層２１の表面側にＡｓ+からなるｎ型不純物を導入し、ソース・ドレイン（ＳＤ）領域２５を形成する。また、ＰＭＯＳ領域Ｂにおけるサイドウォール３４が形成されたゲート電極３３の両側の歪みＳｉＧｅ層３１の表面側にＢ+からなるｐ型不純物を導入し、ＳＤ領域３６を形成する。その後、不活性ガス雰囲気下で８００℃〜１０５０℃の熱処理を行うことにより、ＬＤＤ領域２４、３５およびＳＤ領域２５、３６の不純物を拡散し、活性化させる。これにより、ＮＭＯＳ領域Ａの歪みＳｉ層２１に、ＬＤＤ領域２４を介してソース・ドレイン領域２５に挟まれたチャネル領域２６が形成される。また、ＰＭＯＳ領域Ｂの歪みＳｉＧｅ層３１に、ＬＤＤ領域３５を介してＳＤ領域３６に挟まれたチャネル領域３７が形成される。
【００４２】
その後、サイドウォール２３、３４が形成されたゲート電極２２、３３を覆うように、歪みＳｉＧｅ層３１上、素子分離膜１５上および歪みＳｉ層上に、例えばコバルト（Ｃｏ）またはニッケル（Ｎｉ）からなる高融点金属膜（図示省略）を全面に形成する。次に、熱処理を行い、ゲート電極２２、３３およびＳＤ領域２５、３６の表面側をシリサイド化する。これにより、ゲート電極２２、３３およびＳＤ領域２５、３６の表面側にシリサイド層２７、３８が形成された半導体装置を得ることができる。その後、未反応の高融点金属膜を除去する。
【００４３】
このような半導体装置およびその製造方法によれば、基板１１上に設けられたＮＭＯＳ領域Ａのチャネル領域２６は、電子移動度が最も向上する面方位（１００）の引っ張り歪み状態の歪みＳｉ層２１に形成されるとともに、ＰＭＯＳ領域Ｂのチャネル領域３７は、正孔移動度が最も向上する面方位（１１０）を有する圧縮歪み状態の歪みＳｉＧｅ層３１に形成される。これにより、ＣＭＯＳデバイスにおけるＮＭＯＳトランジスタ２０のキャリア移動度（電子移動度）とＰＭＯＳトランジスタ３０のキャリア移動度（正孔移動度）とを向上させることが可能となる。したがって、ＣＭＯＳデバイスの性能を向上させることができる。
【００４４】
また、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの表面層の高さが同程度となるように調整することで、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの間での段差が抑制されることから、各領域に形成されるトランジスタと接続するコンタクトホールを精度よく形成することができるとともに、ＣＭＯＳデバイスの歩留まりを向上させることが可能である。
【００４５】
なお、本実施形態では、ＮＭＯＳトランジスタ２０が歪みＳｉ層（第１の半導体層）２１に設けられることとしたが、本発明はこれに限定されず、第１の半導体層は歪みのないＳｉ層でもよい。この場合には、図２（ａ）を用いて説明した工程において、絶縁層１３上に表面の面方位が（１００）のＳｉ層からなる接合基板４１を直接貼り合わせてＮＭＯＳトランジスタ２０のＳＯＩ構造を形成し、この接合基板４１にＮＭＯＳトランジスタ２０を形成する。これにより、ＮＭＯＳトランジスタ２０を電子移動度の最も高い面方位（１００）を有する第１の半導体層に形成することができる。ただし、第１の半導体層を歪みＳｉ層２１で形成した方が、ＮＭＯＳトランジスタ２０の電子移動度をより向上させることができるため、好ましい。
【００４６】
また、本実施形態ではＮＭＯＳ領域Ａに面方位（１００）の歪みＳｉ層（第１の半導体層）２１を用い、ＰＭＯＳ領域Ｂに面方位（１１０）の歪みＳｉＧｅ層（第２の半導体層）３１を用いることとしたが、本発明はこれに限定されず、第１の半導体層または第２の半導体層のどちらか一方に、面方位（１１１）を有する半導体層を用いてもよい。背景技術でも説明したように、電子移動度は面方位（１００）＞（１１１）＞（１１０）の順に高く、正孔移動度は（１１０）＞（１１１）＞（１００）の順に高くなることから、面方位（１１１）を有する半導体層は電子移動度も正孔移動度も中程度の移動度を示す。
【００４７】
これにより、ＮＭＯＳ領域Ａにおいて、面方位（１１１）の第１の半導体層を用いることで、面方位（１１０）の半導体層を用いた場合よりも電子移動度を向上させることができる。この場合には、接合基板４１に表面の面方位が（１１１）のＳｉ単結晶層からなるＳｉ基板を用い、この面方位を維持した状態で、緩和ＳｉＧｅ層４２を介して、面方位（１１１）の歪みＳｉ層２１を形成し、絶縁層１３上に貼り合わせる。
【００４８】
また、ＰＭＯＳ領域Ｂにおいて、面方位（１１１）の第２の半導体層を用いることで、面方位（１００）の半導体層を用いた場合よりも正孔移動度を向上させることができる。この場合には、基板１１に表面の面方位が（１１１）のＳｉ単結晶層からなるＳｉ基板を用い、この面方位を維持した状態で、緩和ＳｉＧｅ層１２を介して、面方位（１１１）の歪みＳｉＧｅ層３１をエピタキシャル成長させる。
【００４９】
ただし、ＮＭＯＳ領域Ａに面方位（１００）の第１の半導体層を用い、ＰＭＯＳ領域Ｂに面方位（１１０）の第２の半導体層を用いた方が、電子移動度および正孔移動度をより向上させることができるため、好ましい。
【００５０】
（第２実施形態）
図６に本実施形態のＣＭＯＳトランジスタの断面構成図を示す。この図に示すように、本実施形態では、第１実施形態における基板１１に表面が（１００）の面方位のＳｉ単結晶層からなるｐ型のＳｉ基板を用い、この基板１１上に、ＰＭＯＳ領域（第１の素子領域）Ｂ’とＮＭＯＳ領域（第２の素子領域）Ａ’とが設けられた例について説明する。なお、第１実施形態と同様の構成には同一の番号を付して説明することとする。
【００５１】
この図に示すように、基板１１上には、基板１１の表面の面方位（１００）を維持した状態で緩和ＳｉＧｅ層１２が設けられている。この緩和ＳｉＧｅ層１２は、ここでの図示は省略したが、例えば上層に向けてＳｉ層中のＧｅ組成比が０からｘとなるまで徐々に多くなるように、Ｓｉ層中にＧｅを混入した傾斜ＳｉＧｅ層と、この傾斜ＳｉＧｅ層上に設けられたＳｉ層中のＧｅ組成比がｘのＳｉ1-xＧｅx層とで構成されることとする。
【００５２】
ここで、この緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層のＳｉとＧｅの組成比で、緩和ＳｉＧｅ層１２上に設けられる歪みＳｉ層２１の歪み率が決定されるため、歪みＳｉ層２１が電子移動度を向上させるのに最適な歪み率となるように、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層の組成比が調整されることとする。
【００５３】
そして、ＰＭＯＳ領域Ｂ’の緩和ＳｉＧｅ層１２上には、ＳｉＯ2からなる絶縁層１３が設けられており、この絶縁層１３上には、圧縮歪み状態の歪みＳｉＧｅ層（第１の半導体層）３１が設けられている。この歪みＳｉＧｅ層３１は、基板１１の面方位（１００）とは異なり、正孔移動度を他の面方位よりも向上させることが可能な面方位（１１０）で形成されることとする。また、歪みＳｉＧｅ層３１は、圧縮歪み状態であることで、歪みのないＳｉ層よりも正孔移動度が高くなるように構成されている。
【００５４】
この歪みＳｉＧｅ層３１は、後述する製造方法において詳細に説明するように、基板１１とは異なる、表面が面方位（１１０）のＳｉ単結晶層からなるｐ型のＳｉ基板（接合基板）からこの面方位を維持した状態で形成される。そして、ＰＭＯＳ領域Ｂ’は、この歪みＳｉＧｅ層３１を絶縁層１３上に貼り合わせた状態で構成されている。また、歪みＳｉＧｅ層３１上には例えばＳｉからなる薄膜状のキャップ膜３２が設けられている。
【００５５】
一方、ＮＭＯＳ領域Ａ’の緩和ＳｉＧｅ層１２上には、引っ張り歪み状態の歪みＳｉ層（第２の半導体層）２１が設けられている。この歪みＳｉ層２１は、引っ張り歪み状態であることで、歪みのないＳｉ層よりも電子移動度が高くなるように構成されている。また、歪みＳｉ層２１は、緩和ＳｉＧｅ層１２の面方位を維持した状態、すなわち、基板１１の表面の面方位（１００）を維持した状態で設けられることから、電子移動度を他の面方位よりも向上させる面方位（１００）で構成されている。なお、ここでは、引っ張り歪み状態の歪みＳｉ層２１が設けられることとしたが、電子移動度を向上させることが可能な引っ張り歪み状態の歪み層であれば、特に限定されるものではない。
【００５６】
上述したＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’の間の表面側には、緩和ＳｉＧｅ層１２の内部に達する状態のトレンチ１４が設けられており、このトレンチ１４内にはＳｉＯ2からなる素子分離膜１５が設けられていることとする。この素子分離膜１５により分離されたＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’には、ＮＭＯＳトランジスタ２０とＰＭＯＳトランジスタ３０がそれぞれ設けられている。これらのトランジスタは第１実施形態と同様の構成で設けられていることとする。
【００５７】
すなわち、ＮＭＯＳトランジスタ２０は、歪みＳｉ層２１上にゲート絶縁膜（図示省略）を介してゲート電極２２が設けられており、ゲート電極２２の両側にはサイドウォール２３が設けられている。また、ゲート電極２２の両側における歪みＳｉ層２１には、ＬＤＤ領域２４を介してＳＤ領域２５が形成された構成となっている。そして、上記歪みＳｉ層２１におけるＬＤＤ領域２４を介してＳＤ領域（Ｎ+型拡散領域）２５に挟まれた領域がチャネル領域２６となる。また、ゲート電極２２とＳＤ領域２５の表面側にはシリサイド層２７が設けられている。
【００５８】
一方、ＰＭＯＳトランジスタ３０は、歪みＳｉＧｅ層３１上にゲート絶縁膜（キャップ膜３２）を介してゲート電極３３が形成され、ゲート電極３３の両側にはサイドウォール３４が設けられている。また、ゲート電極３３の両側に歪みＳｉＧｅ層３１には、ＬＤＤ領域３５を介してＳＤ領域（Ｐ+型拡散領域）３６が形成された構成となっている。そして、上記歪みＳｉＧｅ層３１におけるＬＤＤ領域３５を介してＳＤ領域３６に挟まれた領域がチャネル領域３７となる。また、ゲート電極３３とＳＤ領域３６の表面側にはシリサイド層３８が設けられている。
【００５９】
次に、上述したＣＭＯＳデバイスの製造方法を、図７〜図１１の製造工程断面図に示す。
【００６０】
図７（ａ）に示すように、例えば、表面が（１００）の面方位のＳｉ単結晶層を成長させたｐ型のＳｉ基板からなる基板１１には、後工程でＮＭＯＳトランジスタを形成する、ＮＭＯＳ領域（ＮＭＯＳ形成領域）Ａ’とＰＭＯＳトランジスタを形成するＰＭＯＳ領域（ＰＭＯＳ形成領域）Ｂ’とが設けられていることとする。ここでは、ＮＭＯＳ領域Ａ’が請求項の第２の素子領域に相当し、ＰＭＯＳ領域Ｂ’が第１の素子領域に相当する。
【００６１】
まず、基板１１上に、この面方位（１００）を維持した状態で、緩和ＳｉＧｅ層１２をエピタキシャル成長させる。この場合には、上層に向けてＳｉに対するＧｅの組成比を０からｘまで徐々に増大させた傾斜ＳｉＧｅ層をエピタキシャル成長させた後、この傾斜ＳｉＧｅ層上に、ＳｉとＧｅの組成比が1−ｘ：ｘのＳｉ1-xＧｅx層をエピタキシャル成長させることで、傾斜ＳｉＧｅ層とＳｉ1-xＧｅx層とからなる緩和ＳｉＧｅ層１２を形成する。
【００６２】
ここで、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層のＳｉとＧｅの組成比で、後工程で、緩和ＳｉＧｅ層１２上に形成される歪みＳｉ層の歪み率が決定され、この歪みＳｉ層にはＮＭＯＳトランジスタのチャネル領域が形成されることから、電子移動度を向上させるのに最適な歪み率となるように、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層の組成比を設定する。
【００６３】
次に、この緩和ＳｉＧｅ層１２上に、例えばＳｉＯ2からなる絶縁層１３を形成する。ここで、この絶縁層１３の膜厚を調整することで、この絶縁層１３上に歪みＳｉＧｅ層およびキャップ膜を形成して設けられるＰＭＯＳ領域Ｂ’の表面の高さを調整する。これにより、この後の工程で、ＮＭＯＳ領域Ａ’側の歪みＳｉＧｅ層と絶縁層１３を除去して緩和ＳｉＧｅ層１２を露出した後、この緩和ＳｉＧｅ層１２上に歪みＳｉ層を成長させてＮＭＯＳ領域Ａ’の表面層を形成する際、ＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’との表面の高さが同程度となるように、調整されることとする。
【００６４】
一方、基板１１の表面の面方位（１００）とは面方位の異なる、表面が面方位（１１０）のｐ型のＳｉ基板からなる接合基板４１上に、この接合基板４１の面方位（１１０）を維持した状態で、緩和ＳｉＧｅ層４２をエピタキシャル成長させる。この場合には、上層に向けてＳｉに対するＧｅの組成比を０からｚまで徐々に増大させた傾斜ＳｉＧｅ層をエピタキシャル成長させた後、この傾斜ＳｉＧｅ層上に、ＳｉとＧｅの組成比が1−ｚ：ｚのＳｉ1-zＧｅz層をエピタキシャル成長させることで、傾斜ＳｉＧｅ層とＳｉ1-zＧｅz層とからなる緩和ＳｉＧｅ層４２を形成する。
【００６５】
ここで、この緩和ＳｉＧｅ層４２のＳｉ1-zＧｅz層のＳｉとＧｅの組成比と、後工程で緩和ＳｉＧｅ層４２上に形成する歪みＳｉＧｅ層のＳｉとＧｅの組成比とで、歪みＳｉＧｅ層の歪み率が決定され、この歪みＳｉＧｅ層にはＰＭＯＳトランジスタのチャネル領域が形成されることから、正孔移動度を向上させるのに最適な歪み率となるように、Ｓｉ1-zＧｅz層の組成比を設定する。
【００６６】
次いで、緩和ＳｉＧｅ層４２上に、圧縮歪み状態の歪みＳｉＧｅ層（第１の半導体層）３１をエピタキシャル成長させる。この圧縮歪み状態の歪みＳｉＧｅ層３１は、緩和ＳｉＧｅ層４２を構成する上層側のＳｉ1-zＧｅz層よりも高いＧｅ組成比を有するＳｉ1-yＧｅy層（ｚ＜ｙ）で形成されることとする。この歪みＳｉＧｅ層３１には、後工程でＰＭＯＳトランジスタのチャネル領域が形成されることから、正孔移動度を向上させるのに最適な歪み率となるように、Ｓｉ1-yＧｅy層のＳｉとＧｅの組成比を設定することとする。ここで、歪みＳｉＧｅ層３１の膜厚によっても、ＰＭＯＳ領域Ｂの表面の高さを調整することは可能であるが、歪みＳｉＧｅ層３１の膜厚は歪み率である程度決定されることから、上述したように、絶縁層１３の膜厚でＰＭＯＳ領域Ｂ’の表面の高さを調整することが好ましい。
【００６７】
次に、基板１１の絶縁層１３形成面と、接合基板４１の歪みＳｉＧｅ層３１の形成面を対向させて、絶縁層１３と歪みＳｉＧｅ層３１とを貼り合わせる。これにより、基板１１上に、基板１１とは面方位の異なる面方位（１１０）の歪みＳｉＧｅ層３１が形成される。
【００６８】
その後、図７（ｂ）に示すように、接合基板４１（前記図７（ａ）参照）と緩和ＳｉＧｅ層４２（前記図７（ａ）参照）とに水素を導入して、接合基板４１と緩和ＳｉＧｅ層４２とをエッチング除去することで、基板１１は、歪みＳｉＧｅ層３１が絶縁層１３上に設けられた状態となる。
【００６９】
次に、図７（ｃ）に示すように、歪みＳｉＧｅ層３１上に、ＳｉＯ2膜１６を形成した後、ＳｉＯ2膜１６上にＳｉＮ膜１７を形成する。続いて、図８（ｄ）に示すように、ＮＭＯＳ領域Ａ’側のＳｉＮ膜１７を露出させた状態で、レジストパターンＲを形成する。次いで、図８（ｅ）に示すように、このレジストパターンＲ（前記図８（ｄ）参照）をマスクに用いたエッチングにより、ＳｉＮ膜１７とＳｉＯ2膜１６を除去する。その後、レジストパターンＲを除去する。
【００７０】
次いで、図８（ｆ）に示すように、ＳｉＮ膜１７とＳｉＯ2膜１６をマスクに用いたエッチングにより、ＮＭＯＳ領域Ａ’側の、歪みＳｉＧｅ層３１と絶縁層１３とを除去することで、緩和ＳｉＧｅ層１２の表面を露出させる。
【００７１】
次に、図９（ｇ）に示すように、ＰＭＯＳ領域Ｂ’側のＳｉＮ膜１７、ＳｉＯ2膜１６、歪みＳｉＧｅ層３１および絶縁層１３を覆う状態で、緩和ＳｉＧｅ層１２上に、ＳｉＮからなる保護膜１８を形成する。その後、図９（ｈ）に示すように、この保護膜１８をエッチバックすることで、ＰＭＯＳ領域Ｂ’側の緩和ＳｉＧｅ層１２上の絶縁層１３、歪みＳｉＧｅ層３１、ＳｉＯ2膜１６およびＳｉＮ膜１７の側壁を覆う状態の保護膜１８を残存させるとともに、ＮＭＯＳ領域Ａ’側の緩和ＳｉＧｅ層１２の表面を露出させる。この保護膜１８は、後工程で、ＮＭＯＳ領域Ａ’側の緩和ＳｉＧｅ層１２上に、歪みＳｉ層をエピタキシャル成長させる際に、ＰＭＯＳ領域Ｂ’側の歪みＳｉＧｅ層３１から横方向へＳｉ層が成長することを防止するために設けられるものである。
【００７２】
次いで、図９（ｉ）に示すように、緩和ＳｉＧｅ層１２上に、引っ張り歪み状態の歪みＳｉ層２１をエピタキシャル成長させる。この際、歪みＳｉ層２１をＰＭＯＳ領域Ｂ’側の歪みＳｉＧｅ層３１と同程度の高さまで成長させることが好ましい。ただし、この歪みＳｉ層２１の膜厚は上述したような歪みＳｉ層２１の歪み率である程度決定されることから、図７（ａ）を用いて説明したように絶縁層１３の膜厚でＰＭＯＳ領域Ｂ’側の表面の高さを調整することが好ましい。
【００７３】
次に、図１０（ｊ）に示すように、ＰＭＯＳ領域Ｂ’側のＳｉＮ膜１７（前記図９（ｉ）参照）およびＳｉＯ2膜１６（前記図９（ｉ）参照）を除去することで、歪みＳｉＧｅ層３１の表面を露出させる。その後、この歪みＳｉＧｅ層３１上に、例えばＳｉからなるキャップ膜３２を形成する。この場合には、Ｓｉ層を歪みＳｉＧｅ層３１上にエピタキシャル成長させることとする。これにより、Ｓｉ層からなるキャップ膜３２は歪みを有して形成される。また、この際、歪みＳｉ層２１の表面も露出されていることから、歪みＳｉ層２１上にＳｉ層がさらに成長した状態となる。
【００７４】
なお、ここでは、歪みＳｉ層２１を成長させた後、歪みＳｉＧｅ層３１の表面を露出させて、キャップ膜３２を形成することとしたが、図７（ｂ）を用いて説明した工程において、絶縁層１３上に歪みＳｉＧｅ層３１を形成した後、歪みＳｉＧｅ層３１の表面にＳｉ層をエピタキシャル成長させてキャップ膜３２を形成してもよい。この場合には、その後の図８（ｆ）を用いて説明した工程において、ＮＭＯＳ領域Ａ’側の絶縁層１３および歪みＳｉＧｅ層３１を除去する際、ＮＭＯＳ領域Ａ’のキャップ膜３２も一緒に除去される。
【００７５】
次いで、図１０（ｋ）に示すように、ＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’との間の保護膜１８（前記図１０（ｊ）参照）を含む領域に、レジストパターンをマスクに用いたエッチングにより、緩和ＳｉＧｅ層１２の内部に達する深さのトレンチ１４を形成し、このトレンチ１４の内部を例えばＳｉＯ2からなる素子分離膜１５で埋め込む。
【００７６】
この後の工程は、第１実施形態と同様に、通常のＣＭＯＳトランジスタと同様の工程で行うことで、図１０（ｌ）に示すように、ＮＭＯＳ領域Ａ’にＮＭＯＳトランジスタ２０を形成するとともに、ＰＭＯＳ領域Ｂ’にＰＭＯＳトランジスタ３０を形成する。
【００７７】
このような半導体装置およびその製造方法であっても、ＮＭＯＳ領域Ａ’では、電子移動度が最も向上する面方位（１００）を有する引っ張り歪み状態の歪みＳｉ層２１にＮＭＯＳトランジスタ２０が形成されるとともに、ＰＭＯＳ領域Ｂ’では、正孔移動度が最も向上する面方位（１１０）の圧縮歪み状態の歪みＳｉＧｅ層３１にＰＭＯＳトランジスタ３０が形成される。これにより、ＣＭＯＳデバイスにおけるＮＭＯＳトランジスタ２０の電子移動度とＰＭＯＳトランジスタ３０の正孔移動度を向上させることが可能となる。したがって、ＣＭＯＳデバイスの性能を向上させることができる。
【００７８】
また、ＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’の表面の高さが同程度となるように調整することで、ＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’との間での段差が抑制されることから、各領域に形成されるトランジスタと接続するコンタクトホールを精度よく形成することができるとともに、ＣＭＯＳデバイスの歩留まりを向上させることが可能である。
【００７９】
なお、本実施形態では、ＰＭＯＳトランジスタ３０が歪みＳｉＧｅ層３１に設けられることとしたが、本発明はこれに限定されず、歪みのないＳｉ層でもよい。この場合には、図７（ａ）を用いて説明した工程において、絶縁層１３上に表面の面方位が（１１０）のＳｉ層からなる接合基板４１を直接貼り合わせる。そして、この接合基板４１にＰＭＯＳトランジスタ３０を形成する。これにより、ＰＭＯＳトランジスタ３０を正孔移動度の最も高い面方位（１１０）を有する第１の半導体層に形成することができる。ただし、ＰＭＯＳトランジスタ３０を圧縮歪み状態の歪みＳｉＧｅ層３１に形成した方が、ＰＭＯＳトランジスタ３０の正孔移動度をより向上させることができるため、好ましい。
【００８０】
また、本実施形態ではＰＭＯＳ領域（第１の素子領域）Ｂ’に面方位（１１０）の歪みＳｉＧｅ層（第１の半導体層）３１を用い、ＮＭＯＳ領域（第２の素子領域）Ａ’に面方位（１００）の歪みＳｉ層（第２の半導体層）２１を用いることとしたが、本発明はこれに限定されず、第１実施形態と同様に、第１の半導体層または第２の半導体層のどちらか一方に、面方位（１１１）を有する半導体層を用いてもよい。
【００８１】
これにより、ＮＭＯＳ領域Ａ’において、面方位（１１１）の第２の半導体層を用いることで、面方位（１１０）の半導体層を用いた場合よりも電子移動度を向上させることができる。この場合には、基板１１に表面の面方位が（１１１）のＳｉ単結晶層からなるＳｉ基板を用い、この面方位を維持した状態で、緩和ＳｉＧｅ層１２を介して、面方位（１１１）の歪みＳｉ層２１をエピタキシャル成長させる。
【００８２】
また、ＰＭＯＳ領域Ｂ’において、面方位（１１１）の第１の半導体層を用いることで、面方位（１１０）の半導体層を用いた場合よりも正孔移動度を向上させることができる。この場合には、接合基板４１に表面の面方位が（１１１）のＳｉ単結晶層からなるＳｉ基板を用い、この面方位を維持した状態で、緩和ＳｉＧｅ層４２を介して、面方位（１１１）の歪みＳｉＧｅ層３１を形成し、絶縁層１３上に貼り合わせる。
【００８３】
ただし、ＮＭＯＳ領域Ａ’に面方位（１００）の第２の半導体層を用い、ＰＭＯＳ領域Ｂ’に面方位（１１０）の第１の半導体層を用いた方が、電子移動度および正孔移動度をより向上させることができるため、好ましい。
【図面の簡単な説明】
【００８４】
【図１】本発明の半導体装置に係る第１実施形態を説明するための断面構成図である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図５】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その４）である。
【図６】本発明の半導体装置に係る第２実施形態を説明するための断面構成図である。
【図７】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。
【図８】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【図９】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その３）である。
【図１０】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その４）である。
【符号の説明】
【００８５】
１１…基板、１３…絶縁層、２１…歪みＳｉ層、３１…歪みＳｉＧｅ層、Ａ，Ａ’…ＮＭＯＳ領域、Ｂ，Ｂ’…ＰＭＯＳ領域
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであって、特に、チャネル層が歪み層で構成されているＣＭＯＳトランジスタ（ＣＭＯＳ）からなる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置、特にＣＭＯＳデバイスでは、性能アップの観点から駆動能力向上および低消費電力化が進められており、ゲート絶縁膜の薄膜化や、ゲート構造の微細化で対応してきたが、リーク電流の増大や短チャネル効果等が顕著になりつつあり、単純な微細化による駆動能力向上が困難になってきている。
【０００３】
そこで、近年、デバイス性能の向上を図るため、シリコン（Ｓｉ）とシリコンゲルマニウム（ＳｉＧｅ）のヘテロ構造を利用する試みがなされている。例えば、ＮＭＯＳトランジスタ（ＮＭＯＳ）の高速化を図るために、Ｓｉ基板上にＳｉとＳｉよりも格子定数の大きいゲルマニウム（Ｇｅ）との混晶層を成長させることで、格子緩和された状態の緩和ＳｉＧｅ層を形成し、その上層に、引っ張り歪み状態の歪みＳｉ層を形成する。この歪みＳｉ層にチャネル領域を形成することで、チャネル領域におけるキャリア移動度（電子移動度）が向上することが知られている。また、例えばＰＭＯＳトランジスタ（ＰＭＯＳ）の高速化を図るために、Ｓｉ基板上に圧縮歪み状態の歪みＳｉＧｅ層を形成し、この歪みＳｉＧｅ層にチャネル領域を形成することで、チャネル領域におけるキャリア移動度（正孔移動度）が向上することが知られている。
【０００４】
これにより、ＮＭＯＳのチャネル領域としては歪みＳｉ層を用い、ＰＭＯＳのチャネル領域としては歪みＳｉＧｅ層を用いたＣＭＯＳデバイスの例が報告されている。このようなＣＭＯＳデバイスの製造方法としては、Ｓｉ基板上に緩和ＳｉＧｅ層、歪みＳｉ層、歪みＳｉＧｅ層を積層形成した後、ＮＭＯＳ領域の歪みＳｉＧｅ層を除去するとともに歪みＳｉ層をある程度の深さまで除去することで、歪み率の高い歪みＳｉ層を露出させる。そして、この露出された歪みＳｉ層にＮＭＯＳトランジスタのチャネル領域を形成するとともに、歪みＳｉＧｅ層にＰＭＯＳトランジスタのチャネル領域を形成してＣＭＯＳデバイスを製造している（例えば、特許文献１参照）。
【０００５】
一方、ＮＭＯＳではＳｉ基板の表面の面方位が（１００）＞（１１１）＞（１１０）の順に電子移動度が高く、ＰＭＯＳではＳｉ基板の表面の面方位が（１１０）＞（１１１）＞（１００）の順に正孔移動度が高くなることが報告されている（例えば、特許文献２参照）。
【０００６】
【特許文献１】特開平１０−９３０２５号公報
【特許文献２】See M Yang et al,「IEEE Electron Device Letters」（米），2003年，Vol.24，p.339
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述したようなＮＭＯＳのチャネル領域に歪みＳｉ層、ＰＭＯＳのチャネル領域に歪みＳｉＧｅ層を用いたＣＭＯＳデバイスであっても、キャリア移動度は十分に得られない。また、上述したようなＣＭＯＳデバイスの製造方法では、ＮＭＯＳ領域側の歪みＳｉＧｅ層とある程度の厚さの歪みＳｉ層を除去して歪みＳｉ層を露出するため、ＮＭＯＳ領域とＰＭＯＳ領域とで段差が生じてしまう。このため、各領域のゲート電極を形成した後、このゲート電極を覆う状態で絶縁膜を形成し平坦化した場合であっても、段差が残存し易く、絶縁膜の平坦性が悪くなる傾向にある。これにより、その後のコンタクトホールを形成する際の露光時やエッチング時のプロセスマージンが小さくなり、コンタクトホールが精度よく形成されないという問題がある。
【０００８】
さらに、通常用いられる表面が面方位（１００）のＳｉ基板では、ＮＭＯＳでの電子移動度は高いものの、ＰＭＯＳでの正孔移動度は十分に得られないという問題が生じていた。
【課題を解決するための手段】
【０００９】
上述したような課題を解決するために、本発明における半導体装置は、第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置であって、第１の素子領域の基板上に設けられるとともに、基板の表面と異なる面方位を有する第１の半導体層と、第２の素子領域の基板上に設けられるとともに、基板の表面と同じ面方位を有する歪み層からなる第２の半導体層とを備えたことを特徴としている。
【００１０】
このような半導体装置によれば、第１の素子領域の基板上に設けられるとともに、基板の表面と異なる面方位を有する第１の半導体層と、第２の素子領域の基板上に設けられるとともに基板の表面と同じ面方位を有する第２の半導体層とが設けられている。これにより、第１の素子領域と第２の素子領域とで、キャリア移動度を向上させるのに最適な面方位で第１の半導体層および第２の半導体層をそれぞれ設けることが可能となる。また、第２の半導体層が歪み層で構成されていることから、第２の半導体層のキャリア移動度をさらに向上させることができる。そして、さらに第１の半導体層が歪み層で構成されている場合には、第１の素子領域と第２の素子領域の両方のキャリア移動度をさらに向上させることができる。
【００１１】
また、本発明における半導体装置の製造方法は、第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上に絶縁層を形成するとともに、基板の表面と面方位の異なる第１の半導体層を絶縁層上に貼り合わせる工程を行う。次に、第２工程では、第２の素子領域の絶縁層および第１の半導体層を除去して基板を露出する工程を行う。続いて、第３工程では、露出された第２の素子領域の基板上に、基板の表面の面方位を維持した状態で、歪み層からなる第２の半導体層をエピタキシャル成長させる工程を行うことを特徴としている。
【００１２】
このような半導体装置の製造方法によれば、第１の素子領域の基板上に、基板の表面と面方位と異なる第１の半導体層を形成することから、同一の基板に設けられる第１の素子領域と第２の素子領域とで、面方位の異なる第１の半導体層と第２の半導体層とがそれぞれ形成される。これにより、キャリア移動度を向上させるのに最適な面方位で第１の半導体層と第２の半導体層をそれぞれ形成することで、第１の素子領域と第２の素子領域のキャリア移動度を向上させることが可能となる。また、第２の半導体層を歪み層で形成することで、第１の素子領域のキャリア移動度をさらに向上させることが可能となる。さらに、第１の半導体層を歪み層で形成する場合には、第１の素子領域と第２の素子領域の両方のキャリア移動度をさらに向上させることが可能となる。また、第２の素子領域の絶縁層および第１の半導体層が除去された基板上に、第２の半導体層を成長させることから、第１の素子領域と第２の素子領域との間での段差が抑制される。
【発明の効果】
【００１３】
以上説明したように、本発明における半導体装置およびその製造方法によれば、同一基板に設けられた第１の素子領域および第２の素子領域のキャリア移動度を向上させることができる。これにより、第１の素子領域がＣＭＯＳデバイスにおけるＮＭＯＳ領域およびＰＭＯＳ領域の一方であり、第２の素子領域が上記ＮＭＯＳ領域および上記ＰＭＯＳ領域の他方である場合には、ＮＭＯＳ領域およびＰＭＯＳ領域の両方でキャリア移動度を向上させることができるため、ＣＭＯＳのデバイス性能を向上させることができる。また、ＮＭＯＳ領域とＰＭＯＳ領域との間での段差が抑制されることから、各領域に形成されるトランジスタと接続するコンタクトホールを精度よく形成することができるとともに、歩留まりを向上させることが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（第１実施形態）
図１は、本実施形態のＣＭＯＳデバイスの断面構成図である。この図に示すように、表面が面方位（１１０）のＳｉ単結晶層からなるｐ型のＳｉ基板（基板１１）には、ＮＭＯＳ領域（第１の素子領域）ＡとＰＭＯＳ領域（第２の素子領域）Ｂとが設けられている。基板１１上には、基板１１の表面の面方位（１１０）を維持した状態で緩和ＳｉＧｅ層１２が設けられている。この緩和ＳｉＧｅ層１２は、ここでの図示は省略したが、例えば上層に向けてＳｉ層中のＧｅ組成比が０からｘとなるまで徐々に多くなるように、Ｓｉ層中にＧｅを混入した傾斜ＳｉＧｅ層と、この傾斜ＳｉＧｅ層上に設けられたＳｉ層中のＧｅ組成比がｘのＳｉ1-xＧｅx層とで構成されることとする。
【００１５】
そして、ＮＭＯＳ領域Ａの緩和ＳｉＧｅ層１２上には、酸化シリコン（ＳｉＯ2）からなる絶縁層１３が設けられており、この絶縁層１３上には、引っ張り歪み状態の歪み層からなる歪みＳｉ層２１が設けられている。この歪みＳｉ層２１は、基板１１の面方位（１１０）とは異なり、電子移動度を他の面方位よりも向上させることが可能な面方位（１００）で形成されることとする。また、歪みＳｉ層２１は、引っ張り歪み状態であることで、歪みのないＳｉ層よりも電子移動度が高くなるように構成されている。なお、ここでは、引っ張り歪み状態の歪みＳｉ層２１を用いることとしたが、電子移動度を向上させることが可能な引っ張り歪み状態の歪み層であれば、特に限定されるものではない。
【００１６】
この歪みＳｉ層２１は、後述する製造方法において詳細に説明するように、第１の基板１１とは異なる、表面が（１００）の面方位のＳｉ単結晶層からなるｐ型のＳｉ基板（接合基板）からこの面方位を維持した状態で形成される。そして、ＮＭＯＳ領域Ａは、この歪みＳｉ層２１を絶縁層１３上に貼り合わせることで、ＳＯＩ(Silicon On Insulator)構造、具体的には、ＳＳＯＩ（Strained-Silicon On Insulator)構造を有した状態となっている。
【００１７】
一方、ＰＭＯＳ領域Ｂの緩和ＳｉＧｅ層１２上には、例えば、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層よりも高いＧｅ組成比を有するＳｉ1-yＧｅy層（ｘ＜ｙ）からなる圧縮歪み状態の歪み層からなる歪みＳｉＧｅ層３１が設けられている。この歪みＳｉＧｅ層３１は圧縮歪み状態であることで、歪みのないＳｉ層よりも正孔移動度が高くなるように構成されている。また、歪みＳｉＧｅ層３１は、緩和ＳｉＧｅ層１２の面方位を維持した状態、すなわち、基板１１の表面の面方位（１１０）を維持した状態でエピタキシャル成長により形成してなることで、正孔移動度を他の面方位よりも向上させる面方位（１１０）で構成されている。なお、ここでは、圧縮歪み状態の歪みＳｉＧｅ層３１を用いることとしたが、正孔移動度を向上させることが可能な圧縮歪み状態の歪み層であれば、特に限定されるものではない。
【００１８】
ここで、上述した緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層のＳｉとＧｅの組成比と、歪みＳｉＧｅ層３１のＳｉとＧｅの組成比とで、歪みＳｉＧｅ層３１の歪み率が決定されるため、歪みＳｉＧｅ層３１が正孔移動度を向上させるのに最適な歪み率となるように、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層と、歪みＳｉＧｅ層３１のＳｉ1-yＧｅy層の組成比が調整されることとする。
【００１９】
また、歪みＳｉＧｅ層３１上には、例えばＳｉからなる薄膜状のキャップ膜３２が設けられている。キャップ膜３２は、この歪みＳｉＧｅ層３１と後述するゲート電極３３との界面状態を向上させるために必要であり、キャップ膜３２の表面側またはキャップ膜３２自体が熱酸化処理されることでゲート絶縁膜となるように構成されている。
【００２０】
上述したＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの間の表面側には、緩和ＳｉＧｅ層１２の内部に達する状態のトレンチ１４が設けられており、このトレンチ１４内にはＳｉＯ2からなる素子分離膜１５が設けられていることとする。この素子分離膜１５により分離されたＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとには、ＮＭＯＳトランジスタ２０とＰＭＯＳトランジスタ３０とがそれぞれ設けられている。
【００２１】
ＮＭＯＳトランジスタ２０は、歪みＳｉ層２１上にゲート絶縁膜（図示省略）を介してゲート電極２２が設けられており、ゲート電極２２の両側にはサイドウォール２３が設けられている。また、ゲート電極２２の両側における歪みＳｉ層２１には、ＬＤＤ領域２４を介してソース・ドレイン領域２５が形成された構成となっている。そして、上記歪みＳｉ層２１におけるＬＤＤ領域２４を介してソース・ドレイン領域（Ｎ+型拡散領域）２５に挟まれた領域がチャネル領域２６となる。また、ゲート電極２２とソース・ドレイン領域２５の表面側にはシリサイド層２７が設けられている。
【００２２】
一方、ＰＭＯＳトランジスタ３０は、歪みＳｉＧｅ層３１上にゲート絶縁膜（キャップ膜３２）を介してゲート電極３３が形成され、ゲート電極３３の両側にはサイドウォール３４が設けられている。また、ゲート電極３３の両側における歪みＳｉＧｅ層３１には、ＬＤＤ領域３５を介してソース・ドレイン領域（Ｐ+型拡散領域）３６が形成された構成となっている。そして、上記歪みＳｉＧｅ層３１におけるＬＤＤ領域３５を介してソース・ドレイン領域３６に挟まれた領域がチャネル領域３７となる。また、ゲート電極３３とソース・ドレイン領域３６の表面側にはシリサイド層３８が設けられている。
【００２３】
次に、上述したＣＭＯＳデバイスの製造方法を、図２〜図６の製造工程断面図に示す。
【００２４】
図２（ａ）に示すように、例えば、表面が面方位（１１０）のＳｉ単結晶層を成長させたｐ型のＳｉ基板からなる基板１１には、後工程でＮＭＯＳトランジスタを形成するＮＭＯＳ領域（ＮＭＯＳ形成領域）Ａと、ＰＭＯＳトランジスタを形成するＰＭＯＳ領域（ＰＭＯＳ形成領域）Ｂとが設けられていることとする。ここでは、ＮＭＯＳ領域Ａが請求項の第１の素子領域に相当し、ＰＭＯＳ領域Ｂが第２の素子領域に相当する。
【００２５】
まず、基板１１上に、表面の面方位（１１０）を維持した状態で、緩和ＳｉＧｅ層１２をエピタキシャル成長させる。この場合には、上層に向けてＳｉに対するＧｅの組成比を０からｘまで徐々に増大させた傾斜ＳｉＧｅ層をエピタキシャル成長させた後、この傾斜ＳｉＧｅ層上に、ＳｉとＧｅの組成比が1−ｘ：ｘのＳｉ1-xＧｅx層をエピタキシャル成長させることで、傾斜ＳｉＧｅ層とＳｉ1-xＧｅx層とからなる緩和ＳｉＧｅ層１２を形成する。
【００２６】
ここで、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層のＳｉとＧｅの組成比と、後工程でＰＭＯＳ領域Ｂの緩和ＳｉＧｅ層１２上に形成する歪みＳｉＧｅ層のＳｉとＧｅの組成比とで、歪みＳｉＧｅ層の歪み率が決定され、この歪みＳｉＧｅ層にはＰＭＯＳトランジスタのチャネル領域が形成されることから、正孔移動度を向上させるのに最適な歪み率となるように、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層の組成比を設定することとする。
【００２７】
次に、この緩和ＳｉＧｅ層１２上に、例えばＳｉＯ2からなる絶縁層１３を形成する。ここで、この絶縁層１３の膜厚を調整することで、この絶縁層１３上に歪みＳｉ層を形成して設けられるＮＭＯＳ領域Ａの表面の高さを調整する。これにより、この後の工程で、ＰＭＯＳ領域Ｂ側の歪みＳｉ層と絶縁層１３を除去して緩和ＳｉＧｅ層１２を露出した後、この緩和ＳｉＧｅ層１２上に歪みＳｉＧｅ層を成長させてＰＭＯＳ領域Ｂの表面層を形成する際、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの表面の高さが同程度となるように、調整されることとする。
【００２８】
一方、基板１１の表面の面方位（１１０）とは面方位の異なる、例えば表面が面方位（１００）のｐ型のＳｉ基板からなる接合基板４１上に、この面方位（１００）を維持した状態で、緩和ＳｉＧｅ層４２をエピタキシャル成長させる。この場合には、上層に向けてＳｉに対するＧｅの組成比を０からｚまで徐々に増大させた傾斜ＳｉＧｅ層をエピタキシャル成長させた後、この傾斜ＳｉＧｅ層上に、ＳｉとＧｅの組成比が1−ｚ：ｚのＳｉ1-zＧｅz層をエピタキシャル成長させることで、傾斜ＳｉＧｅ層とＳｉ1-zＧｅz層とからなる緩和ＳｉＧｅ層４２を形成する。ここで、Ｓｉ1-zＧｅz層の組成比により、後工程で緩和ＳｉＧｅ層４２上に形成する歪みＳｉ層の歪み率が決定される。そして、この歪みＳｉ層にはＮＭＯＳトランジスタのチャネル領域が形成されることから、電子移動度を向上させるのに最適な歪み率となるように、Ｓｉ1-zＧｅz層のＳｉとＧｅの組成比を設定する。
【００２９】
続いて、緩和ＳｉＧｅ層４２上に引っ張り歪み状態の歪みＳｉ層（第１の半導体層）２１を形成する。ここで、歪みＳｉ層２１の膜厚によっても、ＮＭＯＳ領域Ａの表面の高さを調整することは可能であるが、歪みＳｉ層２１の膜厚は歪み率である程度決定されることから、上述したように、絶縁層１３の膜厚でＮＭＯＳ領域Ａの表面の高さを調整することが好ましい。
【００３０】
次に、基板１１の絶縁層１３形成面と、接合基板４１の歪みＳｉ層２１の形成面を対向させて、絶縁層１３と歪みＳｉ層２１とを貼り合わせる。これにより、基板１１上に、基板１１とは面方位の異なる面方位（１００）の歪みＳｉ層２１が形成される。
【００３１】
その後、図２（ｂ）に示すように、接合基板４１（前記図２（ａ）参照）と緩和ＳｉＧｅ層４２（前記図２（ａ）参照）とに水素を導入して、接合基板４１と緩和ＳｉＧｅ層４２とをエッチング除去することで、基板１１は、歪みＳｉ層２１が絶縁膜１３上に設けられたＳＯＩ構造、具体的には、ＳＳＯＩ構造を有した状態となる。
【００３２】
次に、図２（ｃ）に示すように、歪みＳｉ層２１上に、ＳｉＯ2膜１６を形成した後、ＳｉＯ2膜１６上に、窒化シリコン（ＳｉＮ）層１７を形成する。続いて、図３（ｄ）に示すように、ＰＯＳ領域Ｂ側のＳｉＮ膜１７を露出させた状態で、レジストパターンＲを形成する。次いで、図３（ｅ）に示すように、このレジストパターンＲ（前記図３（ｄ）参照）をマスクに用いたエッチングにより、ＳｉＮ膜１７とＳｉＯ2膜１６を除去する。その後、レジストパターンＲを除去する。
【００３３】
次いで、図３（ｆ）に示すように、ＳｉＮ膜１７とＳｉＯ2膜１６をマスクに用いたエッチングにより、ＰＭＯＳ領域Ｂ側の、歪みＳｉ層２１と絶縁層１３とを除去することで、緩和ＳｉＧｅ層１２の表面を露出させる。
【００３４】
次に、図４（ｇ）に示すように、ＮＭＯＳ領域Ａ側のＳｉＮ膜１７、ＳｉＯ2膜１６、歪みＳｉ層２１および絶縁層１３を覆う状態で、緩和ＳｉＧｅ層１２上に、ＳｉＮからなる保護膜１８を形成する。その後、図４（ｈ）に示すように、この保護膜１８をエッチバックすることで、ＮＭＯＳ領域Ａ側の絶縁層１３、歪みＳｉ層２１、ＳｉＯ2膜１６およびＳｉＮ膜１７の側壁を覆う状態の保護膜１８を残存させるとともに、ＰＭＯＳ領域Ｂ側の緩和ＳｉＧｅ層１２の表面を露出させる。この保護膜１８は、後工程で、ＰＭＯＳ領域Ｂ側の緩和ＳｉＧｅ層１２上に、圧縮状態の歪みＳｉＧｅ層をエピタキシャル成長させる際に、ＮＭＯＳ領域Ａ側の歪みＳｉ層２１から横方向へＳｉＧｅ層が成長することを防止するために設けられるものである。
【００３５】
次いで、図４（ｉ）に示すように、ＰＭＯＳ領域Ｂ側の露出された緩和ＳｉＧｅ層１２上に、圧縮歪み状態の歪みＳｉＧｅ層（第２の半導体層）３１をエピタキシャル成長させる。この圧縮歪み状態の歪みＳｉＧｅ層３１は、緩和ＳｉＧｅ層１２を構成する上層側のＳｉ1-xＧｅx層よりも高いＧｅ組成比を有するＳｉ1-yＧｅy層（ｘ＜ｙ）で形成されることとする。この歪みＳｉＧｅ層３１には、後工程でＰＭＯＳトランジスタのチャネル領域が形成されることから、正孔移動度を向上させるのに最適な歪み率となるように、Ｓｉ1-yＧｅy層のＳｉとＧｅの組成比を設定することとする。また、この際、歪みＳｉＧｅ層３１をＮＭＯＳ領域Ａ側の歪みＳｉ層２１と同程度の高さまで成長させることが好ましく、後工程で歪みＳｉＧｅ層３１上に形成するキャップ膜の膜厚を差し引いた高さまで成長させれば、より好ましい。ただし、この歪みＳｉＧｅ層３１の膜厚は上述したような歪みＳｉＧｅ層３１の歪み率である程度決定されることから、図２（ａ）を用いて説明したように絶縁層１３の膜厚でＮＭＯＳ領域Ａ側の高さを調整することが好ましい。
【００３６】
その後、この歪みＳｉＧｅ層３１上に、例えばＳｉからなるキャップ膜３２を形成する。この場合には、Ｓｉ層を歪みＳｉＧｅ層３１上に選択的にエピタキシャル成長させる。これにより、Ｓｉ層からなるキャップ膜３２は歪みを有して形成される。
【００３７】
次に、図５（ｊ）に示すように、ＮＭＯＳ領域Ａ側のＳｉＮ膜１７（前記図４（ｉ）参照）およびＳｉＯ2膜１６（前記図４（ｉ）参照）を除去することで、歪みＳｉ層２１の表面を露出させる。この際、ＮＭＯＳ領域Ａ側の歪みＳｉ層２１の表面の高さと、ＰＭＯＳ領域Ｂ側のキャップ膜３２の表面の高さが同程度に設けられることとする。
【００３８】
次いで、図５（ｋ）に示すように、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの間に通常のＳＴＩ（Shallow Trench Isolation）技術により各素子を分離するための素子分離領域を形成する。具体的には、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの間の保護膜１８（前記図５（ｊ）参照）を含む領域に、レジストパターン（図示省略）をマスクに用いたエッチングにより、緩和ＳｉＧｅ層１２の内部に達する深さのトレンチ１４を形成し、このトレンチ１４の内部を例えばＳｉＯ2からなる素子分離膜１５で埋め込む。
【００３９】
この後の工程は、通常のＣＭＯＳトランジスタと同様の工程で行うこととする。すなわち、図５（ｌ）に示すように、熱酸化処理を行うことで、ＮＭＯＳ領域Ａの歪みＳｉ層２１の表面とＰＭＯＳ領域Ｂのキャップ膜３２の表面にＳｉＯ2からなるゲート絶縁膜（図示省略）を形成する。この際、キャップ膜３２の表面側のみが酸化されてもよく、キャップ膜３２の膜厚方向の全域が酸化されてもよい。次いで、このゲート絶縁膜上にゲート電極膜（図示省略）を成膜した後、このゲート電極膜をパターンニングすることで、ＮＭＯＳ領域ＡおよびＰＭＯＳ領域Ｂにそれぞれ、ゲート電極２２、３３を形成する。
【００４０】
次に、ＮＭＯＳ領域Ａにおけるゲート電極２２の両側の歪みＳｉ層２１の表面側に、例えば砒素（Ａｓ+）からなるｎ型不純物を導入し、ＬＤＤ領域２４を形成する。また、ＰＭＯＳ領域Ｂのゲート電極３３の表面側に、例えばホウ素（Ｂ+）からなるｐ型不純物を導入し、ＬＤＤ領域３５を形成する。その後、ゲート電極２２、３３を覆うように、歪みＳｉＧｅ層３１上および歪みＳｉ層２１上に、例えばＳｉＯ2からなる絶縁膜（図示省略）を成膜する。続いて、この絶縁膜を反応性イオンエッチングによりエッチバック除去して、ゲート電極２２、３３の側壁にサイドウォール２３、３４をそれぞれ形成する。
【００４１】
次いで、ＮＭＯＳ領域Ａにおけるサイドウォール２３が形成されたゲート電極２２の両側の歪みＳｉ層２１の表面側にＡｓ+からなるｎ型不純物を導入し、ソース・ドレイン（ＳＤ）領域２５を形成する。また、ＰＭＯＳ領域Ｂにおけるサイドウォール３４が形成されたゲート電極３３の両側の歪みＳｉＧｅ層３１の表面側にＢ+からなるｐ型不純物を導入し、ＳＤ領域３６を形成する。その後、不活性ガス雰囲気下で８００℃〜１０５０℃の熱処理を行うことにより、ＬＤＤ領域２４、３５およびＳＤ領域２５、３６の不純物を拡散し、活性化させる。これにより、ＮＭＯＳ領域Ａの歪みＳｉ層２１に、ＬＤＤ領域２４を介してソース・ドレイン領域２５に挟まれたチャネル領域２６が形成される。また、ＰＭＯＳ領域Ｂの歪みＳｉＧｅ層３１に、ＬＤＤ領域３５を介してＳＤ領域３６に挟まれたチャネル領域３７が形成される。
【００４２】
その後、サイドウォール２３、３４が形成されたゲート電極２２、３３を覆うように、歪みＳｉＧｅ層３１上、素子分離膜１５上および歪みＳｉ層上に、例えばコバルト（Ｃｏ）またはニッケル（Ｎｉ）からなる高融点金属膜（図示省略）を全面に形成する。次に、熱処理を行い、ゲート電極２２、３３およびＳＤ領域２５、３６の表面側をシリサイド化する。これにより、ゲート電極２２、３３およびＳＤ領域２５、３６の表面側にシリサイド層２７、３８が形成された半導体装置を得ることができる。その後、未反応の高融点金属膜を除去する。
【００４３】
このような半導体装置およびその製造方法によれば、基板１１上に設けられたＮＭＯＳ領域Ａのチャネル領域２６は、電子移動度が最も向上する面方位（１００）の引っ張り歪み状態の歪みＳｉ層２１に形成されるとともに、ＰＭＯＳ領域Ｂのチャネル領域３７は、正孔移動度が最も向上する面方位（１１０）を有する圧縮歪み状態の歪みＳｉＧｅ層３１に形成される。これにより、ＣＭＯＳデバイスにおけるＮＭＯＳトランジスタ２０のキャリア移動度（電子移動度）とＰＭＯＳトランジスタ３０のキャリア移動度（正孔移動度）とを向上させることが可能となる。したがって、ＣＭＯＳデバイスの性能を向上させることができる。
【００４４】
また、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの表面層の高さが同程度となるように調整することで、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとの間での段差が抑制されることから、各領域に形成されるトランジスタと接続するコンタクトホールを精度よく形成することができるとともに、ＣＭＯＳデバイスの歩留まりを向上させることが可能である。
【００４５】
なお、本実施形態では、ＮＭＯＳトランジスタ２０が歪みＳｉ層（第１の半導体層）２１に設けられることとしたが、本発明はこれに限定されず、第１の半導体層は歪みのないＳｉ層でもよい。この場合には、図２（ａ）を用いて説明した工程において、絶縁層１３上に表面の面方位が（１００）のＳｉ層からなる接合基板４１を直接貼り合わせてＮＭＯＳトランジスタ２０のＳＯＩ構造を形成し、この接合基板４１にＮＭＯＳトランジスタ２０を形成する。これにより、ＮＭＯＳトランジスタ２０を電子移動度の最も高い面方位（１００）を有する第１の半導体層に形成することができる。ただし、第１の半導体層を歪みＳｉ層２１で形成した方が、ＮＭＯＳトランジスタ２０の電子移動度をより向上させることができるため、好ましい。
【００４６】
また、本実施形態ではＮＭＯＳ領域Ａに面方位（１００）の歪みＳｉ層（第１の半導体層）２１を用い、ＰＭＯＳ領域Ｂに面方位（１１０）の歪みＳｉＧｅ層（第２の半導体層）３１を用いることとしたが、本発明はこれに限定されず、第１の半導体層または第２の半導体層のどちらか一方に、面方位（１１１）を有する半導体層を用いてもよい。背景技術でも説明したように、電子移動度は面方位（１００）＞（１１１）＞（１１０）の順に高く、正孔移動度は（１１０）＞（１１１）＞（１００）の順に高くなることから、面方位（１１１）を有する半導体層は電子移動度も正孔移動度も中程度の移動度を示す。
【００４７】
これにより、ＮＭＯＳ領域Ａにおいて、面方位（１１１）の第１の半導体層を用いることで、面方位（１１０）の半導体層を用いた場合よりも電子移動度を向上させることができる。この場合には、接合基板４１に表面の面方位が（１１１）のＳｉ単結晶層からなるＳｉ基板を用い、この面方位を維持した状態で、緩和ＳｉＧｅ層４２を介して、面方位（１１１）の歪みＳｉ層２１を形成し、絶縁層１３上に貼り合わせる。
【００４８】
また、ＰＭＯＳ領域Ｂにおいて、面方位（１１１）の第２の半導体層を用いることで、面方位（１００）の半導体層を用いた場合よりも正孔移動度を向上させることができる。この場合には、基板１１に表面の面方位が（１１１）のＳｉ単結晶層からなるＳｉ基板を用い、この面方位を維持した状態で、緩和ＳｉＧｅ層１２を介して、面方位（１１１）の歪みＳｉＧｅ層３１をエピタキシャル成長させる。
【００４９】
ただし、ＮＭＯＳ領域Ａに面方位（１００）の第１の半導体層を用い、ＰＭＯＳ領域Ｂに面方位（１１０）の第２の半導体層を用いた方が、電子移動度および正孔移動度をより向上させることができるため、好ましい。
【００５０】
（第２実施形態）
図６に本実施形態のＣＭＯＳトランジスタの断面構成図を示す。この図に示すように、本実施形態では、第１実施形態における基板１１に表面が（１００）の面方位のＳｉ単結晶層からなるｐ型のＳｉ基板を用い、この基板１１上に、ＰＭＯＳ領域（第１の素子領域）Ｂ’とＮＭＯＳ領域（第２の素子領域）Ａ’とが設けられた例について説明する。なお、第１実施形態と同様の構成には同一の番号を付して説明することとする。
【００５１】
この図に示すように、基板１１上には、基板１１の表面の面方位（１００）を維持した状態で緩和ＳｉＧｅ層１２が設けられている。この緩和ＳｉＧｅ層１２は、ここでの図示は省略したが、例えば上層に向けてＳｉ層中のＧｅ組成比が０からｘとなるまで徐々に多くなるように、Ｓｉ層中にＧｅを混入した傾斜ＳｉＧｅ層と、この傾斜ＳｉＧｅ層上に設けられたＳｉ層中のＧｅ組成比がｘのＳｉ1-xＧｅx層とで構成されることとする。
【００５２】
ここで、この緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層のＳｉとＧｅの組成比で、緩和ＳｉＧｅ層１２上に設けられる歪みＳｉ層２１の歪み率が決定されるため、歪みＳｉ層２１が電子移動度を向上させるのに最適な歪み率となるように、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層の組成比が調整されることとする。
【００５３】
そして、ＰＭＯＳ領域Ｂ’の緩和ＳｉＧｅ層１２上には、ＳｉＯ2からなる絶縁層１３が設けられており、この絶縁層１３上には、圧縮歪み状態の歪みＳｉＧｅ層（第１の半導体層）３１が設けられている。この歪みＳｉＧｅ層３１は、基板１１の面方位（１００）とは異なり、正孔移動度を他の面方位よりも向上させることが可能な面方位（１１０）で形成されることとする。また、歪みＳｉＧｅ層３１は、圧縮歪み状態であることで、歪みのないＳｉ層よりも正孔移動度が高くなるように構成されている。
【００５４】
この歪みＳｉＧｅ層３１は、後述する製造方法において詳細に説明するように、基板１１とは異なる、表面が面方位（１１０）のＳｉ単結晶層からなるｐ型のＳｉ基板（接合基板）からこの面方位を維持した状態で形成される。そして、ＰＭＯＳ領域Ｂ’は、この歪みＳｉＧｅ層３１を絶縁層１３上に貼り合わせた状態で構成されている。また、歪みＳｉＧｅ層３１上には例えばＳｉからなる薄膜状のキャップ膜３２が設けられている。
【００５５】
一方、ＮＭＯＳ領域Ａ’の緩和ＳｉＧｅ層１２上には、引っ張り歪み状態の歪みＳｉ層（第２の半導体層）２１が設けられている。この歪みＳｉ層２１は、引っ張り歪み状態であることで、歪みのないＳｉ層よりも電子移動度が高くなるように構成されている。また、歪みＳｉ層２１は、緩和ＳｉＧｅ層１２の面方位を維持した状態、すなわち、基板１１の表面の面方位（１００）を維持した状態で設けられることから、電子移動度を他の面方位よりも向上させる面方位（１００）で構成されている。なお、ここでは、引っ張り歪み状態の歪みＳｉ層２１が設けられることとしたが、電子移動度を向上させることが可能な引っ張り歪み状態の歪み層であれば、特に限定されるものではない。
【００５６】
上述したＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’の間の表面側には、緩和ＳｉＧｅ層１２の内部に達する状態のトレンチ１４が設けられており、このトレンチ１４内にはＳｉＯ2からなる素子分離膜１５が設けられていることとする。この素子分離膜１５により分離されたＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’には、ＮＭＯＳトランジスタ２０とＰＭＯＳトランジスタ３０がそれぞれ設けられている。これらのトランジスタは第１実施形態と同様の構成で設けられていることとする。
【００５７】
すなわち、ＮＭＯＳトランジスタ２０は、歪みＳｉ層２１上にゲート絶縁膜（図示省略）を介してゲート電極２２が設けられており、ゲート電極２２の両側にはサイドウォール２３が設けられている。また、ゲート電極２２の両側における歪みＳｉ層２１には、ＬＤＤ領域２４を介してＳＤ領域２５が形成された構成となっている。そして、上記歪みＳｉ層２１におけるＬＤＤ領域２４を介してＳＤ領域（Ｎ+型拡散領域）２５に挟まれた領域がチャネル領域２６となる。また、ゲート電極２２とＳＤ領域２５の表面側にはシリサイド層２７が設けられている。
【００５８】
一方、ＰＭＯＳトランジスタ３０は、歪みＳｉＧｅ層３１上にゲート絶縁膜（キャップ膜３２）を介してゲート電極３３が形成され、ゲート電極３３の両側にはサイドウォール３４が設けられている。また、ゲート電極３３の両側に歪みＳｉＧｅ層３１には、ＬＤＤ領域３５を介してＳＤ領域（Ｐ+型拡散領域）３６が形成された構成となっている。そして、上記歪みＳｉＧｅ層３１におけるＬＤＤ領域３５を介してＳＤ領域３６に挟まれた領域がチャネル領域３７となる。また、ゲート電極３３とＳＤ領域３６の表面側にはシリサイド層３８が設けられている。
【００５９】
次に、上述したＣＭＯＳデバイスの製造方法を、図７〜図１１の製造工程断面図に示す。
【００６０】
図７（ａ）に示すように、例えば、表面が（１００）の面方位のＳｉ単結晶層を成長させたｐ型のＳｉ基板からなる基板１１には、後工程でＮＭＯＳトランジスタを形成する、ＮＭＯＳ領域（ＮＭＯＳ形成領域）Ａ’とＰＭＯＳトランジスタを形成するＰＭＯＳ領域（ＰＭＯＳ形成領域）Ｂ’とが設けられていることとする。ここでは、ＮＭＯＳ領域Ａ’が請求項の第２の素子領域に相当し、ＰＭＯＳ領域Ｂ’が第１の素子領域に相当する。
【００６１】
まず、基板１１上に、この面方位（１００）を維持した状態で、緩和ＳｉＧｅ層１２をエピタキシャル成長させる。この場合には、上層に向けてＳｉに対するＧｅの組成比を０からｘまで徐々に増大させた傾斜ＳｉＧｅ層をエピタキシャル成長させた後、この傾斜ＳｉＧｅ層上に、ＳｉとＧｅの組成比が1−ｘ：ｘのＳｉ1-xＧｅx層をエピタキシャル成長させることで、傾斜ＳｉＧｅ層とＳｉ1-xＧｅx層とからなる緩和ＳｉＧｅ層１２を形成する。
【００６２】
ここで、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層のＳｉとＧｅの組成比で、後工程で、緩和ＳｉＧｅ層１２上に形成される歪みＳｉ層の歪み率が決定され、この歪みＳｉ層にはＮＭＯＳトランジスタのチャネル領域が形成されることから、電子移動度を向上させるのに最適な歪み率となるように、緩和ＳｉＧｅ層１２のＳｉ1-xＧｅx層の組成比を設定する。
【００６３】
次に、この緩和ＳｉＧｅ層１２上に、例えばＳｉＯ2からなる絶縁層１３を形成する。ここで、この絶縁層１３の膜厚を調整することで、この絶縁層１３上に歪みＳｉＧｅ層およびキャップ膜を形成して設けられるＰＭＯＳ領域Ｂ’の表面の高さを調整する。これにより、この後の工程で、ＮＭＯＳ領域Ａ’側の歪みＳｉＧｅ層と絶縁層１３を除去して緩和ＳｉＧｅ層１２を露出した後、この緩和ＳｉＧｅ層１２上に歪みＳｉ層を成長させてＮＭＯＳ領域Ａ’の表面層を形成する際、ＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’との表面の高さが同程度となるように、調整されることとする。
【００６４】
一方、基板１１の表面の面方位（１００）とは面方位の異なる、表面が面方位（１１０）のｐ型のＳｉ基板からなる接合基板４１上に、この接合基板４１の面方位（１１０）を維持した状態で、緩和ＳｉＧｅ層４２をエピタキシャル成長させる。この場合には、上層に向けてＳｉに対するＧｅの組成比を０からｚまで徐々に増大させた傾斜ＳｉＧｅ層をエピタキシャル成長させた後、この傾斜ＳｉＧｅ層上に、ＳｉとＧｅの組成比が1−ｚ：ｚのＳｉ1-zＧｅz層をエピタキシャル成長させることで、傾斜ＳｉＧｅ層とＳｉ1-zＧｅz層とからなる緩和ＳｉＧｅ層４２を形成する。
【００６５】
ここで、この緩和ＳｉＧｅ層４２のＳｉ1-zＧｅz層のＳｉとＧｅの組成比と、後工程で緩和ＳｉＧｅ層４２上に形成する歪みＳｉＧｅ層のＳｉとＧｅの組成比とで、歪みＳｉＧｅ層の歪み率が決定され、この歪みＳｉＧｅ層にはＰＭＯＳトランジスタのチャネル領域が形成されることから、正孔移動度を向上させるのに最適な歪み率となるように、Ｓｉ1-zＧｅz層の組成比を設定する。
【００６６】
次いで、緩和ＳｉＧｅ層４２上に、圧縮歪み状態の歪みＳｉＧｅ層（第１の半導体層）３１をエピタキシャル成長させる。この圧縮歪み状態の歪みＳｉＧｅ層３１は、緩和ＳｉＧｅ層４２を構成する上層側のＳｉ1-zＧｅz層よりも高いＧｅ組成比を有するＳｉ1-yＧｅy層（ｚ＜ｙ）で形成されることとする。この歪みＳｉＧｅ層３１には、後工程でＰＭＯＳトランジスタのチャネル領域が形成されることから、正孔移動度を向上させるのに最適な歪み率となるように、Ｓｉ1-yＧｅy層のＳｉとＧｅの組成比を設定することとする。ここで、歪みＳｉＧｅ層３１の膜厚によっても、ＰＭＯＳ領域Ｂの表面の高さを調整することは可能であるが、歪みＳｉＧｅ層３１の膜厚は歪み率である程度決定されることから、上述したように、絶縁層１３の膜厚でＰＭＯＳ領域Ｂ’の表面の高さを調整することが好ましい。
【００６７】
次に、基板１１の絶縁層１３形成面と、接合基板４１の歪みＳｉＧｅ層３１の形成面を対向させて、絶縁層１３と歪みＳｉＧｅ層３１とを貼り合わせる。これにより、基板１１上に、基板１１とは面方位の異なる面方位（１１０）の歪みＳｉＧｅ層３１が形成される。
【００６８】
その後、図７（ｂ）に示すように、接合基板４１（前記図７（ａ）参照）と緩和ＳｉＧｅ層４２（前記図７（ａ）参照）とに水素を導入して、接合基板４１と緩和ＳｉＧｅ層４２とをエッチング除去することで、基板１１は、歪みＳｉＧｅ層３１が絶縁層１３上に設けられた状態となる。
【００６９】
次に、図７（ｃ）に示すように、歪みＳｉＧｅ層３１上に、ＳｉＯ2膜１６を形成した後、ＳｉＯ2膜１６上にＳｉＮ膜１７を形成する。続いて、図８（ｄ）に示すように、ＮＭＯＳ領域Ａ’側のＳｉＮ膜１７を露出させた状態で、レジストパターンＲを形成する。次いで、図８（ｅ）に示すように、このレジストパターンＲ（前記図８（ｄ）参照）をマスクに用いたエッチングにより、ＳｉＮ膜１７とＳｉＯ2膜１６を除去する。その後、レジストパターンＲを除去する。
【００７０】
次いで、図８（ｆ）に示すように、ＳｉＮ膜１７とＳｉＯ2膜１６をマスクに用いたエッチングにより、ＮＭＯＳ領域Ａ’側の、歪みＳｉＧｅ層３１と絶縁層１３とを除去することで、緩和ＳｉＧｅ層１２の表面を露出させる。
【００７１】
次に、図９（ｇ）に示すように、ＰＭＯＳ領域Ｂ’側のＳｉＮ膜１７、ＳｉＯ2膜１６、歪みＳｉＧｅ層３１および絶縁層１３を覆う状態で、緩和ＳｉＧｅ層１２上に、ＳｉＮからなる保護膜１８を形成する。その後、図９（ｈ）に示すように、この保護膜１８をエッチバックすることで、ＰＭＯＳ領域Ｂ’側の緩和ＳｉＧｅ層１２上の絶縁層１３、歪みＳｉＧｅ層３１、ＳｉＯ2膜１６およびＳｉＮ膜１７の側壁を覆う状態の保護膜１８を残存させるとともに、ＮＭＯＳ領域Ａ’側の緩和ＳｉＧｅ層１２の表面を露出させる。この保護膜１８は、後工程で、ＮＭＯＳ領域Ａ’側の緩和ＳｉＧｅ層１２上に、歪みＳｉ層をエピタキシャル成長させる際に、ＰＭＯＳ領域Ｂ’側の歪みＳｉＧｅ層３１から横方向へＳｉ層が成長することを防止するために設けられるものである。
【００７２】
次いで、図９（ｉ）に示すように、緩和ＳｉＧｅ層１２上に、引っ張り歪み状態の歪みＳｉ層２１をエピタキシャル成長させる。この際、歪みＳｉ層２１をＰＭＯＳ領域Ｂ’側の歪みＳｉＧｅ層３１と同程度の高さまで成長させることが好ましい。ただし、この歪みＳｉ層２１の膜厚は上述したような歪みＳｉ層２１の歪み率である程度決定されることから、図７（ａ）を用いて説明したように絶縁層１３の膜厚でＰＭＯＳ領域Ｂ’側の表面の高さを調整することが好ましい。
【００７３】
次に、図１０（ｊ）に示すように、ＰＭＯＳ領域Ｂ’側のＳｉＮ膜１７（前記図９（ｉ）参照）およびＳｉＯ2膜１６（前記図９（ｉ）参照）を除去することで、歪みＳｉＧｅ層３１の表面を露出させる。その後、この歪みＳｉＧｅ層３１上に、例えばＳｉからなるキャップ膜３２を形成する。この場合には、Ｓｉ層を歪みＳｉＧｅ層３１上にエピタキシャル成長させることとする。これにより、Ｓｉ層からなるキャップ膜３２は歪みを有して形成される。また、この際、歪みＳｉ層２１の表面も露出されていることから、歪みＳｉ層２１上にＳｉ層がさらに成長した状態となる。
【００７４】
なお、ここでは、歪みＳｉ層２１を成長させた後、歪みＳｉＧｅ層３１の表面を露出させて、キャップ膜３２を形成することとしたが、図７（ｂ）を用いて説明した工程において、絶縁層１３上に歪みＳｉＧｅ層３１を形成した後、歪みＳｉＧｅ層３１の表面にＳｉ層をエピタキシャル成長させてキャップ膜３２を形成してもよい。この場合には、その後の図８（ｆ）を用いて説明した工程において、ＮＭＯＳ領域Ａ’側の絶縁層１３および歪みＳｉＧｅ層３１を除去する際、ＮＭＯＳ領域Ａ’のキャップ膜３２も一緒に除去される。
【００７５】
次いで、図１０（ｋ）に示すように、ＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’との間の保護膜１８（前記図１０（ｊ）参照）を含む領域に、レジストパターンをマスクに用いたエッチングにより、緩和ＳｉＧｅ層１２の内部に達する深さのトレンチ１４を形成し、このトレンチ１４の内部を例えばＳｉＯ2からなる素子分離膜１５で埋め込む。
【００７６】
この後の工程は、第１実施形態と同様に、通常のＣＭＯＳトランジスタと同様の工程で行うことで、図１０（ｌ）に示すように、ＮＭＯＳ領域Ａ’にＮＭＯＳトランジスタ２０を形成するとともに、ＰＭＯＳ領域Ｂ’にＰＭＯＳトランジスタ３０を形成する。
【００７７】
このような半導体装置およびその製造方法であっても、ＮＭＯＳ領域Ａ’では、電子移動度が最も向上する面方位（１００）を有する引っ張り歪み状態の歪みＳｉ層２１にＮＭＯＳトランジスタ２０が形成されるとともに、ＰＭＯＳ領域Ｂ’では、正孔移動度が最も向上する面方位（１１０）の圧縮歪み状態の歪みＳｉＧｅ層３１にＰＭＯＳトランジスタ３０が形成される。これにより、ＣＭＯＳデバイスにおけるＮＭＯＳトランジスタ２０の電子移動度とＰＭＯＳトランジスタ３０の正孔移動度を向上させることが可能となる。したがって、ＣＭＯＳデバイスの性能を向上させることができる。
【００７８】
また、ＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’の表面の高さが同程度となるように調整することで、ＮＭＯＳ領域Ａ’とＰＭＯＳ領域Ｂ’との間での段差が抑制されることから、各領域に形成されるトランジスタと接続するコンタクトホールを精度よく形成することができるとともに、ＣＭＯＳデバイスの歩留まりを向上させることが可能である。
【００７９】
なお、本実施形態では、ＰＭＯＳトランジスタ３０が歪みＳｉＧｅ層３１に設けられることとしたが、本発明はこれに限定されず、歪みのないＳｉ層でもよい。この場合には、図７（ａ）を用いて説明した工程において、絶縁層１３上に表面の面方位が（１１０）のＳｉ層からなる接合基板４１を直接貼り合わせる。そして、この接合基板４１にＰＭＯＳトランジスタ３０を形成する。これにより、ＰＭＯＳトランジスタ３０を正孔移動度の最も高い面方位（１１０）を有する第１の半導体層に形成することができる。ただし、ＰＭＯＳトランジスタ３０を圧縮歪み状態の歪みＳｉＧｅ層３１に形成した方が、ＰＭＯＳトランジスタ３０の正孔移動度をより向上させることができるため、好ましい。
【００８０】
また、本実施形態ではＰＭＯＳ領域（第１の素子領域）Ｂ’に面方位（１１０）の歪みＳｉＧｅ層（第１の半導体層）３１を用い、ＮＭＯＳ領域（第２の素子領域）Ａ’に面方位（１００）の歪みＳｉ層（第２の半導体層）２１を用いることとしたが、本発明はこれに限定されず、第１実施形態と同様に、第１の半導体層または第２の半導体層のどちらか一方に、面方位（１１１）を有する半導体層を用いてもよい。
【００８１】
これにより、ＮＭＯＳ領域Ａ’において、面方位（１１１）の第２の半導体層を用いることで、面方位（１１０）の半導体層を用いた場合よりも電子移動度を向上させることができる。この場合には、基板１１に表面の面方位が（１１１）のＳｉ単結晶層からなるＳｉ基板を用い、この面方位を維持した状態で、緩和ＳｉＧｅ層１２を介して、面方位（１１１）の歪みＳｉ層２１をエピタキシャル成長させる。
【００８２】
また、ＰＭＯＳ領域Ｂ’において、面方位（１１１）の第１の半導体層を用いることで、面方位（１１０）の半導体層を用いた場合よりも正孔移動度を向上させることができる。この場合には、接合基板４１に表面の面方位が（１１１）のＳｉ単結晶層からなるＳｉ基板を用い、この面方位を維持した状態で、緩和ＳｉＧｅ層４２を介して、面方位（１１１）の歪みＳｉＧｅ層３１を形成し、絶縁層１３上に貼り合わせる。
【００８３】
ただし、ＮＭＯＳ領域Ａ’に面方位（１００）の第２の半導体層を用い、ＰＭＯＳ領域Ｂ’に面方位（１１０）の第１の半導体層を用いた方が、電子移動度および正孔移動度をより向上させることができるため、好ましい。
【図面の簡単な説明】
【００８４】
【図１】本発明の半導体装置に係る第１実施形態を説明するための断面構成図である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図５】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その４）である。
【図６】本発明の半導体装置に係る第２実施形態を説明するための断面構成図である。
【図７】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。
【図８】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【図９】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その３）である。
【図１０】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その４）である。
【符号の説明】
【００８５】
１１…基板、１３…絶縁層、２１…歪みＳｉ層、３１…歪みＳｉＧｅ層、Ａ，Ａ’…ＮＭＯＳ領域、Ｂ，Ｂ’…ＰＭＯＳ領域
【特許請求の範囲】
【請求項１】
第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置であって、
前記第１の素子領域の基板上に設けられるとともに、前記基板の表面と異なる面方位を有する第１の半導体層と、
前記第２の素子領域の基板上に設けられるとともに、前記基板の表面と同じ面方位を有する歪み層からなる第２の半導体層とを備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の素子領域はＮＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＰＭＯＳトランジスタ領域であり、
前記第１の半導体層の面方位は（１００）であるとともに、前記第２の半導体層は圧縮歪み状態の歪み層からなる
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の素子領域はＰＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＮＭＯＳトランジスタ領域であり、
前記第１の半導体層の面方位は（１１０）であるともに、前記第２の半導体層は引っ張り歪み状態の歪み層からなる
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の半導体層が歪み層で形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１の素子領域はＮＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＰＭＯＳトランジスタ領域であり、
前記第１の半導体層は、面方位（１００）の引っ張り歪み状態の歪み層からなり、
前記第２の半導体層は、面方位（１１０）の圧縮歪み状態の歪み層からなる
ことを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１の素子領域はＰＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＮＭＯＳトランジスタ領域であり、
前記第１の半導体層は、面方位（１１０）の圧縮歪み状態の歪み層からなり、
前記第２の半導体層は、面方位（１００）の引っ張り歪み状態の歪み層からなる
ことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１の半導体層は、前記基板上に絶縁膜を介して貼り合わせてなるとともに
前記第２の半導体層は、前記基板上にエピタキシャル成長により形成してなる
ことを特徴とする半導体装置。
【請求項８】
第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、
前記基板上に絶縁層を形成するとともに、前記基板の表面と面方位の異なる第１の半導体層を前記絶縁層上に貼り合わせる第１工程と、
前記第２の素子領域の前記絶縁層および前記第１の半導体層を除去して前記基板を露出する第２工程と、
露出された第２の素子領域の基板上に、前記基板の表面の面方位を維持した状態で、歪み層からなる第２の半導体層をエピタキシャル成長させる第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１の素子領域はＮＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＰＭＯＳトランジスタ領域であり、
前記第１工程では、面方位（１００）の前記第１の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第３工程では、圧縮歪み状態の歪み層からなる前記第２の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記第１の素子領域はＰＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＮＭＯＳトランジスタ領域であり、
前記第１工程では、面方位（１１０）の前記第１の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第３工程では、引っ張り歪み状態の歪み層からなる前記第２の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記第１の半導体層が歪み層で形成されている
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第１の素子領域はＮＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＰＭＯＳトランジスタ領域であり、
前記第１工程では、面方位（１００）の引っ張り歪み状態の歪み層からなる前記第１の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第３工程では、面方位（１１０）の圧縮歪み状態の歪み層からなる前記第２の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記第１の素子領域はＰＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＮＭＯＳトランジスタ領域であり、
前記第１工程では、面方位（１１０）の圧縮歪み状態の歪み層からなる前記第１の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第３工程では、面方位（１００）の引っ張り歪み状態の歪み層からなる前記第２の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項１】
第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置であって、
前記第１の素子領域の基板上に設けられるとともに、前記基板の表面と異なる面方位を有する第１の半導体層と、
前記第２の素子領域の基板上に設けられるとともに、前記基板の表面と同じ面方位を有する歪み層からなる第２の半導体層とを備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の素子領域はＮＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＰＭＯＳトランジスタ領域であり、
前記第１の半導体層の面方位は（１００）であるとともに、前記第２の半導体層は圧縮歪み状態の歪み層からなる
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の素子領域はＰＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＮＭＯＳトランジスタ領域であり、
前記第１の半導体層の面方位は（１１０）であるともに、前記第２の半導体層は引っ張り歪み状態の歪み層からなる
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の半導体層が歪み層で形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１の素子領域はＮＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＰＭＯＳトランジスタ領域であり、
前記第１の半導体層は、面方位（１００）の引っ張り歪み状態の歪み層からなり、
前記第２の半導体層は、面方位（１１０）の圧縮歪み状態の歪み層からなる
ことを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１の素子領域はＰＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＮＭＯＳトランジスタ領域であり、
前記第１の半導体層は、面方位（１１０）の圧縮歪み状態の歪み層からなり、
前記第２の半導体層は、面方位（１００）の引っ張り歪み状態の歪み層からなる
ことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１の半導体層は、前記基板上に絶縁膜を介して貼り合わせてなるとともに
前記第２の半導体層は、前記基板上にエピタキシャル成長により形成してなる
ことを特徴とする半導体装置。
【請求項８】
第１の素子領域と第２の素子領域とを同一の基板に備えた半導体装置の製造方法であって、
前記基板上に絶縁層を形成するとともに、前記基板の表面と面方位の異なる第１の半導体層を前記絶縁層上に貼り合わせる第１工程と、
前記第２の素子領域の前記絶縁層および前記第１の半導体層を除去して前記基板を露出する第２工程と、
露出された第２の素子領域の基板上に、前記基板の表面の面方位を維持した状態で、歪み層からなる第２の半導体層をエピタキシャル成長させる第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１の素子領域はＮＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＰＭＯＳトランジスタ領域であり、
前記第１工程では、面方位（１００）の前記第１の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第３工程では、圧縮歪み状態の歪み層からなる前記第２の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記第１の素子領域はＰＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＮＭＯＳトランジスタ領域であり、
前記第１工程では、面方位（１１０）の前記第１の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第３工程では、引っ張り歪み状態の歪み層からなる前記第２の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記第１の半導体層が歪み層で形成されている
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第１の素子領域はＮＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＰＭＯＳトランジスタ領域であり、
前記第１工程では、面方位（１００）の引っ張り歪み状態の歪み層からなる前記第１の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第３工程では、面方位（１１０）の圧縮歪み状態の歪み層からなる前記第２の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記第１の素子領域はＰＭＯＳトランジスタ領域であるとともに、前記第２の素子領域はＮＭＯＳトランジスタ領域であり、
前記第１工程では、面方位（１１０）の圧縮歪み状態の歪み層からなる前記第１の半導体層を前記絶縁層上に貼り合わせるとともに、
前記第３工程では、面方位（１００）の引っ張り歪み状態の歪み層からなる前記第２の半導体層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−１０８４６８（Ｐ２００６−１０８４６８Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−２９４５６２（Ｐ２００４−２９４５６２）
【出願日】平成１６年１０月７日（２００４．１０．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１０月７日（２００４．１０．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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