半導体装置の製造方法
【課題】 ゲート電極上に形成するコンタクトホールの底面の金属膜の表面が酸化されるのを抑制する。
【解決手段】 基板上コンタクトホール19a、19bと、底面に金属膜7aを露出させたゲート電極上コンタクトホール19cとを形成した後、基板上コンタクトホール19a、19bの底面に露出したシリコン基板1にそれぞれ不純物を注入してN型イオン注入層21、P型イオン注入層23を形成する。その後、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cが埋め込まれない膜厚で、これらのコンタクトホールの内面に金属酸化防止膜24を形成する。そして、熱処理により不純物を活性化させた後に、それぞれのコンタクトホールの底面の金属酸化防止膜24を除去する。
このように形成することにより、上記熱処理において金属膜7aの表面が酸化されるのを抑制することができる。
【解決手段】 基板上コンタクトホール19a、19bと、底面に金属膜7aを露出させたゲート電極上コンタクトホール19cとを形成した後、基板上コンタクトホール19a、19bの底面に露出したシリコン基板1にそれぞれ不純物を注入してN型イオン注入層21、P型イオン注入層23を形成する。その後、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cが埋め込まれない膜厚で、これらのコンタクトホールの内面に金属酸化防止膜24を形成する。そして、熱処理により不純物を活性化させた後に、それぞれのコンタクトホールの底面の金属酸化防止膜24を除去する。
このように形成することにより、上記熱処理において金属膜7aの表面が酸化されるのを抑制することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置の製造方法に関し、特にコンタクトホールの形成方法に関する。
【背景技術】
【0002】
トランジスタのゲート電極の抵抗を低くするため、多結晶シリコン膜の上に金属膜を積層した構造のゲート電極が広く用いられている。以下、このゲート電極をシリコン基板上に形成した後に、シリコン基板上およびゲート電極上にコンタクトホールを形成する例を説明する。
【0003】
まず、シリコン基板上に多結晶シリコン膜および金属膜を積層したゲート電極を形成する。次に、このゲート電極をマスクとしてシリコン基板の表面に拡散層を形成する。そして、シリコン基板上およびゲート電極上に層間絶縁膜を形成する。
次に、層間絶縁膜を選択的にエッチングして、底面にシリコン基板を露出させた基板上コンタクトホールと、底面に金属膜を露出させたゲート電極上コンタクトホールとを形成する。
【0004】
次に、基板上コンタクトホールと、これと隣接するゲート電極との間の絶縁性を確保するため、基板上コンタクトホールおよびゲート電極上コンタクトホールの側面に、シリコン窒化膜などからなるサイドウォールを形成する。
そして、基板上コンタクトホールの底面に露出したシリコン基板に不純物を注入した後に、熱処理を行って不純物を活性化させる(例えば、特許文献1参照)。
【0005】
【特許文献1】特開平9−213802号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記従来技術の不純物を活性化させる熱処理において、ゲート電極上コンタクトホールの底面に露出した金属膜の表面が酸化されて金属酸化物が形成され、ゲート電極上コンタクトの導通不良を引き起こしてしまうという問題があった。
また、上記の金属酸化物形成を避けるため基板上コンタクトホールのみを形成した後に、その底面に露出したシリコン基板に不純物を注入して熱処理を行い、その後にゲート電極上コンタクトホールを形成するという方法では、コンタクトホールを形成するためのリソグラフィおよびエッチングの工程数が増加してしまうという問題があった。
【0007】
本発明は上記課題を解決するためになされたもので、コンタクトホールを形成するための工程数増加を抑え、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る半導体装置の製造方法は、基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、前記基板上コンタクトホールの底面に露出した前記基板に不純物を注入する工程と、前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、前記基板に注入した前記不純物を熱処理して活性化させる工程と、前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程とを含むことを特徴とする。
【0009】
また、本発明に係る半導体装置の製造方法は、基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、前記基板上コンタクトホールの底面に形成した前記金属酸化防止膜を介して前記基板に不純物を注入する工程と、前記基板に注入した前記不純物を熱処理して活性化させる工程と、前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【0010】
本発明によれば、コンタクトホールを形成するための工程数増加を抑え、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した半導体装置の製造方法を得ることができる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【0012】
実施の形態1.
本実施の形態では、シリコン基板上にN型の金属酸化膜半導体(Metal Oxide Semiconductor;以下、「MOS」という)トランジスタおよびP型のMOSトランジスタを形成した後に、全面に層間絶縁膜を形成して、シリコン基板上とトランジスタのゲート電極上とにコンタクトホールを形成する半導体装置の製造方法について説明する(以下、N型のMOS、P型のMOSをそれぞれ「NMOS」、「PMOS」という)。
【0013】
NMOSトランジスタおよびPMOSトランジスタを形成する工程は、不純物の導電型(N型またはP型)以外は共通であるため、NMOSトランジスタを形成する工程を中心に説明する。
【0014】
まず、図1に示すように、シリコン基板1の主面に素子分離2を形成する。次に、シリコン基板1の表面にゲート絶縁膜3、多結晶シリコン膜4、および窒化タングステン膜5を順次形成する(以下、多結晶シリコン膜4および窒化タングステン膜5を全体として「電極膜6」という)。
【0015】
次に、電極膜6の上に金属膜7を形成する(以下、電極膜6および金属膜7を全体として「ゲート電極膜8」という)。
このとき、金属膜7としてタングステン膜を用いるようにすると好適である。タングステン膜は、多結晶シリコン膜よりも抵抗が低いため最終的に形成されるゲート電極の抵抗を低くすることができる。
【0016】
さらに、ゲート電極膜8の上に、シリコン窒化膜などのハードマスク膜9を形成する。そして、ハードマスク膜9の上に、リソグラフィによりレジストパターン10を形成する。
【0017】
次に、図1に示したレジストパターン10をマスクとしてハードマスク膜9、ゲート電極膜8、ゲート絶縁膜3をエッチングして、図2に示すように、ハードマスク9a、ゲート電極8a(電極膜6aと金属膜7aの積層膜)、およびゲート絶縁膜3aを形成する。このようにして、シリコン基板1の上に電極膜6aおよび金属膜7aを順次積層したゲート電極8aを形成する。
そして、ハードマスク9aをマスクとしてリンなどのN型不純物のイオン注入を行い、シリコン基板1の表面に低濃度拡散層領域11aを形成する。
【0018】
次に、図3に示すように、ハードマスク9a、ゲート電極8a、およびゲート絶縁膜3aの側面にシリコン窒化膜などのサイドウォール12を形成する。
そして、サイドウォール12およびハードマスク9aをマスクとして、砒素などのN型不純物のイオン注入を行い、シリコン基板1の表面に高濃度拡散層領域13aを形成する。
その後、低濃度拡散層領域11aおよび高濃度拡散層領域13aに注入された不純物を熱処理して活性化させる。
以上の方法により、NMOSトランジスタを形成する。
【0019】
次に、PMOSトランジスタの形成方法について説明する。
上述したシリコン基板1の主面に素子分離を形成する工程(図1参照)からゲート電極8aを形成するまでの工程(図2参照)をNMOSの形成と同時に行った後、NMOSトランジスタの低濃度拡散層領域11aを形成する工程に置き換えて、二弗化硼素(BF2)などのP型不純物をイオン注入して、PMOSトランジスタの低濃度拡散層領域11b(図示しない)を形成する。さらに、NMOSトランジスタの高濃度拡散層領域13aを形成する工程(図3参照)に置き換えて、硼素(B)などのP型不純物をイオン注入して、PMOSトランジスタの高濃度拡散層領域13b(図示しない)を形成する。
その他の工程については、NMOSトランジスタの形成方法と同一とする。
以上の方法により、PMOSトランジスタを形成する。
【0020】
図4は、上述した方法によりNMOSトランジスタおよびPMOSトランジスタを形成した後の半導体装置の平面図である。また、図5(a)、(b)、(c)は、それぞれ図4のA−A’方向、B−B’方向、C−C’方向の断面図である。
図4および図5に示すように、NMOS領域14、PMOS領域15、素子分離領域16の上を横切るようにゲート絶縁膜3a、ゲート電極8a、ハードマスク9aの積層膜が形成され、この積層膜の側面にサイドウォール12が形成されている。そして、NMOS領域14およびPMOS領域15にそれぞれNMOSトランジスタ、PMOSトランジスタが形成されている。
【0021】
次に、図6(図4に対応する平面図)および図7(図5に対応する断面図)に示すように、シリコン基板1上およびゲート電極8a上に層間絶縁膜17を形成する。そして、その上にリソグラフィによりレジストパターン18を形成して、これをマスクとして層間絶縁膜17を選択的にエッチングする。
これにより、NMOS領域14の層間絶縁膜17の中で、底面にシリコン基板1を露出させた基板上コンタクトホール19aを形成する。同様に、PMOS領域15の層間絶縁膜17の中で、底面にシリコン基板1を露出させた基板上コンタクトホール19bを形成する。また、素子分離領域16の層間絶縁膜17の中で、底面に金属膜7aを露出させたゲート電極上コンタクトホール19cを形成する。
このとき、それぞれのコンタクトホールのホール径は、例えば180〜220nm程度となるように形成する。
(なお、これ以降の工程についての平面図は図6とほぼ同一であるので、図6の平面図を適宜参照して、半導体装置の断面図のみにより説明する。)
【0022】
次に、図8に示すように、層間絶縁膜17の上にリソグラフィによりレジストパターン20を形成する。これをマスクとしてNMOS領域14(図6参照)に形成した基板上コンタクトホール19aの底面に露出したシリコン基板1に不純物を注入する。
例えば、リン(P)を5〜50keV程度の加速エネルギー、1×1013〜1×1015/cm2程度の打ち込み量でイオン注入して、基板上コンタクトホール19aの底面に露出したシリコン基板1にN型イオン注入層21を形成する。
これにより、後に基板上コンタクトホール19aの内部に金属膜を埋め込んで形成するビアとシリコン基板1との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン20を除去する。
【0023】
次に、図9に示すように、層間絶縁膜17の上にリソグラフィによりレジストパターン22を形成する。これをマスクとしてPMOS領域15(図6参照)に形成した基板上コンタクトホール19bの底面に露出したシリコン基板1に不純物を注入する。
例えば、二弗化硼素(BF2)を5〜100keV程度の加速エネルギー、1×1013〜1×1015/cm2程度の打ち込み量でイオン注入して、基板上コンタクトホール19bの底面に露出したシリコン基板1にP型イオン注入層23を形成する。
これにより、後に基板上コンタクトホール19bの内部に金属膜を埋め込んで形成するビアとシリコン基板1との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン22を除去する。
【0024】
次に、図10に示すように、基板上コンタクトホール19a、19b、およびゲート電極上コンタクトホール19cが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成する。
例えば、プラズマ化学気相成長(Chemical Vapor Deposition;以下、「CVD」という)法などにより、酸素を遮断した条件下でシリコン窒化膜を形成する。
【0025】
このように金属酸化防止膜24としてシリコン窒化膜を用いることにより、後に行うN型イオン注入層21およびP型イオン注入層23を熱処理する工程において、ゲート電極上コンタクトホール19cの底面の金属膜7aの表面が酸化されるのを抑制することができる。
【0026】
また、それぞれのコンタクトホール径は前述したように、例えば180〜220nm程度に形成されているので、金属酸化防止膜24を、これらのコンタクトホールが埋め込まれないような薄い膜厚、例えば5〜50nm程度の膜厚で形成する。
なお、金属酸化防止膜24として、シリコン窒化膜(SiN膜)に置き換えてSiON膜、SiC膜、SiCN膜などの膜を形成しても良い。
【0027】
次に、コンタクトホール19a、19bの底面(図8および図9参照)に露出したシリコン基板1に注入した不純物を熱処理して活性化させる。
例えば、窒素雰囲気中で700〜1000℃の温度で炉アニールなどの熱処理を行う。または、炉アニールに置き換えてランプアニールなどにより熱処理を行っても良い。
【0028】
上記の温度(700〜1000℃)で熱処理を行うことにより、N型イオン注入層21およびP型イオン注入層23に注入した不純物を活性化させ、これらのイオン注入層に導電性をもたせることができる。また、ゲート電極上コンタクトホール19cの底面の金属膜7aの表面が酸化されるのを抑制することができる。
【0029】
また、ゲート電極上コンタクトホール19cの底面の金属膜7aの表面は金属酸化防止膜24により覆われているため、上記熱処理で巻き込み酸化があっても金属酸化7aの表面が酸化されるのを効果的に抑制することができる。
【0030】
次に、図10に示した金属酸化防止膜24をエッチバックして、図11に示すように、それぞれのコンタクトホールの底面に形成した金属酸化防止膜を除去する。これにより、基板上コンタクトホール19a、19b、およびゲート電極上コンタクトホール19cの側面にそれぞれ金属酸化防止膜24aを形成する。
【0031】
このとき、前述したようにそれぞれのコンタクトホールが埋め込まれない所定膜厚でそれぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成した(図10参照)ので、基板上コンタクトホール19a、19bの底面にシリコン基板1を露出させることができ、ゲート電極上コンタクトホール19cの底面に金属膜7aを露出させることができる。
これにより、後の工程でそれぞれのコンタクトホールの底面を金属膜で被覆することができ、最終的に形成されるビアの導通不良を抑制することができる。
【0032】
次に、図12に示すように、基板上コンタクトホール19a、19b、およびゲート電極上コンタクトホール19cの内面にTi/TiN膜(Ti膜およびTiN膜の積層膜)25をCVD法などにより形成する。さらに、それぞれのコンタクトホールの内面のTi/TiN膜25により形成された窪みを埋め込むように、タングステンなどの埋め込み金属膜26をCVD法などにより形成する。
【0033】
次に、図12に示した基板上コンタクトホール19a、19b、およびゲート電極上コンタクトホール19cの外部に形成されたTi/TiN膜25および埋め込み金属膜26を化学機械研磨(Chemical Mechanical Polishing;以下、「CMP」という)またはエッチバックなどにより除去する。これにより図13に示すように、基板上コンタクトホール19a、19b、ゲート電極上コンタクトホール19cの中に、それぞれTi/TiN膜25aおよび埋め込み金属膜26aからなるビア27aを形成する。
【0034】
次に、図示しないが、前述したそれぞれのコンタクトホールの中に形成したビア27aおよび層間絶縁膜17の上にアルミニウム膜を形成し、その上にリソグラフィによりレジストパターンを形成する。これをマスクとしてアルミニウム膜をエッチングして、図14に示すように、それぞれのコンタクトホールの中に形成されたビア27aの上に、それぞれアルミニウム配線28を形成する。
【0035】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、まずシリコン基板1上に電極膜6aおよび金属膜7aを順次積層したゲート電極8aを形成して、シリコン基板1上およびゲート電極8a上に層間絶縁膜17を形成するようにした。
次に層間絶縁膜17の中で、底面にシリコン基板1を露出させた基板上コンタクトホール19aおよび19bと、底面に金属膜7aを露出させたゲート電極上コンタクトホール19cとを形成し、基板上コンタクトホール19aおよび19bの底面に露出したシリコン基板1に不純物を注入するようにした。
さらに、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成するようにした。
そして、シリコン基板1に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜24を除去するようにした。
【0036】
このように形成することにより、基板上コンタクトホール19a、19bと、ゲート電極上コンタクトホール19cとを同時に形成することができ、ゲート電極上コンタクトホール19cの底面の金属膜7aの表面が酸化されるのを抑制することができる。
従って、コンタクトホールを形成する工程数増加を抑えて、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した、優れた半導体装置の製造方法を得ることができる。
【0037】
実施の形態2.
まず、シリコン基板1上にNMOSトランジスタおよびPMOSトランジスタを形成する工程から、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cを形成するまでの工程(図1〜図7)を、実施の形態1と同様にして行う。
【0038】
その後、図15に示すように、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成する。
この金属酸化防止膜24の形成方法、膜厚などについては、実施の形態1で示した方法と同様とする。
【0039】
次に、図16に示すように、金属酸化防止膜24の上に、リソグラフィによりレジストパターン20を形成する。これをマスクとしてNMOS領域14(図6参照)の基板上コンタクトホール19aの底面に形成した金属酸化防止膜24を介してシリコン基板1に不純物を注入する。
例えば、リン(P)を25〜70keV程度の加速エネルギー、1×1013〜1×1015/cm2程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール19aの底面に形成した金属酸化膜24を介してシリコン基板1にN型イオン注入層21を形成する。
【0040】
このとき、実施の形態1で示した加速エネルギーで金属酸化防止膜24を介して不純物を注入すると、シリコン基板1への注入深さが浅くなる。この注入深さを実施の形態1と同等とするため、図8で示したN型イオン注入層21を形成する工程よりも、加速エネルギーをやや大きくする。
この後、図示しないが、レジストパターン20を除去する。
【0041】
次に、図17に示すように、金属酸化防止膜24の上に、リソグラフィによりレジストパターン22を形成する。これをマスクとしてPMOS領域15(図6参照)の基板上コンタクトホール19bの底面に形成した金属酸化防止膜24を介してシリコン基板1に不純物を注入する。
例えば、二弗化硼素(BF2)を25〜150keV程度の加速エネルギー、1×1013〜1×1015/cm2程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール19bの底面に形成した金属酸化膜24を介してシリコン基板1にP型イオン注入層23を形成する。
【0042】
このとき、実施の形態1で示した加速エネルギーで金属酸化防止膜24を介して不純物を注入すると、シリコン基板1への注入深さが浅くなる。この注入深さを実施の形態1と同等とするため、図9で示したP型イオン注入層23を形成する工程よりも、加速エネルギーをやや大きくする。
この後、図示しないが、レジストパターン22を除去する。
【0043】
このように、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cの側面および底面に金属酸化防止膜24を形成した後に、これを介してコンタクトホール19a、19bの底面に形成した金属酸化膜24を介してシリコン基板1にイオン注入を行うようにした。これにより、イオン注入のチャネリングによる寄生リーク電流を抑制することができる。すなわち、N型イオン注入層21とシリコン基板1との間の寄生リーク電流を抑制することができる。同様に、P型イオン注入層23とシリコン基板1との間の寄生リーク電流を抑制することができる。
【0044】
この後、シリコン基板1に注入した不純物を熱処理して活性化させ、上述したそれぞれのコンタクトホールの底面に形成した金属酸化防止膜24を除去する工程を、実施の形態1と同様にして行う。
それ以降の工程についても、実施の形態1と同様に行う。
【0045】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、まずシリコン基板1上に電極膜6aおよび金属膜7aを順次積層したゲート電極8aを形成して、シリコン基板1上およびゲート電極8a上に層間絶縁膜17を形成するようにした。
次に層間絶縁膜17の中で、底面にシリコン基板1を露出させた基板上コンタクトホール19aおよび19bと、底面に金属膜7aを露出させたゲート電極上コンタクトホール19cとを形成し、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成するようにした。
さらに、基板上コンタクトホール19aおよび19bの底面に形成された金属酸化防止膜24を介してシリコン基板1に不純物を注入するようにした。
そして、シリコン基板1に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜24を除去するようにした。
【0046】
このように形成することにより、実施の形態1の効果に加えて、N型イオン注入層21およびP型イオン注入層23を形成するイオン注入においてチャネリングを防止することができる。これにより、これらのイオン注入層と基板との間の寄生リーク電流を抑制することができる。
【図面の簡単な説明】
【0047】
【図1】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図2】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図3】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図4】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図5】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図6】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図7】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図8】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図9】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図10】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図11】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図12】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図13】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図14】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図15】本発明の実施の形態2に係る半導体装置の製造方法を示す断面図。
【図16】本発明の実施の形態2に係る半導体装置の製造方法を示す断面図。
【図17】本発明の実施の形態2に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【0048】
1 シリコン基板、2 素子分離、3 ゲート絶縁膜、6a 電極膜、7a 金属膜、8a ゲート電極、9a ハードマスク、12 サイドウォール、14 NMOS領域、15 PMOS領域、16 素子分離領域、17 層間絶縁膜、19a、19b 基板上コンタクトホール、19c ゲート電極上コンタクトホール、21 N型イオン注入層、23 P型イオン注入層、24 金属酸化防止膜。
【技術分野】
【0001】
本発明は半導体装置の製造方法に関し、特にコンタクトホールの形成方法に関する。
【背景技術】
【0002】
トランジスタのゲート電極の抵抗を低くするため、多結晶シリコン膜の上に金属膜を積層した構造のゲート電極が広く用いられている。以下、このゲート電極をシリコン基板上に形成した後に、シリコン基板上およびゲート電極上にコンタクトホールを形成する例を説明する。
【0003】
まず、シリコン基板上に多結晶シリコン膜および金属膜を積層したゲート電極を形成する。次に、このゲート電極をマスクとしてシリコン基板の表面に拡散層を形成する。そして、シリコン基板上およびゲート電極上に層間絶縁膜を形成する。
次に、層間絶縁膜を選択的にエッチングして、底面にシリコン基板を露出させた基板上コンタクトホールと、底面に金属膜を露出させたゲート電極上コンタクトホールとを形成する。
【0004】
次に、基板上コンタクトホールと、これと隣接するゲート電極との間の絶縁性を確保するため、基板上コンタクトホールおよびゲート電極上コンタクトホールの側面に、シリコン窒化膜などからなるサイドウォールを形成する。
そして、基板上コンタクトホールの底面に露出したシリコン基板に不純物を注入した後に、熱処理を行って不純物を活性化させる(例えば、特許文献1参照)。
【0005】
【特許文献1】特開平9−213802号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記従来技術の不純物を活性化させる熱処理において、ゲート電極上コンタクトホールの底面に露出した金属膜の表面が酸化されて金属酸化物が形成され、ゲート電極上コンタクトの導通不良を引き起こしてしまうという問題があった。
また、上記の金属酸化物形成を避けるため基板上コンタクトホールのみを形成した後に、その底面に露出したシリコン基板に不純物を注入して熱処理を行い、その後にゲート電極上コンタクトホールを形成するという方法では、コンタクトホールを形成するためのリソグラフィおよびエッチングの工程数が増加してしまうという問題があった。
【0007】
本発明は上記課題を解決するためになされたもので、コンタクトホールを形成するための工程数増加を抑え、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る半導体装置の製造方法は、基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、前記基板上コンタクトホールの底面に露出した前記基板に不純物を注入する工程と、前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、前記基板に注入した前記不純物を熱処理して活性化させる工程と、前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程とを含むことを特徴とする。
【0009】
また、本発明に係る半導体装置の製造方法は、基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、前記基板上コンタクトホールの底面に形成した前記金属酸化防止膜を介して前記基板に不純物を注入する工程と、前記基板に注入した前記不純物を熱処理して活性化させる工程と、前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【0010】
本発明によれば、コンタクトホールを形成するための工程数増加を抑え、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した半導体装置の製造方法を得ることができる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【0012】
実施の形態1.
本実施の形態では、シリコン基板上にN型の金属酸化膜半導体(Metal Oxide Semiconductor;以下、「MOS」という)トランジスタおよびP型のMOSトランジスタを形成した後に、全面に層間絶縁膜を形成して、シリコン基板上とトランジスタのゲート電極上とにコンタクトホールを形成する半導体装置の製造方法について説明する(以下、N型のMOS、P型のMOSをそれぞれ「NMOS」、「PMOS」という)。
【0013】
NMOSトランジスタおよびPMOSトランジスタを形成する工程は、不純物の導電型(N型またはP型)以外は共通であるため、NMOSトランジスタを形成する工程を中心に説明する。
【0014】
まず、図1に示すように、シリコン基板1の主面に素子分離2を形成する。次に、シリコン基板1の表面にゲート絶縁膜3、多結晶シリコン膜4、および窒化タングステン膜5を順次形成する(以下、多結晶シリコン膜4および窒化タングステン膜5を全体として「電極膜6」という)。
【0015】
次に、電極膜6の上に金属膜7を形成する(以下、電極膜6および金属膜7を全体として「ゲート電極膜8」という)。
このとき、金属膜7としてタングステン膜を用いるようにすると好適である。タングステン膜は、多結晶シリコン膜よりも抵抗が低いため最終的に形成されるゲート電極の抵抗を低くすることができる。
【0016】
さらに、ゲート電極膜8の上に、シリコン窒化膜などのハードマスク膜9を形成する。そして、ハードマスク膜9の上に、リソグラフィによりレジストパターン10を形成する。
【0017】
次に、図1に示したレジストパターン10をマスクとしてハードマスク膜9、ゲート電極膜8、ゲート絶縁膜3をエッチングして、図2に示すように、ハードマスク9a、ゲート電極8a(電極膜6aと金属膜7aの積層膜)、およびゲート絶縁膜3aを形成する。このようにして、シリコン基板1の上に電極膜6aおよび金属膜7aを順次積層したゲート電極8aを形成する。
そして、ハードマスク9aをマスクとしてリンなどのN型不純物のイオン注入を行い、シリコン基板1の表面に低濃度拡散層領域11aを形成する。
【0018】
次に、図3に示すように、ハードマスク9a、ゲート電極8a、およびゲート絶縁膜3aの側面にシリコン窒化膜などのサイドウォール12を形成する。
そして、サイドウォール12およびハードマスク9aをマスクとして、砒素などのN型不純物のイオン注入を行い、シリコン基板1の表面に高濃度拡散層領域13aを形成する。
その後、低濃度拡散層領域11aおよび高濃度拡散層領域13aに注入された不純物を熱処理して活性化させる。
以上の方法により、NMOSトランジスタを形成する。
【0019】
次に、PMOSトランジスタの形成方法について説明する。
上述したシリコン基板1の主面に素子分離を形成する工程(図1参照)からゲート電極8aを形成するまでの工程(図2参照)をNMOSの形成と同時に行った後、NMOSトランジスタの低濃度拡散層領域11aを形成する工程に置き換えて、二弗化硼素(BF2)などのP型不純物をイオン注入して、PMOSトランジスタの低濃度拡散層領域11b(図示しない)を形成する。さらに、NMOSトランジスタの高濃度拡散層領域13aを形成する工程(図3参照)に置き換えて、硼素(B)などのP型不純物をイオン注入して、PMOSトランジスタの高濃度拡散層領域13b(図示しない)を形成する。
その他の工程については、NMOSトランジスタの形成方法と同一とする。
以上の方法により、PMOSトランジスタを形成する。
【0020】
図4は、上述した方法によりNMOSトランジスタおよびPMOSトランジスタを形成した後の半導体装置の平面図である。また、図5(a)、(b)、(c)は、それぞれ図4のA−A’方向、B−B’方向、C−C’方向の断面図である。
図4および図5に示すように、NMOS領域14、PMOS領域15、素子分離領域16の上を横切るようにゲート絶縁膜3a、ゲート電極8a、ハードマスク9aの積層膜が形成され、この積層膜の側面にサイドウォール12が形成されている。そして、NMOS領域14およびPMOS領域15にそれぞれNMOSトランジスタ、PMOSトランジスタが形成されている。
【0021】
次に、図6(図4に対応する平面図)および図7(図5に対応する断面図)に示すように、シリコン基板1上およびゲート電極8a上に層間絶縁膜17を形成する。そして、その上にリソグラフィによりレジストパターン18を形成して、これをマスクとして層間絶縁膜17を選択的にエッチングする。
これにより、NMOS領域14の層間絶縁膜17の中で、底面にシリコン基板1を露出させた基板上コンタクトホール19aを形成する。同様に、PMOS領域15の層間絶縁膜17の中で、底面にシリコン基板1を露出させた基板上コンタクトホール19bを形成する。また、素子分離領域16の層間絶縁膜17の中で、底面に金属膜7aを露出させたゲート電極上コンタクトホール19cを形成する。
このとき、それぞれのコンタクトホールのホール径は、例えば180〜220nm程度となるように形成する。
(なお、これ以降の工程についての平面図は図6とほぼ同一であるので、図6の平面図を適宜参照して、半導体装置の断面図のみにより説明する。)
【0022】
次に、図8に示すように、層間絶縁膜17の上にリソグラフィによりレジストパターン20を形成する。これをマスクとしてNMOS領域14(図6参照)に形成した基板上コンタクトホール19aの底面に露出したシリコン基板1に不純物を注入する。
例えば、リン(P)を5〜50keV程度の加速エネルギー、1×1013〜1×1015/cm2程度の打ち込み量でイオン注入して、基板上コンタクトホール19aの底面に露出したシリコン基板1にN型イオン注入層21を形成する。
これにより、後に基板上コンタクトホール19aの内部に金属膜を埋め込んで形成するビアとシリコン基板1との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン20を除去する。
【0023】
次に、図9に示すように、層間絶縁膜17の上にリソグラフィによりレジストパターン22を形成する。これをマスクとしてPMOS領域15(図6参照)に形成した基板上コンタクトホール19bの底面に露出したシリコン基板1に不純物を注入する。
例えば、二弗化硼素(BF2)を5〜100keV程度の加速エネルギー、1×1013〜1×1015/cm2程度の打ち込み量でイオン注入して、基板上コンタクトホール19bの底面に露出したシリコン基板1にP型イオン注入層23を形成する。
これにより、後に基板上コンタクトホール19bの内部に金属膜を埋め込んで形成するビアとシリコン基板1との接触抵抗や、接合リーク電流を低減させることができる。
この後、図示しないが、レジストパターン22を除去する。
【0024】
次に、図10に示すように、基板上コンタクトホール19a、19b、およびゲート電極上コンタクトホール19cが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成する。
例えば、プラズマ化学気相成長(Chemical Vapor Deposition;以下、「CVD」という)法などにより、酸素を遮断した条件下でシリコン窒化膜を形成する。
【0025】
このように金属酸化防止膜24としてシリコン窒化膜を用いることにより、後に行うN型イオン注入層21およびP型イオン注入層23を熱処理する工程において、ゲート電極上コンタクトホール19cの底面の金属膜7aの表面が酸化されるのを抑制することができる。
【0026】
また、それぞれのコンタクトホール径は前述したように、例えば180〜220nm程度に形成されているので、金属酸化防止膜24を、これらのコンタクトホールが埋め込まれないような薄い膜厚、例えば5〜50nm程度の膜厚で形成する。
なお、金属酸化防止膜24として、シリコン窒化膜(SiN膜)に置き換えてSiON膜、SiC膜、SiCN膜などの膜を形成しても良い。
【0027】
次に、コンタクトホール19a、19bの底面(図8および図9参照)に露出したシリコン基板1に注入した不純物を熱処理して活性化させる。
例えば、窒素雰囲気中で700〜1000℃の温度で炉アニールなどの熱処理を行う。または、炉アニールに置き換えてランプアニールなどにより熱処理を行っても良い。
【0028】
上記の温度(700〜1000℃)で熱処理を行うことにより、N型イオン注入層21およびP型イオン注入層23に注入した不純物を活性化させ、これらのイオン注入層に導電性をもたせることができる。また、ゲート電極上コンタクトホール19cの底面の金属膜7aの表面が酸化されるのを抑制することができる。
【0029】
また、ゲート電極上コンタクトホール19cの底面の金属膜7aの表面は金属酸化防止膜24により覆われているため、上記熱処理で巻き込み酸化があっても金属酸化7aの表面が酸化されるのを効果的に抑制することができる。
【0030】
次に、図10に示した金属酸化防止膜24をエッチバックして、図11に示すように、それぞれのコンタクトホールの底面に形成した金属酸化防止膜を除去する。これにより、基板上コンタクトホール19a、19b、およびゲート電極上コンタクトホール19cの側面にそれぞれ金属酸化防止膜24aを形成する。
【0031】
このとき、前述したようにそれぞれのコンタクトホールが埋め込まれない所定膜厚でそれぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成した(図10参照)ので、基板上コンタクトホール19a、19bの底面にシリコン基板1を露出させることができ、ゲート電極上コンタクトホール19cの底面に金属膜7aを露出させることができる。
これにより、後の工程でそれぞれのコンタクトホールの底面を金属膜で被覆することができ、最終的に形成されるビアの導通不良を抑制することができる。
【0032】
次に、図12に示すように、基板上コンタクトホール19a、19b、およびゲート電極上コンタクトホール19cの内面にTi/TiN膜(Ti膜およびTiN膜の積層膜)25をCVD法などにより形成する。さらに、それぞれのコンタクトホールの内面のTi/TiN膜25により形成された窪みを埋め込むように、タングステンなどの埋め込み金属膜26をCVD法などにより形成する。
【0033】
次に、図12に示した基板上コンタクトホール19a、19b、およびゲート電極上コンタクトホール19cの外部に形成されたTi/TiN膜25および埋め込み金属膜26を化学機械研磨(Chemical Mechanical Polishing;以下、「CMP」という)またはエッチバックなどにより除去する。これにより図13に示すように、基板上コンタクトホール19a、19b、ゲート電極上コンタクトホール19cの中に、それぞれTi/TiN膜25aおよび埋め込み金属膜26aからなるビア27aを形成する。
【0034】
次に、図示しないが、前述したそれぞれのコンタクトホールの中に形成したビア27aおよび層間絶縁膜17の上にアルミニウム膜を形成し、その上にリソグラフィによりレジストパターンを形成する。これをマスクとしてアルミニウム膜をエッチングして、図14に示すように、それぞれのコンタクトホールの中に形成されたビア27aの上に、それぞれアルミニウム配線28を形成する。
【0035】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、まずシリコン基板1上に電極膜6aおよび金属膜7aを順次積層したゲート電極8aを形成して、シリコン基板1上およびゲート電極8a上に層間絶縁膜17を形成するようにした。
次に層間絶縁膜17の中で、底面にシリコン基板1を露出させた基板上コンタクトホール19aおよび19bと、底面に金属膜7aを露出させたゲート電極上コンタクトホール19cとを形成し、基板上コンタクトホール19aおよび19bの底面に露出したシリコン基板1に不純物を注入するようにした。
さらに、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成するようにした。
そして、シリコン基板1に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜24を除去するようにした。
【0036】
このように形成することにより、基板上コンタクトホール19a、19bと、ゲート電極上コンタクトホール19cとを同時に形成することができ、ゲート電極上コンタクトホール19cの底面の金属膜7aの表面が酸化されるのを抑制することができる。
従って、コンタクトホールを形成する工程数増加を抑えて、ゲート電極上コンタクトホールの底面の金属膜の表面が酸化されるのを抑制した、優れた半導体装置の製造方法を得ることができる。
【0037】
実施の形態2.
まず、シリコン基板1上にNMOSトランジスタおよびPMOSトランジスタを形成する工程から、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cを形成するまでの工程(図1〜図7)を、実施の形態1と同様にして行う。
【0038】
その後、図15に示すように、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成する。
この金属酸化防止膜24の形成方法、膜厚などについては、実施の形態1で示した方法と同様とする。
【0039】
次に、図16に示すように、金属酸化防止膜24の上に、リソグラフィによりレジストパターン20を形成する。これをマスクとしてNMOS領域14(図6参照)の基板上コンタクトホール19aの底面に形成した金属酸化防止膜24を介してシリコン基板1に不純物を注入する。
例えば、リン(P)を25〜70keV程度の加速エネルギー、1×1013〜1×1015/cm2程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール19aの底面に形成した金属酸化膜24を介してシリコン基板1にN型イオン注入層21を形成する。
【0040】
このとき、実施の形態1で示した加速エネルギーで金属酸化防止膜24を介して不純物を注入すると、シリコン基板1への注入深さが浅くなる。この注入深さを実施の形態1と同等とするため、図8で示したN型イオン注入層21を形成する工程よりも、加速エネルギーをやや大きくする。
この後、図示しないが、レジストパターン20を除去する。
【0041】
次に、図17に示すように、金属酸化防止膜24の上に、リソグラフィによりレジストパターン22を形成する。これをマスクとしてPMOS領域15(図6参照)の基板上コンタクトホール19bの底面に形成した金属酸化防止膜24を介してシリコン基板1に不純物を注入する。
例えば、二弗化硼素(BF2)を25〜150keV程度の加速エネルギー、1×1013〜1×1015/cm2程度の打ち込み量でイオン注入する。これにより、基板上コンタクトホール19bの底面に形成した金属酸化膜24を介してシリコン基板1にP型イオン注入層23を形成する。
【0042】
このとき、実施の形態1で示した加速エネルギーで金属酸化防止膜24を介して不純物を注入すると、シリコン基板1への注入深さが浅くなる。この注入深さを実施の形態1と同等とするため、図9で示したP型イオン注入層23を形成する工程よりも、加速エネルギーをやや大きくする。
この後、図示しないが、レジストパターン22を除去する。
【0043】
このように、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cの側面および底面に金属酸化防止膜24を形成した後に、これを介してコンタクトホール19a、19bの底面に形成した金属酸化膜24を介してシリコン基板1にイオン注入を行うようにした。これにより、イオン注入のチャネリングによる寄生リーク電流を抑制することができる。すなわち、N型イオン注入層21とシリコン基板1との間の寄生リーク電流を抑制することができる。同様に、P型イオン注入層23とシリコン基板1との間の寄生リーク電流を抑制することができる。
【0044】
この後、シリコン基板1に注入した不純物を熱処理して活性化させ、上述したそれぞれのコンタクトホールの底面に形成した金属酸化防止膜24を除去する工程を、実施の形態1と同様にして行う。
それ以降の工程についても、実施の形態1と同様に行う。
【0045】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、まずシリコン基板1上に電極膜6aおよび金属膜7aを順次積層したゲート電極8aを形成して、シリコン基板1上およびゲート電極8a上に層間絶縁膜17を形成するようにした。
次に層間絶縁膜17の中で、底面にシリコン基板1を露出させた基板上コンタクトホール19aおよび19bと、底面に金属膜7aを露出させたゲート電極上コンタクトホール19cとを形成し、基板上コンタクトホール19a、19bおよびゲート電極上コンタクトホール19cが埋め込まれない所定膜厚で、それぞれのコンタクトホールの側面および底面に金属酸化防止膜24を形成するようにした。
さらに、基板上コンタクトホール19aおよび19bの底面に形成された金属酸化防止膜24を介してシリコン基板1に不純物を注入するようにした。
そして、シリコン基板1に注入した不純物を熱処理して活性化させ、それぞれのコンタクトホールの底面に形成した金属酸化防止膜24を除去するようにした。
【0046】
このように形成することにより、実施の形態1の効果に加えて、N型イオン注入層21およびP型イオン注入層23を形成するイオン注入においてチャネリングを防止することができる。これにより、これらのイオン注入層と基板との間の寄生リーク電流を抑制することができる。
【図面の簡単な説明】
【0047】
【図1】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図2】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図3】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図4】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図5】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図6】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図7】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図8】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図9】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図10】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図11】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図12】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図13】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図14】本発明の実施の形態1に係る半導体装置の製造方法を示す断面図。
【図15】本発明の実施の形態2に係る半導体装置の製造方法を示す断面図。
【図16】本発明の実施の形態2に係る半導体装置の製造方法を示す断面図。
【図17】本発明の実施の形態2に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【0048】
1 シリコン基板、2 素子分離、3 ゲート絶縁膜、6a 電極膜、7a 金属膜、8a ゲート電極、9a ハードマスク、12 サイドウォール、14 NMOS領域、15 PMOS領域、16 素子分離領域、17 層間絶縁膜、19a、19b 基板上コンタクトホール、19c ゲート電極上コンタクトホール、21 N型イオン注入層、23 P型イオン注入層、24 金属酸化防止膜。
【特許請求の範囲】
【請求項1】
基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、
前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、
前記基板上コンタクトホールの底面に露出した前記基板に不純物を注入する工程と、
前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、
前記基板に注入した前記不純物を熱処理して活性化させる工程と、
前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、
前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、
前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、
前記基板上コンタクトホールの底面に形成した前記金属酸化防止膜を介して前記基板に不純物を注入する工程と、
前記基板に注入した前記不純物を熱処理して活性化させる工程と、
前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項3】
前記金属膜として、タングステン膜を用いることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記金属酸化防止膜として、シリコン窒化膜を用いることを特徴とする請求項1〜3のいずれかに記載の半導体装置の製造方法。
【請求項5】
前記不純物を熱処理して活性化させる工程を、700〜1000℃の温度で行うことを特徴とする請求項1〜4のいずれかに記載の半導体装置の製造方法。
【請求項1】
基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、
前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、
前記基板上コンタクトホールの底面に露出した前記基板に不純物を注入する工程と、
前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、
前記基板に注入した前記不純物を熱処理して活性化させる工程と、
前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
基板上に電極膜および金属膜を順次積層したゲート電極を形成する工程と、
前記基板上および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の中で、底面に前記基板を露出させた基板上コンタクトホールと、底面に前記金属膜を露出させたゲート電極上コンタクトホールとを形成する工程と、
前記基板上コンタクトホールおよび前記ゲート電極上コンタクトホールが埋め込まれない所定膜厚で、前記それぞれのコンタクトホールの側面および底面に金属酸化防止膜を形成する工程と、
前記基板上コンタクトホールの底面に形成した前記金属酸化防止膜を介して前記基板に不純物を注入する工程と、
前記基板に注入した前記不純物を熱処理して活性化させる工程と、
前記それぞれのコンタクトホールの底面に形成した前記金属酸化防止膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項3】
前記金属膜として、タングステン膜を用いることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記金属酸化防止膜として、シリコン窒化膜を用いることを特徴とする請求項1〜3のいずれかに記載の半導体装置の製造方法。
【請求項5】
前記不純物を熱処理して活性化させる工程を、700〜1000℃の温度で行うことを特徴とする請求項1〜4のいずれかに記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2006−114591(P2006−114591A)
【公開日】平成18年4月27日(2006.4.27)
【国際特許分類】
【出願番号】特願2004−298553(P2004−298553)
【出願日】平成16年10月13日(2004.10.13)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成18年4月27日(2006.4.27)
【国際特許分類】
【出願日】平成16年10月13日(2004.10.13)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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