【課題】 ヘテロエピタキシャル成長膜の、応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるために要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。
【解決手段】 単結晶半導体基板１０の上に単結晶半導体基板１０とは格子定数及び／又は熱膨張率が異なる第１単結晶半導体層１２を成長させた後に、水素を含む還元性雰囲気中で熱処理することにより、第１単結晶半導体層１２の表面は平坦化され、結晶欠陥は単結晶半導体基板１０との界面近傍の領域１４に局在化され、表面近傍の領域１６に加わる応力は緩和される。この熱処理工程の後に実施される第２成長工程において、下地となる第１単結晶半導体層１２はその応力が緩和されているので、第１単結晶半導体層１２とは格子定数及び／又は熱膨張率が異なる第２単結晶半導体層１８に応力が加わり、良質な歪み半導体基板を得ることができる。 （もっと読む）

【課題】 半導体措置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。また、ゲート電極８の側壁部には、サイドウォール９が形成されている。そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。シリサイドプロテクション膜１０が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜１０に隣接して金属シリサイド膜６が形成されている。ここで、シリサイドプロテクション膜１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものとする。 （もっと読む）

基板に形成されたひずみシリコンチャネルと、ひずみシリコンチャネルの両端に形成された、基板内のソース／ドレイン領域と、ひずみシリコンチャネルの上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成されたゲートで構成される、電界効果トランジスタ。ひずみシリコンチャネルのドーピング量、基板のドーピング量、およびひずみシリコンチャネルの深さは、電界効果トランジスタのしきい値電圧において、ゲート絶縁層およびひずみシリコンチャネルの表面で、垂直電界がほぼゼロに等しくなるように設計されている。さらに、ゲートは、仕事関数がシリコンのバンドギャップの半分に近い値になるように設計されている。上記のように、本発明は、ひずみシリコンチャネルと、バンドギャップの半分の仕事関数を持つゲート層を有するフェルミＦＥＴを提供するものである。エピタキシャル成長法を利用した関連する形成方法についても説明している。
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【課題】 ＬＤ構造の電解効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を実現する。
【解決手段】 半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極を内包し、前記第２の半導体領域の一部を覆うようにして形成されている。 （もっと読む）

【課題】オン抵抗を増大させず、寄生ＮＰＮトランジスタをオンさせることなく、ホットキャリアに対する信頼性も向上させて半導体装置の安定動作を確保する。
【解決手段】半導体装置は、半導体基板１上に不純物濃度を変えて選択的に形成された第２導電型層２，１１，１６と、この第２導電型層の上に形成された第１導電型ソース領域３と、第２導電型層の上にソース領域３と離間して形成された第１導電型ドレイン領域４と、第１導電型ソース領域３とドレイン領域４の間に絶縁膜５を介して形成されたゲート電極６と、ソース領域３に隣接して形成された第２導電型コンタクト層７と、を備えると共に、ドレイン領域４側の前記第２導電型層の領域１４よりもソース領域側の前記第２導電型層の領域１３の方が高濃度であることを特徴とする。 （もっと読む）

【課題】 接合リーク電流の増加を防止し、ゲート電極の層抵抗を低減可能な半導体装置の製造方法を提供する。
【解決手段】 高融点金属を材料に含むゲート電極を有する半導体装置の製造方法であって、ゲート電極を形成した後、露出したゲート電極の側面を覆うための酸化膜を形成するために所定の温度で酸化する初期酸化を行うステップと、初期酸化の後、初期酸化よりも高温で酸化する追加酸化を行うステップとを有するものである。 （もっと読む）

【課題】 高い密着性と拡散防止性とを備えたバリアメタルを有する半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 基体の上に、シリコンを含有する材料からなる第１の層を形成する工程と、前記第１の層の上に、金属と窒素とを含有する第２の層を形成する工程と、前記第２の層を、還元性ガスを含有する雰囲気のプラズマから得られる活性種に晒す工程と、を備えたことを特徴とする半導体装置の製造方法を提供する。 （もっと読む）

【課題】 後続するコンタクト・ホール工程で使用される層間絶縁（ILD）エッチング停止層を有する高電圧用トランジスタ・デバイスを提供する。
【解決手段】 エッチング停止層は、１０Ω−ｃｍより大きい抵抗を有する高抵抗膜である。この結果、ゲート部において５Vより大きい高電圧を駆動する場合のリークを防止し、破壊電圧は向上する。高電圧用デバイスの製造方法は、現在の低電圧デバイスの製造工程と中電圧デバイスの製造工程と混載可能である。 （もっと読む）

【課題】半導体装置の放熱性を向上させ、素子で生じた熱が特定の回路に伝達され難くする。
【解決手段】半導体装置は、第１素子分離絶縁膜４１と、それにより熱伝導率の低い第２素子分離絶縁膜４２とを備えている。熱の伝達を抑制したいＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間には、熱伝導率の低い第２素子分離絶縁膜４２を配設し、それ以外の素子間には第１素子分離絶縁膜４１を配設する。 （もっと読む）

【課題】 斜めイオン注入工程でイオン注入できない影領域を安定して低減させ、微細化に好適な構造を有する半導体装置およびその製造方法を提供する。
【解決手段】 ｐ型ウェル領域１２を第１および第２領域に区画するように絶縁分離層1３を形成する工程と、絶縁分離層１３と離間して第１領域１２ａに設けられた第１ゲート電極１６と、絶縁分離層１３と第２領域１２ｂとに跨がり、且つ第１ゲート電極１６と相対向する第２ゲート電極１７とを同時に形成する工程と、第２ゲート電極１７の一端をマスクとして垂直方向より所定角度傾けた方向からｐ型不純物イオンを第１領域１２ａに注入し、更に垂直方向よりｎ型不純物イオンを注入してソース／ドレイン領域１９、２０を形成する工程と、第２ゲート電極１７の他端をマスクとして第２領域１２ｂにウェルコンタクト層２１を形成する工程を有している。 （もっと読む）

集積半導体デバイスまたは個別部品上の領域を相互接続するシステムである。第１接続層は、複数の第１および第２の領域を相互接続する第１および第２ランナを有する。第２接続層は、第１ランナを相互接続する第３ランナと第２ランナを相互接続する第４ランナとを有する。第３接続層は、第３ランナに接続される第１パッドと第４ランナに接続される第２パッドとを有する。第１および第２パッドにおいてはんだバンプを使用することにより、パッドを他の回路と接続する。 （もっと読む）

【課題】延伸スペーサを利用した半導体デバイスおよびその形成方法を提供する。
【解決手段】半導体デバイスは、半導体基板１１０を覆うゲートと、ゲートの側壁上にある誘電体ライナー１５０とを含む。この半導体デバイスは、誘電体ライナー１５０に隣接して誘電体ライナー１５０を越えるように半導体基板１１０に沿って横向きに延伸された延伸スペーサ１７０を含む。半導体デバイスは、半導体基板１１０の上面の下方に位置し、ゲート下のチャネル領域１４５に隣接するソース／ドレインをさらに含む。ソース／ドレインは、誘電体ライナー１５０および延伸スペーサ１７０下で延伸される。半導体デバイスは、ソース／ドレインの一部上を覆い、半導体基板１１０に沿って横向きに延伸するシリサイド領域１９０をさらに含む。従って、延伸スペーサ１７０はソース／ドレインの一部上において誘電体ライナー１５０とシリサイド領域１９０との間に形成される。 （もっと読む）

【課題】 キャリアトラップの少ない、かつ信頼性の高い高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板上に核形成のための絶縁膜を介して高誘電体膜によるゲート絶縁膜が形成され、絶縁膜又は／及び高誘電体膜が超臨界二酸化炭素中で処理された膜で形成されて成る。
高誘電体材料を用いて形成されたゲート絶縁膜を有する半導体装置の製造方法であって、半導体基板上に核形成のための絶縁膜を形成を形成し、この絶縁膜上に高誘電体膜を形成し、絶縁膜又は／及び高誘電体膜を超臨界二酸化炭素中で処理する工程を有する。 （もっと読む）

【課題】 高誘電率膜を含むゲート絶縁膜を有するＭＩＳトランジスタを有する半導体装置及びその製造方法に関し、ポリシリコンの異常成長やゲートリーク電流を抑制しうる半導体装置の構造及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成され、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる誘電体膜１６と、誘電体膜１６上に形成され、誘電体膜１６とは異なる誘電体膜１８とを有するゲート絶縁膜２０と、ゲート絶縁膜２０上に形成され、ポリシリコン膜を有するゲート電極２４とを有する。これにより、ポリシリコン膜の形成過程における局所的な異常成長が防止される。また、ゲートリーク電流を大幅に低減することができる。 （もっと読む）

【課題】高ゲート電圧時においても低ゲート電圧時においても高い動作時耐圧を有する高耐圧ＭＯＳトランジスタを備えた半導体集積回路を低コストで製造する方法を提供する。
【解決手段】
ディープグレード領域内にゲート端から離れて高濃度ドレイン領域が形成された高耐圧ＭＯＳトランジスタを製造するにおいて、ゲート絶縁膜を、ゲート電極形成予定領域の外部の少なくとも一部において除去することによって形成された開口部に、ゲート絶縁膜を透過しないエネルギーで不純物を注入して、シャローグレード領域を形成する。 （もっと読む）

【課題】 イオン化水素化ホウ素分子から形成されたイオンビームの注入によってＰ型ドーピングが達成される半導体製造法を提供する。
【解決手段】 イオン化された水素化ホウ素分子クラスターがＰ型トランジスタ構造を形成するために注入される、イオン注入装置及び半導体素子を製造する方法。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）素子の製造において、このクラスターは、ソース及びドレーン構造及びポリゲートに対してＰ型ドーピングを提供するために注入され、これらのドーピング段階は、ＰＭＯＳトランジスタの形成に極めて重要である。分子クラスターイオンは、化学形態Ｂ_nＨ_x⁺及びＢ_nＨ_x^-を有し、ここで、１０＜ｎ＜１００及び０≦ｘ≦ｎ＋４である。
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【課題】 ＭＯＳトランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）形成工程において、サイドウォールスペーサを半導体基板の削れなく形成する。
【解決手段】 半導体基板１００上にゲート絶縁膜１０１を介してゲート電極１０２を形成する工程と、ゲート電極１０２を被覆するようにＳｉＣ_wＨ_xＯ_yＮ_z（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜１０６を堆積する工程と、有機無機ハイブリッド膜１０６の所定部分を酸化層１０８に変換する工程と、酸化層１０８を選択的に除去して、ゲート電極１０２の側壁に有機無機ハイブリッド膜からなるサイドウォールスペーサ１０９を形成する工程を含む。 （もっと読む）

ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ⁻型半導体領域１１やｐ⁻型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
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【課題】高周波電力増幅用電界効果型半導体装置において、耐圧を確保しながらの小型化と高効率化の両立が困難になる。
【解決手段】高周波電力増幅用出力段LDMOSに、歪Siチャネルを用いることで更なる効率向上を実現する。更に、チャネル領域を有する歪Si層の膜厚、欠陥の不活性化、或いはフィールドプレート構造の最適化などによってリーク電流を低減しつつ最大限に効率を高める。 （もっと読む）

【課題】本発明は、シリサイドプロセスを適用したＭＯＳＦＥＴにおいて、シリサイド膜をより大きく形成できるようにする。
【解決手段】たとえば、シリコン基板１１の表面上に設けられたゲート電極１６の側面には、それぞれ、内側ゲート側壁膜１８および外側ゲート側壁膜２１が形成されている。一方、ゲート電極１６の形成位置を除く、シリコン基板１１の表面部には、浅い低濃度拡散層１７、および、二段構造の浅い高濃度拡散層１９と深い高濃度拡散層２２とが形成されている。そして、浅い高濃度拡散層１９および深い高濃度拡散層２２に対応するシリコン基板１１の表面部には、それぞれの高濃度拡散層１９，２２の深さに応じて厚さの異なる二段構造のシリサイド膜２３が形成されている。 （もっと読む）