半導体集積回路装置およびその製造方法
ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ−型半導体領域１１やｐ−型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
【発明の詳細な説明】
【技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ゲート電極として高融点金属膜や高融点金属のシリサイド膜を用いたＭＩＳＦＥＴを有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
ＭＩＳＦＥＴのゲート電極の低抵抗化を図るため、ゲート電極を多結晶シリコン膜とタングステン等の高融点金属との積層膜（いわゆるポリメタルゲート）とする、もしくはゲート電極を多結晶シリコン膜と高融点金属のシリサイド膜との積層膜（いわゆるポリサイドゲート）とする技術がある。
例えば、特開平９−３２１２３９号公報には、多結晶シリコン膜、ＴｉＮ膜およびＷ膜よりなるゲート電極を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開示されている。
また、窒化シリコン膜１７とサイドウォールスペーサ（窒化シリコン膜）１８とを５００℃以下の低温で堆積することにより、ゲート電極（ビット線ＢＬ）を構成するＷ膜の表面の酸化を防止する技術が開示されている。
本発明者らは、ＤＲＡＭとロジックＬＳＩとを同一半導体基板上に形成する半導体集積回路装置の研究・開発を行っている。
このＤＲＡＭは、情報転送用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子からなるメモリセルを有している。また、ロジックＬＳＩは、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴを適宜組み合わせた論理回路を有している。
また、ＭＩＳＦＥＴのゲート電極には、前述したように、ゲート電極の低抵抗化を図るため、ポリメタルゲートやポリサイドゲートが用いられている。
しかしながら、本発明者らがポリメタルゲートを採用した半導体集積回路装置について検討した結果、ポリメタルゲートにおいては、タングステン（Ｗ）等の消失に留意し、洗浄等の処理を行う必要があることが判明した。
追って詳細に説明するように、例えば、ポリメタルゲートの加工直後からゲート電極の側壁にサイドウォール膜を形成するまでの期間は、ゲート電極の側壁からＷ膜等の高融点金属がむきだしの状態となる。
このため前述の期間には、Ｗ膜等の高融点金属を溶解させる過酸化水素水（Ｈ２Ｏ２）やフッ酸（ＨＦ）等の強い洗浄液を用いた洗浄を行うことができず、水（Ｈ２Ｏ）や温水を用いた洗浄ができるにすぎなかった。
その結果、異物の除去率が低下する等、洗浄効率が低下し、以降のプロセスや歩留まり等に悪影響を与えていた。
また、水洗を採用しても、熱処理後にフォトリソグラフィーおよび水洗処理が行われた場合にはＷ膜が欠けることが判明した。
さらに、サイドウォール膜形成後は、過酸化水素水（Ｈ２Ｏ２）等の強い洗浄液を用いた洗浄が可能であると考えられているが、一部にＷ膜が欠けたパターンが確認されるウエハが存在した。
これは、追って詳細に説明するように、異物がＷ膜の上部や側壁に付着し、サイドウォール膜の形成までの処理によってＷ膜の上部や側壁が露出した状態となり、この露出部が洗浄液等により侵食されたものと考えられる。
このようなＷ膜の欠けが生じると、ＭＩＳＦＥＴの特性が劣化し、また、不良となる。
本発明の目的は、半導体集積回路装置の特性を向上させることにある。特に、ゲート電極中に高融点金属膜もしくは高融点金属のシリサイド膜を有するＭＩＳＦＥＴの洗浄効率を向上させ、また、ゲート電極の欠けを防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の開示】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成する工程と、（ｂ）前記導電性膜を選択的にエッチングすることにより導体片を形成する工程と、（ｃ）前記（ｂ）工程の後、前記導体片の側壁から露出した前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側面を窒化する工程と、（ｄ）前記（ｃ）工程の後、前記半導体基板を洗浄する工程と、を有するものである。
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成する工程と、（ｂ）前記導電性膜を選択的にエッチングすることにより導体片を形成する工程と、（ｃ）前記（ｂ）工程の後、前記半導体基板上に他の絶縁膜を堆積し、異方的にエッチングすることによって、前記導体片の側壁に側壁膜を形成する工程と、（ｄ）前記（ｃ）工程の後、前記導体片および前記側壁膜の露出表面を窒化する工程と、（ｅ）前記（ｄ）工程の後、前記半導体基板を洗浄する工程と、を有するものである。
本発明の半導体集積回路装置は、（ａ）半導体基板上に絶縁膜を介して形成された導体片と、（ｂ）前記導体片の両側の前記半導体基板中に不純物領域を有する半導体集積回路装置であって、（ｃ）前記導体片は、少なくともその一部が高融点金属膜もしくは高融点金属のシリサイド膜で構成され、前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側壁には前記高融点金属の窒化膜が形成されているものである。
【図面の簡単な説明】
図１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図７は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図８は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図９は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１０は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１７は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１８は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１９は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２０は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２１は、本発明の実施の形態２の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２２は、本発明の実施の形態２の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２３は、本発明の実施の形態２の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２４は、本発明の実施の形態２の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２５は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２６は、本発明の実施の形態２である他の半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２７は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【発明を実施するための最良の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態の半導体集積回路装置の製造方法を図１〜図１７を用いて工程順に説明する。なお、図１〜図１７は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図であり、各図の左部はＤＲＡＭのメモリセルが形成される領域（メモリセル形成領域）ＭＡを示し、右部は論理回路等が形成される周辺回路形成領域ＰＡを示している。また、必要に応じてゲート電極部の拡大図を記載してある。
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下単に「基板」という）１中に、素子分離２を形成する。この素子分離２は、例えば基板１の素子分離領域をエッチングすることにより溝を形成し、熱酸化することによって、溝の内壁に薄い酸化シリコン膜６を形成した後、溝の内部に絶縁膜として酸化シリコン膜７を埋め込むことにより形成する。
次に、基板１にｐ型不純物（例えばホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理を施すことにより、メモリセル形成領域ＭＡの基板１にｐ型ウエル３および深いｎ型ウエル５を形成し、周辺回路形成領域ＰＡの基板１にｐ型ウエル３およびｎ型ウエル４を形成する。この熱処理は、不純物イオンの活性化、基板１に生じた結晶欠陥等の修復のために行われる。
また、この際、ｐ型ウエル３およびｎ型ウエル４の表面に、ＭＩＳＦＥＴの閾値調整用の不純物をイオン打ち込みする（チャネルインプラ領域）。
次に、図２に示すように、フッ酸系の洗浄液を用いて基板１の表面をウェット洗浄した後、ゲート絶縁膜８として例えば酸化シリコン膜を約８００℃の熱酸化により形成する。
次に、ゲート絶縁膜８上に例えばリン（Ｐ）をドープした膜厚７０ｎｍ程度の低抵抗多結晶シリコン膜９ａをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積し、続いてその上部にスパッタリング法で膜厚５０ｎｍ程度の窒化タングステン（ＷＮ）膜９ｂおよび膜厚１００ｎｍ程度のタングステン（Ｗ）膜９ｃを堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜１０を堆積する。
Ｗ膜９ｃは、ゲート電極の抵抗を下げるために用いられ、他の高融点金属を用いてもよい。また、タングステンシリサイド（ＷＳｉ２）膜等、高融点金属のシリサイド膜を用いてもよい。
また、ＷＮ膜９ｂは、Ｗ膜９ｃと多結晶シリコン膜９ａが接触することにより不所望の反応層が形成されることを防ぐためのバリア膜であり、窒化チタン（ＴｉＮ）膜等の他のバリア膜を用いてもよい。
高融点金属膜や高融点金属のシリサイド膜をゲート電極として直接ゲート絶縁膜の上部に形成しないのは、膜応力によりゲート絶縁膜の耐圧が劣化する、また、ゲート絶縁膜が金属により汚染されその特性が劣化する等の理由による。
次に、図３に示すように、フォトレジスト膜（以下単に「レジスト膜」という、図示せず）をマスクに窒化シリコン膜１０をドライエッチングし、レジスト膜を除去する。さらに、窒化シリコン膜１０をマスクに多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃをドライエッチングし、これらの膜よりなるゲート電極（導体片）９を、メモリセル形成領域ＭＡおよび周辺回路形成領域ＰＡに形成する。なお、メモリセル形成領域ＭＡに形成されたゲート電極９は、ワード線ＷＬとして機能する。
次いで、図４に示すように、ウエットハイドロゲン（Ｗｅｔ．Ｈｙｄｒｏｇｅｎ）酸化により多結晶シリコン膜９ａの側壁に４ｎｍ程度の薄い酸化膜９ｄを形成する。この酸化は、多結晶シリコン膜９ａ等のドライエッチングの際に生じたゲート絶縁膜８のダメージを回復させるために行う。Ｗ膜等の高融点金属は非常に酸化されやすいが、例えば、水蒸気／水素混合ガス中でのライト酸化（ウエットハイドロゲン酸化）を行った場合には、Ｗ膜を酸化することなく、シリコン（多結晶シリコン、シリコン基板）のみを選択的に酸化することができる。なお、図４においては、ゲート電極部の拡大図を図の上部に記載してある（図５〜図１１について同じ）。
次いで、図５に示すように、基板（ゲート電極の側壁）を窒化する。この窒化は、例えばＲＰＮ（リモートプラズマナイトライゼイション：Ｒｅｍｏｔｅ Ｐｌａｓｍａ Ｎｉｔｒｉｚａｔｉｏｎ）法を用いて行うことができる。
ＲＰＮ装置の処理室（チャンバ）には、例えばマイクロ波を用いた遠隔式のプラズマ発生部が設けられている。
このマイクロ波が導入されるプラズマ発生部に窒素や窒素化合物ガス等の原料ガスが供給されると、マイクロ波により窒素ラジカルや窒素イオンラジカル等の活性種が生じる。この活性種がチャンバ内に収容された基板上に供給され、ゲート電極の側壁から露出したＷ膜９ｃと反応して窒化タングステン（ＷＮ）膜９ｅが形成される。ＷＮ膜の膜厚は、例えば１ｎｍ程度である。なお、図中のＷＮ膜９ｅは、見やすくするため厚く記載してある。即ち、ゲート電極９の側壁から露出したＷ膜９ｃが窒化される。この際、酸化膜９ｄの表面も窒化され、例えば酸窒化膜と酸化膜の積層膜となる。同様に基板表面のゲート絶縁膜８の表面も窒化され、例えば、その上部が酸窒化膜となる。なお、図５以外の断面図においてこの酸窒化膜の表記を省略する。
なお、本実施の形態においては、ＲＰＮ法を用いた窒化を行ったが、少なくともＷ膜を窒化できる方法であれば他の方法を用いてもよい。但し、前述したようにＲＰＮ法では、プラズマ雰囲気下で窒化が行われるため、プラズマにより窒化反応を促進させることができる。従って、窒化膜の成膜性が良くなる。また、処理温度を高くすることにより反応の促進する熱窒化の場合等と比べ、他の部位に対するダメージを低減できる等の利点がある。
このように、本実施の形態によれば、ゲート電極の側壁から露出したＷ膜を窒化したので、Ｗ膜９ｃの側壁がＷＮ膜で覆われることとなり、その後の洗浄工程におけるＷ膜の侵食（溶解）を防止することができる。
なお、例えば窒化シリコン膜等の窒化膜を基板上に堆積することによりゲート電極を構成するＷ膜の側壁を窒化膜で覆うことも可能であるが、この場合、薄い酸化膜９ｄの側壁にも窒化膜が形成され、後述するｎ−型半導体領域１１やｐ−型半導体領域１２がゲート電極に対しオフセット構造となる。また、基板表面にも窒化膜が形成され、これがｎ−型半導体領域１１やｐ−型半導体領域１２の形成時のイオン打ち込みの障害となる等の問題がある。また、窒化膜を薄膜化し、前記問題を低減することも可能ではあるが、薄い膜では洗浄に対する耐性の確保が困難となる。また、ＣＶＤ膜等の堆積膜を薄く形成することは困難である。
これに対し、本実施の形態においては、窒化処理によりゲート電極を構成するＷ膜の側壁に窒化膜を形成したので、ゲート電極９の側壁から内側にＷＮ膜が形成され、オフセットの問題を回避することができる。また、基板表面に残存する絶縁膜の厚膜化を防止でき、イオン打ち込みの際の障害を低減できる。また、窒化処理の時間や条件を調整することによりＷＮ膜の膜厚を容易に制御することができる。なお、ＷＮ膜は導電性である。
この窒化処理工程は、ウエットハイドロゲン酸化工程の後に行うことが好ましい。多結晶シリコン膜９ａの側壁が窒化され、窒化シリコン膜が形成された後においては、ゲート絶縁膜８のダメージを回復させる程度の酸化が困難となる恐れがあるからである。
また、この窒化処理工程は、その後の洗浄工程の前に行うことが望ましい。その後の洗浄工程の代表的なものとしては、ホトリソ工程後の洗浄処理、具体的には、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が挙げられる。この１）〜４）の工程は、打ち込む不純物の種類や領域に応じて複数回繰り返される。このうち、最初の洗浄工程の前に窒化処理を行うことが望ましい。
次いで、図６に示すように、基板１上にレジスト膜を形成し、フォトリソグラフィー工程により周辺回路形成領域ＰＡのｎ型ウエル４上にのみレジスト膜Ｒ１を残存させる。
次いで、レジスト膜Ｒ１をマスクに、ｎ型不純物を注入することによって、メモリセル形成領域ＭＡのゲート電極９の両側のｐ型ウエル３中にｎ−型半導体領域１１を形成し、また、周辺回路形成領域ＰＡのゲート電極９の両側のｐ型ウエル３にｎ型不純物を注入することによってｎ−型半導体領域１１を形成する。
次いで、レジスト膜Ｒ１をアッシングにより除去した後、基板１を洗浄する。
例えば、以下に示すＵ洗浄やフッ酸洗浄を行う。
Ｕ洗浄とは、硫酸／過酸化水素溶液、アンモニア／過酸化水素溶液、もしくは硝酸等の酸化性溶液を用いた洗浄をいう。かかる洗浄は、異物、特に有機化合物を酸化分解して除去するもので、レジスト残渣等の除去に有効である。
また、フッ酸洗浄とは、フッ酸を含有する溶液（例えば、希フッ酸もしくは希フッ酸／過酸化水素混合液）を用いた洗浄をいう。かかる洗浄は、酸化シリコン膜を僅かにエッチングし、例えば酸化シリコン膜上の異物をリフトオフ的に除去するものである。
このように、本実施の形態によれば、ゲート電極の側壁から露出したＷ膜を窒化したので、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。その結果、洗浄効率が向上し、異物による特性の劣化や歩留まり低下を低減することができる。
これに対して、上記窒化工程を行わない場合には、後述するサイドウォール膜の形成工程までは、Ｗ膜９ｃがゲート電極９の側壁から露出した状態となり、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液が使えないばかりか、水洗や温水洗を行う場合にもＷ膜の侵食（溶解）による消失が見られる。
なお、レジスト膜の除去の後に、Ｕ洗浄およびフッ酸洗浄を行う必要はなく、どちらか一方の洗浄でも良い。また、上記洗浄液は一例であり他の洗浄液を用いた洗浄を行ってもよい。さらに、レジスト膜の除去と洗浄とを必ずしもセットで行う必要はなく、基板のクリーン度に応じて２回のレジスト膜の除去毎に行う等、洗浄工程のタイミングは適宜変更可能である。
次いで、図７に示すように、基板１上にレジスト膜を形成し、フォトリソグラフィー工程により、メモリセル形成領域ＭＡおよび周辺回路形成領域ＰＡのｐ型ウエル３上に、レジスト膜Ｒ２を形成する。言い換えれば、周辺回路形成領域ＰＡのｎ型ウエル４上に開口を有するレジスト膜Ｒ２を形成する。
次いで、レジスト膜Ｒ２をマスクに、ｐ型不純物を注入することによって、メモリセル形成領域ＭＡのゲート電極９の両側のｎ型ウエル４中にｐ−型半導体領域１２を形成する。
なお、本実施の形態においては、ｎ−型半導体領域１１を同一の工程で形成したが、ＭＩＳＦＥＴの特性に応じてこれらの領域の不純物濃度やその深さが異なる場合には、これらを別々の工程で形成する必要があり、さらに、ホトリソ工程が増えることとなる。
また、周辺回路形成領域ＰＡには、種々の特性のＭＩＳＦＥＴが形成される場合には、同じ導電型のＭＩＳＦＥＴであっても、不純物を打ち分ける必要があり、ホトリソ工程が増えることとなる。なお、装置の具体的構成によっても異なるが、後述するサイドウォール膜形成工程までに、通常５もしくは６回程度の上記１）〜４）の工程（ホトリソ〜洗浄工程）が行われる。なお、サイドウォール膜形成工程後にも５回程度のホトリソ〜洗浄工程が行われる。このホトリソ〜洗浄工程は、装置の高性能化の要求から同一基板上に形成される素子が多種となるに伴い、多くなる傾向にある。
また、図８に示すように、周辺回路形成領域ＰＡのｐ型ウエル３のｎ−型半導体領域１１の周囲にｐ型半導体領域ＰＫｐ、ｎ型ウエル４のｐ−型半導体領域１２の周囲にｎ型半導体領域ＰＫｎを形成してもよいこれらの領域は、ｎ−型半導体領域１１もしくはｐ−型半導体領域１２からの空乏層の広がりを抑え、短チャネル効果を抑制する役割を果たす。なお、ｐ型半導体領域ＰＫｐは、周辺回路形成領域ＰＡのｐ型ウエル３上に開口を有するレジスト膜をマスクに、ｎ型半導体領域ＰＫｎは、周辺回路形成領域ＰＡのｎ型ウエル４上に開口を有するレジスト膜をマスクに、不純物を打ち込むことにより形成することができる。
次に、９００℃、１分のＲＴＰ（ラビッド・サーマル・プロセス、熱処理）により、不純物の活性化を行う。
さらに、この後、必要に応じて周辺回路形成領域ＰＡに不純物を注入し、拡散抵抗（図示せず）を形成してもよい。この不純物の注入の際にも、前述の１）〜４）の工程が行われる。特に、不純物の活性化のための熱処理を加えた後に洗浄を行うと、Ｗ膜の侵食（溶解）が起こりやすい。しかしながら、本実施の形態においては、ゲート電極の側壁から露出したＷ膜を窒化したので、熱処理後の洗浄工程においてもＷ膜の侵食（溶解）を防止することができる。
次いで、図９に示すように、基板１の上部にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を堆積し、メモリセル形成領域ＭＡ上をレジスト膜で覆う。この窒化シリコン膜１３は、メモリセル形成領域ＭＡにおいては、後述するシリサイド膜形成工程のマスクとして、周辺回路形成領においては、サイドウォール膜形成用の膜として用いられる。
次いで、周辺回路形成領域ＰＡ上の窒化シリコン膜１３を異方的にエッチングすることによって、周辺回路形成領域ＰＡのゲート電極９の側壁にサイドウォール膜１３ｓを形成する。
次に、図１０に示すように、周辺回路形成領域ＰＡのｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ＋型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ＋型半導体領域１５（ソース、ドレイン）を形成する。次に、９００℃、１分のＲＴＰにより、不純物の活性化を行う。
ここまでの工程で、周辺回路形成領域ＰＡにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
次に、図１１に示すように、基板１の上部に、高融点金属膜としてコバルト（Ｃｏ）膜を、スパッタ法により堆積する。次いで、Ｃｏ膜と周辺回路形成領域ＰＡのｎ＋型半導体領域１４およびｐ＋型半導体領域１５との接触部において、シリサイド化反応を生じさせることにより、コバルトシリサイド層１６を形成する。このコバルトシリサイド層１６は、例えば５００℃〜６００℃で、１分間の熱処理により形成する。次いで、未反応のＣｏ膜を除去する。さらに、７００℃〜８００℃で、１分間の熱処理を施すことにより、コバルトシリサイド層１６の低抵抗化を図る。
続いて、図１２に示すように、基板１の上部にＣＶＤ法で膜厚２０ｎｍ〜５０ｎｍ程度の窒化シリコン膜１７を堆積する。この窒化シリコン膜１７は、後述するコンタクトホール１９、２３および２４形成時のストッパ膜として使用される。
次いで、窒化シリコン膜１７の上部に、絶縁膜として例えばＣＶＤ法で膜厚７００ｎｍ〜８００ｎｍ程度の酸化シリコン膜１８を堆積した後、酸化シリコン膜１８をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨してその表面を平坦化することによって層間絶縁膜を形成する。
次に、図１３に示すように、メモリセル形成領域ＭＡのｎ−型半導体領域１１の上部の酸化シリコン膜１８および窒化シリコン膜１７、１３をエッチングにより除去することにより、コンタクトホール１９を形成し、基板１（ｎ−型半導体領域１１）の表面を露出させる。この後、コンタクトホール１９の側壁に窒化シリコン膜等の絶縁膜よりなるサイドウォール膜（図示せず）を形成してもよい。
次に、コンタクトホール１９を通じてメモリセル形成領域ＭＡのｐ型ウエル３（ｎ−型半導体領域１１）にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ＋型半導体領域２０を形成する。ここまでの工程で、メモリセル形成領域ＭＡにｎチャネル型で構成される情報転送用ＭＩＳＦＥＴＱｔが形成される。
次に、図１４に示すように、コンタクトホール１９の内部にプラグ２１を形成する。プラグ２１は、コンタクトホール１９の内部を含む酸化シリコン膜１８の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール１９の内部のみに残すことによって形成する。
次に、基板１上に絶縁膜として例えばＣＶＤ法で酸化シリコン膜２２を堆積した後、周辺回路形成領域ＰＡの酸化シリコン膜２２、１８およびその下層の窒化シリコン膜１７をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１４）の上部にコンタクトホール２３を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１５）の上部にコンタクトホール２４を形成する。また、２個の情報転送用ＭＩＳＦＥＴＱｔによって共有されたｎ型半導体領域２０上のプラグ２１上にコンタクトホール２５を形成する。
次いで、図１５に示すように、コンタクトホール２３、２４、２５の内部を含む酸化シリコン膜２２上にバリア膜として例えばＣＶＤ法で薄いＴｉ（チタン）膜およびＴｉＮ膜を順次堆積した後、ＴｉＮ膜上に、導電性膜として例えば膜厚３００ｎｍ程度のＷ膜を堆積する。次いで、酸化シリコン膜１８の上部のＷ膜等をＣＭＰ法で研磨し、コンタクトホールの内部のみに残すことによってプラグ２７を形成する。
次に、プラグ２７の上部にビット線ＢＬおよび第１層配線３０〜３２を形成する。これらの配線は、例えばプラグ２７上を含む酸化シリコン膜１８の上部に導電性膜として例えばＣＶＤ法で膜厚１００ｎｍ程度のＷ膜を堆積した後、レジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。なお、Ｗ膜の下層にＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およびＷ膜の２層で配線を構成してもよい。
次に、図１６に示すように、ビット線ＢＬおよび第１層配線３０〜３２の上部に絶縁膜として例えば膜厚３００ｎｍ程度の酸化シリコン膜３４を形成する。
次に、酸化シリコン膜３４およびその下層の酸化シリコン膜２２をドライエッチングすることによって、プラグ２１の上部にスルーホール３８を形成する。
次に、スルーホール３８の内部を含む酸化シリコン膜３４の上部に導電性膜として例えばｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール３８の内部のみに残すことによって、プラグ３９を形成する。
次に、酸化シリコン膜３４の上部に絶縁膜として例えばＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４１を堆積する。次いで、レジスト膜（図示せず）をマスクにしてメモリセル形成領域ＭＡの酸化シリコン膜４１をドライエッチングし、続いてこの酸化シリコン膜４１の下層の窒化シリコン膜４０をドライエッチングすることにより、スルーホール３８の上部に溝４２を形成する。
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、ｎ型不純物（リン）をドープした膜厚５０ｎｍ程度のアモルファスシリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のアモルファスシリコン膜をエッチバックすることにより、溝４２の内壁に沿ってアモルファスシリコン膜を残す。
次に、溝４２の内部に残った上記アモルファスシリコン膜の表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン（ＳｉＨ４）を供給し、続いて基板１を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜４３が溝４２の内壁に沿って形成される。この多結晶シリコン膜４３は、キャパシタの下部電極として使用される。
次に、溝４２の内部を含む酸化シリコン膜４１の上部にＣＶＤ法で膜厚１５ｎｍ程度の酸化タンタル（Ｔａ２Ｏ５）膜４４を堆積した後、酸素雰囲気中、約８００℃、３分の熱処理を施すことによって、酸化タンタル膜４４を結晶化すると共に、膜に酸素を供給することによって欠陥を修復する。この酸化タンタル膜４４は、キャパシタの容量絶縁膜として使用される。
次に、溝４２の内部を含む酸化タンタル膜４４の上部に導電性膜としてＴｉＮ膜４５を例えばＣＶＤ法とスパッタリング法とを併用して１５０ｎｍ程度、堆積した後、レジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングすることにより、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３からなる下部電極で構成されるキャパシタＣを形成する。ここまでの工程により、情報転送用ＭＩＳＦＥＴＱｔとこれに直列に接続されたキャパシタＣとからなるＤＲＡＭのメモリセルが完成する。
次に、図１７に示すように、キャパシタＣの上部に、絶縁膜として例えばＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜５０を堆積する。次に、レジスト膜（図示せず）をマスクにして周辺回路形成領域ＰＡの第１層配線３０の上部の酸化シリコン膜５０、４１、窒化シリコン膜４０および酸化シリコン膜３４をドライエッチングすることによってスルーホール５１を形成した後、スルーホール５１の内部にプラグ５３を形成する。プラグ５３は、プラグ２７と同様に形成する。次に、酸化シリコン膜５０の上部に導電性膜を堆積し、エッチングすることにより第２層配線５４〜５６を形成する。
次いで、第２層配線５４〜５６の上部に絶縁膜を介して第３層配線が形成され、第３層配線の上部に酸化シリコン膜と窒化シリコン膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
なお、本実施の形態においては、ポリメタルゲートを例に説明したが、ポリサイドゲートに本実施の形態の窒化処理を行っても同様の効果を奏する。この場合、例えばゲート電極を構成するタングステンシリサイドが窒化され、その側面にＷＮを主成分とする膜が形成される。但し、高融点金属膜は、そのシリサイド膜より洗浄液により侵食されやすいので、本発明はポリメタルゲートに用いてより効果的である。
また、本実施の形態においては、レジスト膜の除去後の洗浄工程について詳細に説明したが、窒化処理後の洗浄工程において効果があるのは言うまでもない。
（実施の形態２）
実施の形態１においては、ゲート電極の形成後、即ち、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃよりなる積層膜の加工後に、窒化処理を行ったが、以下に説明するように、ゲート電極を構成するＷ膜が露出する可能性のある工程の後に窒化処理を行っても良い。
本実施の形態の半導体集積回路装置の製造方法を図１８〜図２５を用いて工程順に説明する。なお、図１８〜図２０および図２５は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図であり、各図の左部はＤＲＡＭのメモリセルが形成される領域（メモリセル形成領域）ＭＡを示し、右部は論理回路等が形成される周辺回路形成領域ＰＡを示している。また、必要に応じてゲート電極部の拡大図を記載してある（図１８〜図２０等）。なお、本実施の形態においては、窒化処理のタイミングが実施の形態１の場合と異なる他は、実施の形態１と同様である。
まず、実施の形態１と同様に、素子分離２、ｐ型ウエル３およびｎ型ウエル４等を形成し、チャネルインプラを行った後、低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂ、Ｗ膜９ｃおよび窒化シリコン膜１０を順次堆積する（図２参照）。
その後、実施の形態１と同様に、多結晶シリコン膜９ａ、ＷＮ膜９ｂ、Ｗ膜９ｃおよび窒化シリコン膜１０をドライエッチングし、ゲート電極９を形成し、さらに、ウエットハイドロゲン酸化により多結晶シリコン膜９ａの側壁に４ｎｍ程度の薄い酸化膜９ｄを形成する（図４参照）。
次いで、図１８に示すように、ｎ−型半導体領域１１およびｐ−型半導体領域１２を形成する。この際、ｎ−型半導体領域１１の周囲にｐ型半導体領域ＰＫｐ、ｐ−型半導体領域１２の周囲にｎ型半導体領域ＰＫｎを形成してもよい。次いで、９００℃、１分のＲＴＰにより、不純物の活性化を行う。さらに、この後、必要に応じて周辺回路形成領域ＰＡに不純物を注入し、拡散抵抗（図示せず）を形成してもよい。
次いで、図１９に示すように、基板１の上部にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を堆積し、メモリセル形成領域上をレジスト膜で覆う。次いで、周辺回路形成領域ＰＡ上の窒化シリコン膜１３を異方的にエッチングすることによって、周辺回路形成領域ＰＡのゲート電極９の側壁にサイドウォール膜１３ｓを形成する。
この後、図２０に示すように、基板（ゲート電極の側壁）を実施の形態１で説明したＲＰＮ法等を用いて窒化する。この際、基板表面のゲート絶縁膜８の表面が窒化され、例えば、その上部が酸窒化膜となる。
このように、本実施の形態によれば、サイドウォール膜１３ｓ形成後に、窒化処理を行ったので、例えば、図２１や図２２に示すように、異物の影響によりゲート電極を構成するＷ膜９ｃが露出していても、その露出面が窒化され、ＷＮ膜となり、その後の洗浄工程におけるＷ膜の侵食（溶解）を防止することができる。
例えば、図２１は、サイドウォール膜１３ｓを構成する窒化シリコン膜中の異物Ｐａにより、ゲート電極９の側壁がサイドウォール膜１３ｓで完全に覆われなかった場合を示す。
また、図２２は、異物等の影響によりゲート電極９上の窒化シリコン膜１０が除去され、Ｗ膜９ｃ表面が露出した場合を示す。
図２１および図２２に示す場合においても、窒化処理を行うことにより、Ｗ膜９ｃの露出部が窒化され、それぞれ図２３および図２４に示すように、ＷＮ膜９ｅが形成される。なお、図２１〜図２４は、本実施の形態の効果を説明するための半導体集積回路装置の製造工程を示す基板の要部断面図である。
従って、この後のｎ＋型半導体領域１４（ソース、ドレイン）およびｐ＋型半導体領域１５（ソース、ドレイン）形成時に、ホトリソ〜洗浄工程が繰り返し行われても、Ｗ膜の侵食（溶解）を防止することができる。
即ち、周辺回路形成領域ＰＡのｎ型ウエル４上に開口を有するレジスト膜を形成し、ｐ型不純物を注入し、レジスト膜を除去した後、基板表面を洗浄する。
次いで、周辺回路形成領域ＰＡのｐ型ウエル３上に開口を有するレジスト膜を形成し、ｎ型不純物を注入し、レジスト膜を除去した後、基板表面を洗浄する
このように、サイドウォール膜形成後にも、実施の形態１で説明した１）〜４）の工程が繰り返し行われる。次に、９００℃、１分のＲＴＰにより、不純物の活性化を行い、ｎ＋型半導体領域１４（ソース、ドレイン）およびｐ＋型半導体領域１５（ソース、ドレイン）が形成される。なお、装置の高性能化の要求から同一基板上に形成される素子が多種となるに伴い、ホトリソ〜洗浄工程が多くなる傾向にあるのは、サイドウォール膜形成後においても同様である。
このように、本実施の形態によれば、ゲート電極を構成するＷ膜が露出する可能性のあるサイドウォール膜の形成後に窒化処理を行ったので、洗浄液によるＷ膜の侵食（溶解）を防止することができる。また、実施の形態１で詳細に説明したＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。その結果、洗浄効率が向上し、異物による特性の劣化や歩留まり低下を低減することができる。
その後、実施の形態１と同様に、コバルトシリサイド層１６を形成した後、層間絶縁膜、プラグ、配線およびキャパシタ等を形成し、ＤＲＡＭのメモリセルが略完成する（図２５）。
なお、実施の形態１で説明したゲート電極の加工後および本実施の形態で説明したサイドウォール膜形成後にそれぞれ窒化処理を行ってもよい。ゲート電極の加工後に窒化処理を行っていれば、その後の洗浄に対して効果が認められるが、例えば、ゲート電極加工時に既にゲート電極の側壁に異物が付着し、ゲート電極の側壁にＷＮ膜が形成されず、その後の工程でＷ膜が露出する場合が考えられ、そのような場合に、２回の窒化処理が有効となる。また、窒化の回数は、２回に限られず、ゲート電極を構成するＷ膜が露出する可能性のある工程毎に行ってもよい。
また、本実施の形態においては、ゲート電極を構成するＷ膜が露出する可能性のある工程としてサイドウォール膜の形成後を例に説明したが、例えば、コンタクトホール１９等の形成後にもＷ膜が露出する可能性がある。
従って、コンタクトホール形成後に窒化処理を行ってもよい。なお、この際、基板（ｐ型ウエル３）１表面が露出した状態で窒化処理を行うと基板（Ｓｉ）が窒化し、接続抵抗の上昇が予想されるため、コンタクトホール形成の際、エッチングストッパとなる膜（例えば窒化シリコン膜１３や１７）が露出した段階でエッチングを止め、窒化処理をしてからさらにエッチングストッパ膜を除去する等の工夫が必要である。図２６に、露出したＷ膜９ｃを窒化処理した後のコンタクトホール１９部近傍の要部断面図を示す。このように、窒化処理を行うことにより、その後の洗浄（例えば導電性膜を埋め込む前の洗浄）が行われてもＷ膜の消失を防止することができる。なお、ＷＮ膜９ｅは導電性膜であるが、この後コンタクトホールの側壁に形成されるサイドウォール膜によってプラグとＷＮ膜９ｅの絶縁を図ることができる。
また、本実施の形態においては、ポリメタルゲートとしてＷ膜を用いたが、その他の高融点金属を用いてもよい。その他の高融点金属膜には、例えば、モリブデン（Ｍｏ）が挙げられる。
また、本実施の形態においては、ポリメタルゲートを例に説明したが、ポリサイドゲートに本実施の形態の窒化処理を行っても同様の効果を奏する。例えばゲート電極にタングステンシリサイド膜を用いた場合、その側面が窒化され、ＷＮを主成分とする膜が形成される。但し、高融点金属膜は、そのシリサイド膜より洗浄液により侵食されやすいので、本発明はポリメタルゲートに用いてより効果的である。
また、本実施の形態においては、レジスト膜の除去後の洗浄工程について詳細に説明したが、窒化処理後の洗浄工程において効果があるのは言うまでもない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
特に、上記実施の形態においては、ＤＲＡＭを例に説明したが、ポリメタルゲートやポリサイドゲートを用いる半導体集積回路装置に広く適用可能である。例えばロジックＬＳＩやＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にも適用可能である。
また、不揮発性メモリ（フラッシュメモリ）にも適用可能である。図２７は、不揮発性メモリに本発明の窒化処理を施した場合の要部断面図であり、左部は、右部のＡ−Ａ断面図である。
図示するように、基板（ｐ型ウエル３）１上に、ゲート絶縁膜８を介して浮遊ゲート電極ＦＧが形成されている。この浮遊ゲート電極ＦＧは、例えば多結晶シリコン膜で構成される。浮遊ゲート電極ＦＧの上部には、例えば、薄い酸化シリコン膜、薄い窒化シリコン膜および薄い酸化シリコン膜の積層膜よりなるＯＮＯ膜６０を介して制御ゲート電極ＣＧが形成される。この制御ゲート電極ＣＧは、例えば多結晶シリコン膜６１とタングステンシリサイド膜６２との積層膜よりなる。このタングステンシリサイド膜６２の側壁を窒化処理し、ＷＮ膜６６とする。なお、このタングステンシリサイドの部分をタングステンとしても良い。即ち、ゲート電極（ＦＧ、ＣＧ）の間にＯＮＯ膜等の絶縁膜が介在しているような場合にも本発明を適用可能である。
例えば、ゲート電極を構成する高融点金属もしくは高融点金属のシリサイド膜の加工後にその側壁を窒化することにより、以降の洗浄工程における高融点金属膜等の侵食（溶解）を低減することができる。また、ゲート電極を構成する高融点金属が露出する可能性のある加工の後に窒化処理を行うことにより、以降の洗浄工程における高融点金属膜等の侵食（溶解）を低減することができる。なお、６３は、ｎ型半導体領域（ソース、ドレイン）、６４および６５は、絶縁膜である。
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
高融点金属膜もしくは高融点金属のシリサイド膜を有する導体片を形成した後、前記導体片の側壁から露出した前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側面を窒化したので、その後の洗浄工程により装置の特性が劣化することを防止できる。また、洗浄効率を向上させることができる。また、装置の特性を向上させることができる。
【産業上の利用可能性】
以上のように、本発明は、パソコン等の電子機器に広く用いられるＤＲＡＭやロジックＬＳＩ等の半導体集積回路装置に適用して特に有効な技術である。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ゲート電極として高融点金属膜や高融点金属のシリサイド膜を用いたＭＩＳＦＥＴを有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
ＭＩＳＦＥＴのゲート電極の低抵抗化を図るため、ゲート電極を多結晶シリコン膜とタングステン等の高融点金属との積層膜（いわゆるポリメタルゲート）とする、もしくはゲート電極を多結晶シリコン膜と高融点金属のシリサイド膜との積層膜（いわゆるポリサイドゲート）とする技術がある。
例えば、特開平９−３２１２３９号公報には、多結晶シリコン膜、ＴｉＮ膜およびＷ膜よりなるゲート電極を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開示されている。
また、窒化シリコン膜１７とサイドウォールスペーサ（窒化シリコン膜）１８とを５００℃以下の低温で堆積することにより、ゲート電極（ビット線ＢＬ）を構成するＷ膜の表面の酸化を防止する技術が開示されている。
本発明者らは、ＤＲＡＭとロジックＬＳＩとを同一半導体基板上に形成する半導体集積回路装置の研究・開発を行っている。
このＤＲＡＭは、情報転送用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子からなるメモリセルを有している。また、ロジックＬＳＩは、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴを適宜組み合わせた論理回路を有している。
また、ＭＩＳＦＥＴのゲート電極には、前述したように、ゲート電極の低抵抗化を図るため、ポリメタルゲートやポリサイドゲートが用いられている。
しかしながら、本発明者らがポリメタルゲートを採用した半導体集積回路装置について検討した結果、ポリメタルゲートにおいては、タングステン（Ｗ）等の消失に留意し、洗浄等の処理を行う必要があることが判明した。
追って詳細に説明するように、例えば、ポリメタルゲートの加工直後からゲート電極の側壁にサイドウォール膜を形成するまでの期間は、ゲート電極の側壁からＷ膜等の高融点金属がむきだしの状態となる。
このため前述の期間には、Ｗ膜等の高融点金属を溶解させる過酸化水素水（Ｈ２Ｏ２）やフッ酸（ＨＦ）等の強い洗浄液を用いた洗浄を行うことができず、水（Ｈ２Ｏ）や温水を用いた洗浄ができるにすぎなかった。
その結果、異物の除去率が低下する等、洗浄効率が低下し、以降のプロセスや歩留まり等に悪影響を与えていた。
また、水洗を採用しても、熱処理後にフォトリソグラフィーおよび水洗処理が行われた場合にはＷ膜が欠けることが判明した。
さらに、サイドウォール膜形成後は、過酸化水素水（Ｈ２Ｏ２）等の強い洗浄液を用いた洗浄が可能であると考えられているが、一部にＷ膜が欠けたパターンが確認されるウエハが存在した。
これは、追って詳細に説明するように、異物がＷ膜の上部や側壁に付着し、サイドウォール膜の形成までの処理によってＷ膜の上部や側壁が露出した状態となり、この露出部が洗浄液等により侵食されたものと考えられる。
このようなＷ膜の欠けが生じると、ＭＩＳＦＥＴの特性が劣化し、また、不良となる。
本発明の目的は、半導体集積回路装置の特性を向上させることにある。特に、ゲート電極中に高融点金属膜もしくは高融点金属のシリサイド膜を有するＭＩＳＦＥＴの洗浄効率を向上させ、また、ゲート電極の欠けを防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の開示】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成する工程と、（ｂ）前記導電性膜を選択的にエッチングすることにより導体片を形成する工程と、（ｃ）前記（ｂ）工程の後、前記導体片の側壁から露出した前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側面を窒化する工程と、（ｄ）前記（ｃ）工程の後、前記半導体基板を洗浄する工程と、を有するものである。
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成する工程と、（ｂ）前記導電性膜を選択的にエッチングすることにより導体片を形成する工程と、（ｃ）前記（ｂ）工程の後、前記半導体基板上に他の絶縁膜を堆積し、異方的にエッチングすることによって、前記導体片の側壁に側壁膜を形成する工程と、（ｄ）前記（ｃ）工程の後、前記導体片および前記側壁膜の露出表面を窒化する工程と、（ｅ）前記（ｄ）工程の後、前記半導体基板を洗浄する工程と、を有するものである。
本発明の半導体集積回路装置は、（ａ）半導体基板上に絶縁膜を介して形成された導体片と、（ｂ）前記導体片の両側の前記半導体基板中に不純物領域を有する半導体集積回路装置であって、（ｃ）前記導体片は、少なくともその一部が高融点金属膜もしくは高融点金属のシリサイド膜で構成され、前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側壁には前記高融点金属の窒化膜が形成されているものである。
【図面の簡単な説明】
図１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図７は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図８は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図９は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１０は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１７は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１８は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１９は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２０は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２１は、本発明の実施の形態２の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２２は、本発明の実施の形態２の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２３は、本発明の実施の形態２の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２４は、本発明の実施の形態２の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２５は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２６は、本発明の実施の形態２である他の半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２７は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【発明を実施するための最良の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態の半導体集積回路装置の製造方法を図１〜図１７を用いて工程順に説明する。なお、図１〜図１７は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図であり、各図の左部はＤＲＡＭのメモリセルが形成される領域（メモリセル形成領域）ＭＡを示し、右部は論理回路等が形成される周辺回路形成領域ＰＡを示している。また、必要に応じてゲート電極部の拡大図を記載してある。
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下単に「基板」という）１中に、素子分離２を形成する。この素子分離２は、例えば基板１の素子分離領域をエッチングすることにより溝を形成し、熱酸化することによって、溝の内壁に薄い酸化シリコン膜６を形成した後、溝の内部に絶縁膜として酸化シリコン膜７を埋め込むことにより形成する。
次に、基板１にｐ型不純物（例えばホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理を施すことにより、メモリセル形成領域ＭＡの基板１にｐ型ウエル３および深いｎ型ウエル５を形成し、周辺回路形成領域ＰＡの基板１にｐ型ウエル３およびｎ型ウエル４を形成する。この熱処理は、不純物イオンの活性化、基板１に生じた結晶欠陥等の修復のために行われる。
また、この際、ｐ型ウエル３およびｎ型ウエル４の表面に、ＭＩＳＦＥＴの閾値調整用の不純物をイオン打ち込みする（チャネルインプラ領域）。
次に、図２に示すように、フッ酸系の洗浄液を用いて基板１の表面をウェット洗浄した後、ゲート絶縁膜８として例えば酸化シリコン膜を約８００℃の熱酸化により形成する。
次に、ゲート絶縁膜８上に例えばリン（Ｐ）をドープした膜厚７０ｎｍ程度の低抵抗多結晶シリコン膜９ａをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積し、続いてその上部にスパッタリング法で膜厚５０ｎｍ程度の窒化タングステン（ＷＮ）膜９ｂおよび膜厚１００ｎｍ程度のタングステン（Ｗ）膜９ｃを堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜１０を堆積する。
Ｗ膜９ｃは、ゲート電極の抵抗を下げるために用いられ、他の高融点金属を用いてもよい。また、タングステンシリサイド（ＷＳｉ２）膜等、高融点金属のシリサイド膜を用いてもよい。
また、ＷＮ膜９ｂは、Ｗ膜９ｃと多結晶シリコン膜９ａが接触することにより不所望の反応層が形成されることを防ぐためのバリア膜であり、窒化チタン（ＴｉＮ）膜等の他のバリア膜を用いてもよい。
高融点金属膜や高融点金属のシリサイド膜をゲート電極として直接ゲート絶縁膜の上部に形成しないのは、膜応力によりゲート絶縁膜の耐圧が劣化する、また、ゲート絶縁膜が金属により汚染されその特性が劣化する等の理由による。
次に、図３に示すように、フォトレジスト膜（以下単に「レジスト膜」という、図示せず）をマスクに窒化シリコン膜１０をドライエッチングし、レジスト膜を除去する。さらに、窒化シリコン膜１０をマスクに多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃをドライエッチングし、これらの膜よりなるゲート電極（導体片）９を、メモリセル形成領域ＭＡおよび周辺回路形成領域ＰＡに形成する。なお、メモリセル形成領域ＭＡに形成されたゲート電極９は、ワード線ＷＬとして機能する。
次いで、図４に示すように、ウエットハイドロゲン（Ｗｅｔ．Ｈｙｄｒｏｇｅｎ）酸化により多結晶シリコン膜９ａの側壁に４ｎｍ程度の薄い酸化膜９ｄを形成する。この酸化は、多結晶シリコン膜９ａ等のドライエッチングの際に生じたゲート絶縁膜８のダメージを回復させるために行う。Ｗ膜等の高融点金属は非常に酸化されやすいが、例えば、水蒸気／水素混合ガス中でのライト酸化（ウエットハイドロゲン酸化）を行った場合には、Ｗ膜を酸化することなく、シリコン（多結晶シリコン、シリコン基板）のみを選択的に酸化することができる。なお、図４においては、ゲート電極部の拡大図を図の上部に記載してある（図５〜図１１について同じ）。
次いで、図５に示すように、基板（ゲート電極の側壁）を窒化する。この窒化は、例えばＲＰＮ（リモートプラズマナイトライゼイション：Ｒｅｍｏｔｅ Ｐｌａｓｍａ Ｎｉｔｒｉｚａｔｉｏｎ）法を用いて行うことができる。
ＲＰＮ装置の処理室（チャンバ）には、例えばマイクロ波を用いた遠隔式のプラズマ発生部が設けられている。
このマイクロ波が導入されるプラズマ発生部に窒素や窒素化合物ガス等の原料ガスが供給されると、マイクロ波により窒素ラジカルや窒素イオンラジカル等の活性種が生じる。この活性種がチャンバ内に収容された基板上に供給され、ゲート電極の側壁から露出したＷ膜９ｃと反応して窒化タングステン（ＷＮ）膜９ｅが形成される。ＷＮ膜の膜厚は、例えば１ｎｍ程度である。なお、図中のＷＮ膜９ｅは、見やすくするため厚く記載してある。即ち、ゲート電極９の側壁から露出したＷ膜９ｃが窒化される。この際、酸化膜９ｄの表面も窒化され、例えば酸窒化膜と酸化膜の積層膜となる。同様に基板表面のゲート絶縁膜８の表面も窒化され、例えば、その上部が酸窒化膜となる。なお、図５以外の断面図においてこの酸窒化膜の表記を省略する。
なお、本実施の形態においては、ＲＰＮ法を用いた窒化を行ったが、少なくともＷ膜を窒化できる方法であれば他の方法を用いてもよい。但し、前述したようにＲＰＮ法では、プラズマ雰囲気下で窒化が行われるため、プラズマにより窒化反応を促進させることができる。従って、窒化膜の成膜性が良くなる。また、処理温度を高くすることにより反応の促進する熱窒化の場合等と比べ、他の部位に対するダメージを低減できる等の利点がある。
このように、本実施の形態によれば、ゲート電極の側壁から露出したＷ膜を窒化したので、Ｗ膜９ｃの側壁がＷＮ膜で覆われることとなり、その後の洗浄工程におけるＷ膜の侵食（溶解）を防止することができる。
なお、例えば窒化シリコン膜等の窒化膜を基板上に堆積することによりゲート電極を構成するＷ膜の側壁を窒化膜で覆うことも可能であるが、この場合、薄い酸化膜９ｄの側壁にも窒化膜が形成され、後述するｎ−型半導体領域１１やｐ−型半導体領域１２がゲート電極に対しオフセット構造となる。また、基板表面にも窒化膜が形成され、これがｎ−型半導体領域１１やｐ−型半導体領域１２の形成時のイオン打ち込みの障害となる等の問題がある。また、窒化膜を薄膜化し、前記問題を低減することも可能ではあるが、薄い膜では洗浄に対する耐性の確保が困難となる。また、ＣＶＤ膜等の堆積膜を薄く形成することは困難である。
これに対し、本実施の形態においては、窒化処理によりゲート電極を構成するＷ膜の側壁に窒化膜を形成したので、ゲート電極９の側壁から内側にＷＮ膜が形成され、オフセットの問題を回避することができる。また、基板表面に残存する絶縁膜の厚膜化を防止でき、イオン打ち込みの際の障害を低減できる。また、窒化処理の時間や条件を調整することによりＷＮ膜の膜厚を容易に制御することができる。なお、ＷＮ膜は導電性である。
この窒化処理工程は、ウエットハイドロゲン酸化工程の後に行うことが好ましい。多結晶シリコン膜９ａの側壁が窒化され、窒化シリコン膜が形成された後においては、ゲート絶縁膜８のダメージを回復させる程度の酸化が困難となる恐れがあるからである。
また、この窒化処理工程は、その後の洗浄工程の前に行うことが望ましい。その後の洗浄工程の代表的なものとしては、ホトリソ工程後の洗浄処理、具体的には、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が挙げられる。この１）〜４）の工程は、打ち込む不純物の種類や領域に応じて複数回繰り返される。このうち、最初の洗浄工程の前に窒化処理を行うことが望ましい。
次いで、図６に示すように、基板１上にレジスト膜を形成し、フォトリソグラフィー工程により周辺回路形成領域ＰＡのｎ型ウエル４上にのみレジスト膜Ｒ１を残存させる。
次いで、レジスト膜Ｒ１をマスクに、ｎ型不純物を注入することによって、メモリセル形成領域ＭＡのゲート電極９の両側のｐ型ウエル３中にｎ−型半導体領域１１を形成し、また、周辺回路形成領域ＰＡのゲート電極９の両側のｐ型ウエル３にｎ型不純物を注入することによってｎ−型半導体領域１１を形成する。
次いで、レジスト膜Ｒ１をアッシングにより除去した後、基板１を洗浄する。
例えば、以下に示すＵ洗浄やフッ酸洗浄を行う。
Ｕ洗浄とは、硫酸／過酸化水素溶液、アンモニア／過酸化水素溶液、もしくは硝酸等の酸化性溶液を用いた洗浄をいう。かかる洗浄は、異物、特に有機化合物を酸化分解して除去するもので、レジスト残渣等の除去に有効である。
また、フッ酸洗浄とは、フッ酸を含有する溶液（例えば、希フッ酸もしくは希フッ酸／過酸化水素混合液）を用いた洗浄をいう。かかる洗浄は、酸化シリコン膜を僅かにエッチングし、例えば酸化シリコン膜上の異物をリフトオフ的に除去するものである。
このように、本実施の形態によれば、ゲート電極の側壁から露出したＷ膜を窒化したので、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。その結果、洗浄効率が向上し、異物による特性の劣化や歩留まり低下を低減することができる。
これに対して、上記窒化工程を行わない場合には、後述するサイドウォール膜の形成工程までは、Ｗ膜９ｃがゲート電極９の側壁から露出した状態となり、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液が使えないばかりか、水洗や温水洗を行う場合にもＷ膜の侵食（溶解）による消失が見られる。
なお、レジスト膜の除去の後に、Ｕ洗浄およびフッ酸洗浄を行う必要はなく、どちらか一方の洗浄でも良い。また、上記洗浄液は一例であり他の洗浄液を用いた洗浄を行ってもよい。さらに、レジスト膜の除去と洗浄とを必ずしもセットで行う必要はなく、基板のクリーン度に応じて２回のレジスト膜の除去毎に行う等、洗浄工程のタイミングは適宜変更可能である。
次いで、図７に示すように、基板１上にレジスト膜を形成し、フォトリソグラフィー工程により、メモリセル形成領域ＭＡおよび周辺回路形成領域ＰＡのｐ型ウエル３上に、レジスト膜Ｒ２を形成する。言い換えれば、周辺回路形成領域ＰＡのｎ型ウエル４上に開口を有するレジスト膜Ｒ２を形成する。
次いで、レジスト膜Ｒ２をマスクに、ｐ型不純物を注入することによって、メモリセル形成領域ＭＡのゲート電極９の両側のｎ型ウエル４中にｐ−型半導体領域１２を形成する。
なお、本実施の形態においては、ｎ−型半導体領域１１を同一の工程で形成したが、ＭＩＳＦＥＴの特性に応じてこれらの領域の不純物濃度やその深さが異なる場合には、これらを別々の工程で形成する必要があり、さらに、ホトリソ工程が増えることとなる。
また、周辺回路形成領域ＰＡには、種々の特性のＭＩＳＦＥＴが形成される場合には、同じ導電型のＭＩＳＦＥＴであっても、不純物を打ち分ける必要があり、ホトリソ工程が増えることとなる。なお、装置の具体的構成によっても異なるが、後述するサイドウォール膜形成工程までに、通常５もしくは６回程度の上記１）〜４）の工程（ホトリソ〜洗浄工程）が行われる。なお、サイドウォール膜形成工程後にも５回程度のホトリソ〜洗浄工程が行われる。このホトリソ〜洗浄工程は、装置の高性能化の要求から同一基板上に形成される素子が多種となるに伴い、多くなる傾向にある。
また、図８に示すように、周辺回路形成領域ＰＡのｐ型ウエル３のｎ−型半導体領域１１の周囲にｐ型半導体領域ＰＫｐ、ｎ型ウエル４のｐ−型半導体領域１２の周囲にｎ型半導体領域ＰＫｎを形成してもよいこれらの領域は、ｎ−型半導体領域１１もしくはｐ−型半導体領域１２からの空乏層の広がりを抑え、短チャネル効果を抑制する役割を果たす。なお、ｐ型半導体領域ＰＫｐは、周辺回路形成領域ＰＡのｐ型ウエル３上に開口を有するレジスト膜をマスクに、ｎ型半導体領域ＰＫｎは、周辺回路形成領域ＰＡのｎ型ウエル４上に開口を有するレジスト膜をマスクに、不純物を打ち込むことにより形成することができる。
次に、９００℃、１分のＲＴＰ（ラビッド・サーマル・プロセス、熱処理）により、不純物の活性化を行う。
さらに、この後、必要に応じて周辺回路形成領域ＰＡに不純物を注入し、拡散抵抗（図示せず）を形成してもよい。この不純物の注入の際にも、前述の１）〜４）の工程が行われる。特に、不純物の活性化のための熱処理を加えた後に洗浄を行うと、Ｗ膜の侵食（溶解）が起こりやすい。しかしながら、本実施の形態においては、ゲート電極の側壁から露出したＷ膜を窒化したので、熱処理後の洗浄工程においてもＷ膜の侵食（溶解）を防止することができる。
次いで、図９に示すように、基板１の上部にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を堆積し、メモリセル形成領域ＭＡ上をレジスト膜で覆う。この窒化シリコン膜１３は、メモリセル形成領域ＭＡにおいては、後述するシリサイド膜形成工程のマスクとして、周辺回路形成領においては、サイドウォール膜形成用の膜として用いられる。
次いで、周辺回路形成領域ＰＡ上の窒化シリコン膜１３を異方的にエッチングすることによって、周辺回路形成領域ＰＡのゲート電極９の側壁にサイドウォール膜１３ｓを形成する。
次に、図１０に示すように、周辺回路形成領域ＰＡのｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ＋型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ＋型半導体領域１５（ソース、ドレイン）を形成する。次に、９００℃、１分のＲＴＰにより、不純物の活性化を行う。
ここまでの工程で、周辺回路形成領域ＰＡにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
次に、図１１に示すように、基板１の上部に、高融点金属膜としてコバルト（Ｃｏ）膜を、スパッタ法により堆積する。次いで、Ｃｏ膜と周辺回路形成領域ＰＡのｎ＋型半導体領域１４およびｐ＋型半導体領域１５との接触部において、シリサイド化反応を生じさせることにより、コバルトシリサイド層１６を形成する。このコバルトシリサイド層１６は、例えば５００℃〜６００℃で、１分間の熱処理により形成する。次いで、未反応のＣｏ膜を除去する。さらに、７００℃〜８００℃で、１分間の熱処理を施すことにより、コバルトシリサイド層１６の低抵抗化を図る。
続いて、図１２に示すように、基板１の上部にＣＶＤ法で膜厚２０ｎｍ〜５０ｎｍ程度の窒化シリコン膜１７を堆積する。この窒化シリコン膜１７は、後述するコンタクトホール１９、２３および２４形成時のストッパ膜として使用される。
次いで、窒化シリコン膜１７の上部に、絶縁膜として例えばＣＶＤ法で膜厚７００ｎｍ〜８００ｎｍ程度の酸化シリコン膜１８を堆積した後、酸化シリコン膜１８をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨してその表面を平坦化することによって層間絶縁膜を形成する。
次に、図１３に示すように、メモリセル形成領域ＭＡのｎ−型半導体領域１１の上部の酸化シリコン膜１８および窒化シリコン膜１７、１３をエッチングにより除去することにより、コンタクトホール１９を形成し、基板１（ｎ−型半導体領域１１）の表面を露出させる。この後、コンタクトホール１９の側壁に窒化シリコン膜等の絶縁膜よりなるサイドウォール膜（図示せず）を形成してもよい。
次に、コンタクトホール１９を通じてメモリセル形成領域ＭＡのｐ型ウエル３（ｎ−型半導体領域１１）にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ＋型半導体領域２０を形成する。ここまでの工程で、メモリセル形成領域ＭＡにｎチャネル型で構成される情報転送用ＭＩＳＦＥＴＱｔが形成される。
次に、図１４に示すように、コンタクトホール１９の内部にプラグ２１を形成する。プラグ２１は、コンタクトホール１９の内部を含む酸化シリコン膜１８の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール１９の内部のみに残すことによって形成する。
次に、基板１上に絶縁膜として例えばＣＶＤ法で酸化シリコン膜２２を堆積した後、周辺回路形成領域ＰＡの酸化シリコン膜２２、１８およびその下層の窒化シリコン膜１７をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域１４）の上部にコンタクトホール２３を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域１５）の上部にコンタクトホール２４を形成する。また、２個の情報転送用ＭＩＳＦＥＴＱｔによって共有されたｎ型半導体領域２０上のプラグ２１上にコンタクトホール２５を形成する。
次いで、図１５に示すように、コンタクトホール２３、２４、２５の内部を含む酸化シリコン膜２２上にバリア膜として例えばＣＶＤ法で薄いＴｉ（チタン）膜およびＴｉＮ膜を順次堆積した後、ＴｉＮ膜上に、導電性膜として例えば膜厚３００ｎｍ程度のＷ膜を堆積する。次いで、酸化シリコン膜１８の上部のＷ膜等をＣＭＰ法で研磨し、コンタクトホールの内部のみに残すことによってプラグ２７を形成する。
次に、プラグ２７の上部にビット線ＢＬおよび第１層配線３０〜３２を形成する。これらの配線は、例えばプラグ２７上を含む酸化シリコン膜１８の上部に導電性膜として例えばＣＶＤ法で膜厚１００ｎｍ程度のＷ膜を堆積した後、レジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。なお、Ｗ膜の下層にＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およびＷ膜の２層で配線を構成してもよい。
次に、図１６に示すように、ビット線ＢＬおよび第１層配線３０〜３２の上部に絶縁膜として例えば膜厚３００ｎｍ程度の酸化シリコン膜３４を形成する。
次に、酸化シリコン膜３４およびその下層の酸化シリコン膜２２をドライエッチングすることによって、プラグ２１の上部にスルーホール３８を形成する。
次に、スルーホール３８の内部を含む酸化シリコン膜３４の上部に導電性膜として例えばｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール３８の内部のみに残すことによって、プラグ３９を形成する。
次に、酸化シリコン膜３４の上部に絶縁膜として例えばＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４１を堆積する。次いで、レジスト膜（図示せず）をマスクにしてメモリセル形成領域ＭＡの酸化シリコン膜４１をドライエッチングし、続いてこの酸化シリコン膜４１の下層の窒化シリコン膜４０をドライエッチングすることにより、スルーホール３８の上部に溝４２を形成する。
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、ｎ型不純物（リン）をドープした膜厚５０ｎｍ程度のアモルファスシリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のアモルファスシリコン膜をエッチバックすることにより、溝４２の内壁に沿ってアモルファスシリコン膜を残す。
次に、溝４２の内部に残った上記アモルファスシリコン膜の表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン（ＳｉＨ４）を供給し、続いて基板１を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜４３が溝４２の内壁に沿って形成される。この多結晶シリコン膜４３は、キャパシタの下部電極として使用される。
次に、溝４２の内部を含む酸化シリコン膜４１の上部にＣＶＤ法で膜厚１５ｎｍ程度の酸化タンタル（Ｔａ２Ｏ５）膜４４を堆積した後、酸素雰囲気中、約８００℃、３分の熱処理を施すことによって、酸化タンタル膜４４を結晶化すると共に、膜に酸素を供給することによって欠陥を修復する。この酸化タンタル膜４４は、キャパシタの容量絶縁膜として使用される。
次に、溝４２の内部を含む酸化タンタル膜４４の上部に導電性膜としてＴｉＮ膜４５を例えばＣＶＤ法とスパッタリング法とを併用して１５０ｎｍ程度、堆積した後、レジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングすることにより、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３からなる下部電極で構成されるキャパシタＣを形成する。ここまでの工程により、情報転送用ＭＩＳＦＥＴＱｔとこれに直列に接続されたキャパシタＣとからなるＤＲＡＭのメモリセルが完成する。
次に、図１７に示すように、キャパシタＣの上部に、絶縁膜として例えばＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜５０を堆積する。次に、レジスト膜（図示せず）をマスクにして周辺回路形成領域ＰＡの第１層配線３０の上部の酸化シリコン膜５０、４１、窒化シリコン膜４０および酸化シリコン膜３４をドライエッチングすることによってスルーホール５１を形成した後、スルーホール５１の内部にプラグ５３を形成する。プラグ５３は、プラグ２７と同様に形成する。次に、酸化シリコン膜５０の上部に導電性膜を堆積し、エッチングすることにより第２層配線５４〜５６を形成する。
次いで、第２層配線５４〜５６の上部に絶縁膜を介して第３層配線が形成され、第３層配線の上部に酸化シリコン膜と窒化シリコン膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
なお、本実施の形態においては、ポリメタルゲートを例に説明したが、ポリサイドゲートに本実施の形態の窒化処理を行っても同様の効果を奏する。この場合、例えばゲート電極を構成するタングステンシリサイドが窒化され、その側面にＷＮを主成分とする膜が形成される。但し、高融点金属膜は、そのシリサイド膜より洗浄液により侵食されやすいので、本発明はポリメタルゲートに用いてより効果的である。
また、本実施の形態においては、レジスト膜の除去後の洗浄工程について詳細に説明したが、窒化処理後の洗浄工程において効果があるのは言うまでもない。
（実施の形態２）
実施の形態１においては、ゲート電極の形成後、即ち、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃよりなる積層膜の加工後に、窒化処理を行ったが、以下に説明するように、ゲート電極を構成するＷ膜が露出する可能性のある工程の後に窒化処理を行っても良い。
本実施の形態の半導体集積回路装置の製造方法を図１８〜図２５を用いて工程順に説明する。なお、図１８〜図２０および図２５は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図であり、各図の左部はＤＲＡＭのメモリセルが形成される領域（メモリセル形成領域）ＭＡを示し、右部は論理回路等が形成される周辺回路形成領域ＰＡを示している。また、必要に応じてゲート電極部の拡大図を記載してある（図１８〜図２０等）。なお、本実施の形態においては、窒化処理のタイミングが実施の形態１の場合と異なる他は、実施の形態１と同様である。
まず、実施の形態１と同様に、素子分離２、ｐ型ウエル３およびｎ型ウエル４等を形成し、チャネルインプラを行った後、低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂ、Ｗ膜９ｃおよび窒化シリコン膜１０を順次堆積する（図２参照）。
その後、実施の形態１と同様に、多結晶シリコン膜９ａ、ＷＮ膜９ｂ、Ｗ膜９ｃおよび窒化シリコン膜１０をドライエッチングし、ゲート電極９を形成し、さらに、ウエットハイドロゲン酸化により多結晶シリコン膜９ａの側壁に４ｎｍ程度の薄い酸化膜９ｄを形成する（図４参照）。
次いで、図１８に示すように、ｎ−型半導体領域１１およびｐ−型半導体領域１２を形成する。この際、ｎ−型半導体領域１１の周囲にｐ型半導体領域ＰＫｐ、ｐ−型半導体領域１２の周囲にｎ型半導体領域ＰＫｎを形成してもよい。次いで、９００℃、１分のＲＴＰにより、不純物の活性化を行う。さらに、この後、必要に応じて周辺回路形成領域ＰＡに不純物を注入し、拡散抵抗（図示せず）を形成してもよい。
次いで、図１９に示すように、基板１の上部にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を堆積し、メモリセル形成領域上をレジスト膜で覆う。次いで、周辺回路形成領域ＰＡ上の窒化シリコン膜１３を異方的にエッチングすることによって、周辺回路形成領域ＰＡのゲート電極９の側壁にサイドウォール膜１３ｓを形成する。
この後、図２０に示すように、基板（ゲート電極の側壁）を実施の形態１で説明したＲＰＮ法等を用いて窒化する。この際、基板表面のゲート絶縁膜８の表面が窒化され、例えば、その上部が酸窒化膜となる。
このように、本実施の形態によれば、サイドウォール膜１３ｓ形成後に、窒化処理を行ったので、例えば、図２１や図２２に示すように、異物の影響によりゲート電極を構成するＷ膜９ｃが露出していても、その露出面が窒化され、ＷＮ膜となり、その後の洗浄工程におけるＷ膜の侵食（溶解）を防止することができる。
例えば、図２１は、サイドウォール膜１３ｓを構成する窒化シリコン膜中の異物Ｐａにより、ゲート電極９の側壁がサイドウォール膜１３ｓで完全に覆われなかった場合を示す。
また、図２２は、異物等の影響によりゲート電極９上の窒化シリコン膜１０が除去され、Ｗ膜９ｃ表面が露出した場合を示す。
図２１および図２２に示す場合においても、窒化処理を行うことにより、Ｗ膜９ｃの露出部が窒化され、それぞれ図２３および図２４に示すように、ＷＮ膜９ｅが形成される。なお、図２１〜図２４は、本実施の形態の効果を説明するための半導体集積回路装置の製造工程を示す基板の要部断面図である。
従って、この後のｎ＋型半導体領域１４（ソース、ドレイン）およびｐ＋型半導体領域１５（ソース、ドレイン）形成時に、ホトリソ〜洗浄工程が繰り返し行われても、Ｗ膜の侵食（溶解）を防止することができる。
即ち、周辺回路形成領域ＰＡのｎ型ウエル４上に開口を有するレジスト膜を形成し、ｐ型不純物を注入し、レジスト膜を除去した後、基板表面を洗浄する。
次いで、周辺回路形成領域ＰＡのｐ型ウエル３上に開口を有するレジスト膜を形成し、ｎ型不純物を注入し、レジスト膜を除去した後、基板表面を洗浄する
このように、サイドウォール膜形成後にも、実施の形態１で説明した１）〜４）の工程が繰り返し行われる。次に、９００℃、１分のＲＴＰにより、不純物の活性化を行い、ｎ＋型半導体領域１４（ソース、ドレイン）およびｐ＋型半導体領域１５（ソース、ドレイン）が形成される。なお、装置の高性能化の要求から同一基板上に形成される素子が多種となるに伴い、ホトリソ〜洗浄工程が多くなる傾向にあるのは、サイドウォール膜形成後においても同様である。
このように、本実施の形態によれば、ゲート電極を構成するＷ膜が露出する可能性のあるサイドウォール膜の形成後に窒化処理を行ったので、洗浄液によるＷ膜の侵食（溶解）を防止することができる。また、実施の形態１で詳細に説明したＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。その結果、洗浄効率が向上し、異物による特性の劣化や歩留まり低下を低減することができる。
その後、実施の形態１と同様に、コバルトシリサイド層１６を形成した後、層間絶縁膜、プラグ、配線およびキャパシタ等を形成し、ＤＲＡＭのメモリセルが略完成する（図２５）。
なお、実施の形態１で説明したゲート電極の加工後および本実施の形態で説明したサイドウォール膜形成後にそれぞれ窒化処理を行ってもよい。ゲート電極の加工後に窒化処理を行っていれば、その後の洗浄に対して効果が認められるが、例えば、ゲート電極加工時に既にゲート電極の側壁に異物が付着し、ゲート電極の側壁にＷＮ膜が形成されず、その後の工程でＷ膜が露出する場合が考えられ、そのような場合に、２回の窒化処理が有効となる。また、窒化の回数は、２回に限られず、ゲート電極を構成するＷ膜が露出する可能性のある工程毎に行ってもよい。
また、本実施の形態においては、ゲート電極を構成するＷ膜が露出する可能性のある工程としてサイドウォール膜の形成後を例に説明したが、例えば、コンタクトホール１９等の形成後にもＷ膜が露出する可能性がある。
従って、コンタクトホール形成後に窒化処理を行ってもよい。なお、この際、基板（ｐ型ウエル３）１表面が露出した状態で窒化処理を行うと基板（Ｓｉ）が窒化し、接続抵抗の上昇が予想されるため、コンタクトホール形成の際、エッチングストッパとなる膜（例えば窒化シリコン膜１３や１７）が露出した段階でエッチングを止め、窒化処理をしてからさらにエッチングストッパ膜を除去する等の工夫が必要である。図２６に、露出したＷ膜９ｃを窒化処理した後のコンタクトホール１９部近傍の要部断面図を示す。このように、窒化処理を行うことにより、その後の洗浄（例えば導電性膜を埋め込む前の洗浄）が行われてもＷ膜の消失を防止することができる。なお、ＷＮ膜９ｅは導電性膜であるが、この後コンタクトホールの側壁に形成されるサイドウォール膜によってプラグとＷＮ膜９ｅの絶縁を図ることができる。
また、本実施の形態においては、ポリメタルゲートとしてＷ膜を用いたが、その他の高融点金属を用いてもよい。その他の高融点金属膜には、例えば、モリブデン（Ｍｏ）が挙げられる。
また、本実施の形態においては、ポリメタルゲートを例に説明したが、ポリサイドゲートに本実施の形態の窒化処理を行っても同様の効果を奏する。例えばゲート電極にタングステンシリサイド膜を用いた場合、その側面が窒化され、ＷＮを主成分とする膜が形成される。但し、高融点金属膜は、そのシリサイド膜より洗浄液により侵食されやすいので、本発明はポリメタルゲートに用いてより効果的である。
また、本実施の形態においては、レジスト膜の除去後の洗浄工程について詳細に説明したが、窒化処理後の洗浄工程において効果があるのは言うまでもない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
特に、上記実施の形態においては、ＤＲＡＭを例に説明したが、ポリメタルゲートやポリサイドゲートを用いる半導体集積回路装置に広く適用可能である。例えばロジックＬＳＩやＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にも適用可能である。
また、不揮発性メモリ（フラッシュメモリ）にも適用可能である。図２７は、不揮発性メモリに本発明の窒化処理を施した場合の要部断面図であり、左部は、右部のＡ−Ａ断面図である。
図示するように、基板（ｐ型ウエル３）１上に、ゲート絶縁膜８を介して浮遊ゲート電極ＦＧが形成されている。この浮遊ゲート電極ＦＧは、例えば多結晶シリコン膜で構成される。浮遊ゲート電極ＦＧの上部には、例えば、薄い酸化シリコン膜、薄い窒化シリコン膜および薄い酸化シリコン膜の積層膜よりなるＯＮＯ膜６０を介して制御ゲート電極ＣＧが形成される。この制御ゲート電極ＣＧは、例えば多結晶シリコン膜６１とタングステンシリサイド膜６２との積層膜よりなる。このタングステンシリサイド膜６２の側壁を窒化処理し、ＷＮ膜６６とする。なお、このタングステンシリサイドの部分をタングステンとしても良い。即ち、ゲート電極（ＦＧ、ＣＧ）の間にＯＮＯ膜等の絶縁膜が介在しているような場合にも本発明を適用可能である。
例えば、ゲート電極を構成する高融点金属もしくは高融点金属のシリサイド膜の加工後にその側壁を窒化することにより、以降の洗浄工程における高融点金属膜等の侵食（溶解）を低減することができる。また、ゲート電極を構成する高融点金属が露出する可能性のある加工の後に窒化処理を行うことにより、以降の洗浄工程における高融点金属膜等の侵食（溶解）を低減することができる。なお、６３は、ｎ型半導体領域（ソース、ドレイン）、６４および６５は、絶縁膜である。
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
高融点金属膜もしくは高融点金属のシリサイド膜を有する導体片を形成した後、前記導体片の側壁から露出した前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側面を窒化したので、その後の洗浄工程により装置の特性が劣化することを防止できる。また、洗浄効率を向上させることができる。また、装置の特性を向上させることができる。
【産業上の利用可能性】
以上のように、本発明は、パソコン等の電子機器に広く用いられるＤＲＡＭやロジックＬＳＩ等の半導体集積回路装置に適用して特に有効な技術である。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成する工程と、
（ｂ）前記導電性膜を選択的にエッチングすることにより導体片を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記導体片の側壁から露出した前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側面を窒化する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板を洗浄する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記導電性膜は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記（ｃ）工程は、プラズマ雰囲気下で行われることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記（ｄ）工程は、酸化性溶液もしくはフッ酸を含有する溶液を用いた洗浄であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
前記酸化性溶液は、硫酸／過酸化水素溶液、アンモニア／過酸化水素溶液、もしくは硝酸であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項６】
前記フッ酸を含有する溶液は、希フッ酸もしくは希フッ酸／過酸化水素混合液であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項７】
前記（ｂ）工程は、第１および第２導体片を形成する工程であり、
前記（ｃ）工程と（ｄ）工程の間に、
（ｅ１）前記第１導体片およびその両側の前記半導体基板を覆うマスク膜を形成する工程と、
（ｅ２）前記マスク膜をマスクに前記第２導体片の両側の前記半導体基板中に不純物を注入する工程と、
（ｅ３）前記マスク膜を除去する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項８】
前記（ｂ）工程は、前記導体片を複数形成する工程であり、
前記（ｃ）工程と（ｄ）工程の間に、
（ｅ１）前記複数の導体片の内、特定の導体片およびその両側に開口を有するマスク膜を形成する工程と、
（ｅ２）前記マスク膜をマスクに前記特定の導体片の両側の前記半導体基板中に不純物を注入する工程と、
（ｅ３）前記マスク膜を除去する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項９】
前記（ｃ）工程の後に、前記（ｅ１）〜（ｅ３）および（ｄ）工程が複数回繰り返されることを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１０】
前記（ａ）工程の導電性膜は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であり、
前記（ｂ）工程と（ｃ）工程の間に、
（ｅ）前記導体片の側壁から露出した前記シリコン膜の側面を酸化する工程を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１１】
前記高融点金属膜はタングステン膜であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１２】
前記高融点金属のシリサイド膜はタングステンシリサイド膜であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１３】
前記導体片は、不揮発性メモリのゲート電極を構成し、前記導体片中には他の絶縁膜が形成されていることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１４】
前記（ｄ）工程の後、
（ｅ）前記半導体基板上に他の絶縁膜を堆積し、異方的にエッチングすることによって、前記導体片の側壁に側壁膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記導体片および前記側壁膜の露出表面を窒化する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板を洗浄する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１５】
（ａ）半導体基板上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成する工程と、
（ｂ）前記導電性膜を選択的にエッチングすることにより導体片を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に他の絶縁膜を堆積し、異方的にエッチングすることによって、前記導体片の側壁に側壁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記導体片および前記側壁膜の露出表面を窒化する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板を洗浄する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
前記導電性膜は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１７】
前記（ｄ）工程は、プラズマ雰囲気下で行われることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１８】
前記（ｅ）工程は、硫酸／過酸化水素溶液、アンモニア／過酸化水素溶液、もしくは硝酸を用いた洗浄、または希フッ酸もしくは希フッ酸／過酸化水素混合液を用いた洗浄であることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１９】
前記（ｂ）工程は、前記導体片を複数形成する工程であり、
前記（ｃ）工程は、前記複数の導体片のそれぞれの側壁に前記側壁膜を形成する工程であり、
前記（ｄ）工程と（ｅ）工程の間に、
（ｆ１）前記複数の導体片の内、所望の導体片およびその両側に開口を有するマスク膜を形成する工程と、
（ｆ２）前記マスク膜をマスクに前記所望の導体片の両側の前記半導体基板中に不純物を注入する工程と、
（ｆ３）前記マスク膜を除去する工程と、
を有することを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項２０】
前記（ｄ）工程の後に、前記（ｆ１）〜（ｆ３）および（ｅ）工程が複数回繰り返されることを特徴とする請求項１９記載の半導体集積回路装置の製造方法。
【請求項２１】
（ａ）半導体基板上に絶縁膜を介して形成された導体片と、
（ｂ）前記導体片の両側の前記半導体基板中に不純物領域を有する半導体集積回路装置であって、
（ｃ）前記導体片は、少なくともその一部が高融点金属膜もしくは高融点金属のシリサイド膜で構成され、前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側壁には前記高融点金属の窒化膜が形成されていることを特徴とする半導体集積回路装置。
【請求項２２】
前記導体片は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であることを特徴とする請求項２１記載の半導体集積回路装置。
【請求項２３】
前記高融点金属の窒化膜は、前記導体片の側壁より内側に位置することを特徴とする請求項２１記載の半導体集積回路装置。
【請求項２４】
前記導体片は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であり、
前記シリコン膜の側壁には酸化シリコン膜が形成され、
前記高融点金属の窒化膜は、前記導体片の側壁より内側に位置することを特徴とする請求項２１記載の半導体集積回路装置。
【請求項２５】
前記高融点金属膜はタングステン膜であることを特徴とする請求項２１記載の半導体集積回路装置。
【請求項２６】
前記高融点金属のシリサイド膜はタングステンシリサイド膜であることを特徴とする請求項２１記載の半導体集積回路装置。
【請求項１】
（ａ）半導体基板上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成する工程と、
（ｂ）前記導電性膜を選択的にエッチングすることにより導体片を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記導体片の側壁から露出した前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側面を窒化する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板を洗浄する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記導電性膜は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記（ｃ）工程は、プラズマ雰囲気下で行われることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記（ｄ）工程は、酸化性溶液もしくはフッ酸を含有する溶液を用いた洗浄であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
前記酸化性溶液は、硫酸／過酸化水素溶液、アンモニア／過酸化水素溶液、もしくは硝酸であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項６】
前記フッ酸を含有する溶液は、希フッ酸もしくは希フッ酸／過酸化水素混合液であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項７】
前記（ｂ）工程は、第１および第２導体片を形成する工程であり、
前記（ｃ）工程と（ｄ）工程の間に、
（ｅ１）前記第１導体片およびその両側の前記半導体基板を覆うマスク膜を形成する工程と、
（ｅ２）前記マスク膜をマスクに前記第２導体片の両側の前記半導体基板中に不純物を注入する工程と、
（ｅ３）前記マスク膜を除去する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項８】
前記（ｂ）工程は、前記導体片を複数形成する工程であり、
前記（ｃ）工程と（ｄ）工程の間に、
（ｅ１）前記複数の導体片の内、特定の導体片およびその両側に開口を有するマスク膜を形成する工程と、
（ｅ２）前記マスク膜をマスクに前記特定の導体片の両側の前記半導体基板中に不純物を注入する工程と、
（ｅ３）前記マスク膜を除去する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項９】
前記（ｃ）工程の後に、前記（ｅ１）〜（ｅ３）および（ｄ）工程が複数回繰り返されることを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１０】
前記（ａ）工程の導電性膜は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であり、
前記（ｂ）工程と（ｃ）工程の間に、
（ｅ）前記導体片の側壁から露出した前記シリコン膜の側面を酸化する工程を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１１】
前記高融点金属膜はタングステン膜であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１２】
前記高融点金属のシリサイド膜はタングステンシリサイド膜であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１３】
前記導体片は、不揮発性メモリのゲート電極を構成し、前記導体片中には他の絶縁膜が形成されていることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１４】
前記（ｄ）工程の後、
（ｅ）前記半導体基板上に他の絶縁膜を堆積し、異方的にエッチングすることによって、前記導体片の側壁に側壁膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記導体片および前記側壁膜の露出表面を窒化する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板を洗浄する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１５】
（ａ）半導体基板上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成する工程と、
（ｂ）前記導電性膜を選択的にエッチングすることにより導体片を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に他の絶縁膜を堆積し、異方的にエッチングすることによって、前記導体片の側壁に側壁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記導体片および前記側壁膜の露出表面を窒化する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板を洗浄する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
前記導電性膜は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１７】
前記（ｄ）工程は、プラズマ雰囲気下で行われることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１８】
前記（ｅ）工程は、硫酸／過酸化水素溶液、アンモニア／過酸化水素溶液、もしくは硝酸を用いた洗浄、または希フッ酸もしくは希フッ酸／過酸化水素混合液を用いた洗浄であることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１９】
前記（ｂ）工程は、前記導体片を複数形成する工程であり、
前記（ｃ）工程は、前記複数の導体片のそれぞれの側壁に前記側壁膜を形成する工程であり、
前記（ｄ）工程と（ｅ）工程の間に、
（ｆ１）前記複数の導体片の内、所望の導体片およびその両側に開口を有するマスク膜を形成する工程と、
（ｆ２）前記マスク膜をマスクに前記所望の導体片の両側の前記半導体基板中に不純物を注入する工程と、
（ｆ３）前記マスク膜を除去する工程と、
を有することを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項２０】
前記（ｄ）工程の後に、前記（ｆ１）〜（ｆ３）および（ｅ）工程が複数回繰り返されることを特徴とする請求項１９記載の半導体集積回路装置の製造方法。
【請求項２１】
（ａ）半導体基板上に絶縁膜を介して形成された導体片と、
（ｂ）前記導体片の両側の前記半導体基板中に不純物領域を有する半導体集積回路装置であって、
（ｃ）前記導体片は、少なくともその一部が高融点金属膜もしくは高融点金属のシリサイド膜で構成され、前記高融点金属膜もしくは前記高融点金属のシリサイド膜の側壁には前記高融点金属の窒化膜が形成されていることを特徴とする半導体集積回路装置。
【請求項２２】
前記導体片は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であることを特徴とする請求項２１記載の半導体集積回路装置。
【請求項２３】
前記高融点金属の窒化膜は、前記導体片の側壁より内側に位置することを特徴とする請求項２１記載の半導体集積回路装置。
【請求項２４】
前記導体片は、シリコン膜とその上部の前記高融点金属膜もしくは前記高融点金属のシリサイド膜との積層膜であり、
前記シリコン膜の側壁には酸化シリコン膜が形成され、
前記高融点金属の窒化膜は、前記導体片の側壁より内側に位置することを特徴とする請求項２１記載の半導体集積回路装置。
【請求項２５】
前記高融点金属膜はタングステン膜であることを特徴とする請求項２１記載の半導体集積回路装置。
【請求項２６】
前記高融点金属のシリサイド膜はタングステンシリサイド膜であることを特徴とする請求項２１記載の半導体集積回路装置。
【国際公開番号】ＷＯ２００４／０７３０７１
【国際公開日】平成１６年８月２６日（２００４．８．２６）
【発行日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願番号】特願２００４−５６８１７０（Ｐ２００４−５６８１７０）
【国際出願番号】ＰＣＴ／ＪＰ２００３／００１４２８
【国際出願日】平成１５年２月１２日（２００３．２．１２）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【国際公開日】平成１６年８月２６日（２００４．８．２６）
【発行日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００３／００１４２８
【国際出願日】平成１５年２月１２日（２００３．２．１２）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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