置換金属ゲート形成のための半導体構造の平坦化
窒化物および充填層を含む犠牲ゲート構造は、金属ゲート電極と置換される。金属ゲート電極は、充填層で被覆された窒化物層で再度被覆される。窒化物および充填層の置換によって、歪みが再導入され、エッチング停止層が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関し、特に金属ゲート電極を有する半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
二酸化珪素からなる極めて薄いゲート誘電体を有するMOS電界効果トランジスタにおいては、許容限界を超えるゲートリーク電流が生じる場合がある。二酸化珪素に代えて、ある高誘電率（K）の誘電体材料でゲート誘電体を構成した場合、ゲートリーク電流を抑制することができる。ここで、高K誘電体とは、10よりも高い誘電率を有する場合に使用される。ただし、最初に、高k誘電体膜が形成されると、それは、僅かに不完全な分子構造となる。そのような膜を修復するためには、比較的高温での熱処理が必要となる。
【０００３】
そのような高k誘電体層は、ポリシリコンと両立させることはできないため、高kゲート誘電体を含むデバイスには、金属ゲート電極を使用することが望ましい。金属ゲート電極を有するCMOSデバイスを製作する場合、異なる材料からNMOSおよびPMOSゲート電極を形成することが必要となる。置換ゲート処理プロセスを用いた場合、異なる材料でゲート電極を形成することができる。この処理プロセスでは、スペーサ組によって囲まれた第1のポリシリコン層は、第2のポリシリコン層に対して選択的に除去され、スペーサの間に溝が形成される。溝には第1の金属が充填される。次に、第2のポリシリコン層が除去され、これが、第1の金属とは異なる第2の金属で置換される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、置換金属ゲート電極を形成するための代替方法についてのニーズがある。
【課題を解決するための手段】
【０００５】
図面に示されている特徴物には、スケールは示されていない。
【発明を実施するための最良の形態】
【０００６】
図1A乃至1Rには、本発明の方法を実施した際に形成される構造を示す。最初に、基板100上に、高kゲート誘電体層170と、犠牲金属層169とが形成され、図1aに示す構造が形成される。あるいは、図には示されていないが、ダミーゲート誘電体（例えば、20乃至30ÅのSiO2層）をこの部分に形成しておき、置換ゲート処理プロセスの際に、これを高K誘電体で置換しても良い。基板100は、バルクシリコンまたはシリコンオンインシュレータ基本構造を有しても良い。あるいは、基板100は、シリコンと組み合わされたまたは組み合わされない他の材料、例えば、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ素化インジウム、リン化インジウム、ヒ素化ガリウムまたはアンチモン化ガリウムを含んでも良い。基板100を構成する材料のいくつかの例を示したが、半導体デバイスを構築する土台として機能するいかなる材料も、本発明の思想および範囲に含まれる。
【０００７】
高kゲート誘電体層170を形成するために使用される材料には、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、および鉛亜鉛ニオブ酸塩が含まれる。ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物およびアルミニウム酸化物が特に好ましい。本願では、高kゲート誘電体層170を形成するために使用されるいくつかの材料例を示すが、この層は、ゲート電流リークを抑制することに寄与する他の材料で構成されても良い。層170は、10よりも大きな誘電率を有し、本発明のある実施例では、15から25である。
【０００８】
高kゲート誘電体層170は、従来の成膜方法、例えば従来の化学気相成膜法（CVD）、低圧CVD法、または物理気相成膜法（PVD）で、基板100上に形成されても良い。従来の原子層CVD処理法を使用することが好ましい。そのような処理法では、金属酸化物前駆体（例えば、金属塩化物）および蒸気が、CVD反応器に選択された流速で供給され、その後、選択された温度および圧力で処理されて、基板100と高kゲート誘電体層170の間に、原子的に平滑な界面が形成される。CVD反応器は、層が所望の厚さになるまで、十分な時間、作動させる必要がある。最も一般的な操作では、高kゲート誘電体層170は、約60Å未満の厚さであり、例えばある実施例では、約5Åおよび約40Åの厚さである。
【０００９】
誘電体層170の上には、犠牲金属層169が形成される。犠牲金属層169は、被覆材料と反応せず、高温（450℃以上）に耐えることのできるいかなる金属であっても良い。例えば、犠牲金属層169は、窒化チタンで構成されても良い。ある実施例では、層169は、スパッタ法で形成される。別の実施例では、層169は、原子層成膜法で形成される。
【００１０】
基板100に高kゲート誘電体層170および犠牲金属層169が形成された後、高kゲート誘電体層170上には、図1Bに示すように、犠牲金属層171が形成される。この実施例では、次に、犠牲層171の上にハードマスク層172が形成され、図1Bに示す構造が形成される。犠牲層171は、ポリシリコン、窒化珪素、シリコンゲルマニウム、またはゲルマニウムを含んでも良く、従来の成膜処理プロセスによって、犠牲金属層169上に形成される。犠牲層171は、例えば、約100から約2000Åの間の厚さであり、ある実施例では、約500から約1600Åの間の厚さである。別の実施例では、犠牲層171は、後のゲート置換の際に置換されるダミーゲート誘電体上に形成されても良い。
【００１１】
ハードマスク層172は、厚さが約100から1000Åの間の窒化珪素を含んでも良く、ある実施例では、例えば、約200から約350Åの間の厚さである。ハードマスク層172は、犠牲層171上に形成される。
【００１２】
次に、犠牲層171およびハードマスク層172がパターン化され、図1Cに示すような、パターン化されたハードマスク層130、131が形成され、パターン化された犠牲層104、106、169が形成される。従来の湿式または乾式エッチング処理プロセスを用いて、ハードマスク層172、犠牲金属層169および犠牲層171の非保護部分を除去しても良い。この実施例では、これらの層のエッチング後に、高kゲート誘電体層170の露出部分174が除去される。
【００１３】
高kゲート誘電体層170の露出部分174は、湿式または乾式エッチング技術を用いて除去されても良いが、そのような処理プロセスを用いて、隣接構造部分に悪影響を及ぼさずにこの層をエッチングすることは難しい。乾式エッチング処理プロセスを用いて、高kゲート誘電体層170を、下地の基板に対して選択的にエッチングすることは難しく、湿式エッチング技術では、高kゲート誘電体層170が等方的にエッチングされ、好ましくない形態で、被覆犠牲層104、106が除去される。
【００１４】
その層の露出部分174をエッチングして、高kゲート誘電体層170の横方向の除去を抑制するため、高kゲート誘電体層170の露出部分174を、それがその層の被覆部分175に対して選択的に容易に除去されるように改質しても良い。露出部分174は、犠牲層171がエッチングされた後、高kゲート誘電体層170のこの部分に、不純物を添加して改質しても良い。プラズマ化学気相成膜法（PECVD）処理法を用いて、高kゲート誘電体層170の露出部分174に不純物を添加しても良い。そのようなPECVD処理法では、プラズマ照射の前に、反応器に、ハロゲンまたはハロゲン化物のガス（またはそのようなガスの組み合わせ）が供給される。反応器は、適当な条件下（例えば、温度、圧力、高周波数、および出力）で、露出部分174を改質して、これを他の材料に対して選択的に除去することができるようにするのに十分な時間作動される。ある実施例では、低出力RECVD処理法、例えば、約200W未満の出力が使用される。
【００１５】
ある実施例では、反応器に適当な流速で、臭化水素（HBr）および塩素（Cl2）ガスが供給され、これらのガスから生じたプラズマによって、所望の方法で露出部分174が改質される。約50から約100Wの間のウェハバイアス（例えば、約100W）が十分な時間印加され、露出部分174の所望の変質が完全に行われる。プラズマの暴露は、最大約1分間継続されるが、そのような改質のためには、おそらく約5秒程度が好ましい。
【００１６】
露出部分174は、改質された後、除去される。添加不純物の存在によって、露出部分は、被覆部分175に対して選択的にエッチングされ、図1Dに示す構造が得られる。ある実施例では、露出部分174は、比較的強い酸、例えば、ハロゲン系の酸（臭化水素または塩酸）、またはリン酸に暴露することにより除去される。ハロゲン系の酸を使用する場合、酸は、HBrまたはHClの体積比で約0.5％から約10％の間の濃度であることが好ましく、体積比で約5％であることがより好ましい。そのような酸を用いるエッチング処理プロセスは、室温またはその近傍で行われ、約5から約30分間実施されるが、必要であれば、より長期間の暴露を行っても良い。リン酸を使用する場合、酸の濃度は、H3PO4の体積比で約75％から約95％の間であっても良い。そのような酸を用いるエッチング処理プロセスは、例えば、例えば、約140℃から約180℃の間で行われ、ある実施例では、約160℃で行われる。そのような酸を使用する場合、暴露ステップは、約30秒から約5分間実施され、20Åの厚さの膜の場合、約1分実施される。
【００１７】
図1Dには、相補型金属酸化物半導体（CMOS）を製作する際に形成される中間構造を示す。この構造は、図1Eに示す基板100の第1の部分101および第2の部分102を有する。分離領域103は、第1の部分101を第2の部分102から分離する。分離領域103は、二酸化珪素、またはトランジスタの活性領域を分離する他の材料を含む。第1の犠牲層104は、第1の高kゲート誘電体層105上に形成され、第2の犠牲層106は、第2の高kゲート誘電体層107上に形成される。ハードマスク130、131は、犠牲層104、106上に形成される。
【００１８】
図1Dの構造が形成された後、犠牲層104、106の対向する側面にスペーサが形成される。これらのスペーサは、窒化珪素を含み、これらのスペーサは、以下の方法で形成される。最初に、実質的に均一な厚さの窒化珪素層が、構造の全体にわたって、例えば約1000Å未満の厚さで成膜され、図1Eに示す構造が形成される。従来の成膜処理プロセスを使用してこの構造を形成しても良い。
【００１９】
ある実施例では、基板100および層104、106上にバッファ酸化層を形成する前に、窒化珪素層134が、基板100上の犠牲層104、106の対向する側面に直接成膜される。ただし、別の実施例では、そのようなバッファ酸化層は、層134を形成する前に形成されても良い。同様に、図1Eには示されていないが、層134がエッチングされる前に、層134の上に、第2の酸化層を形成しても良い。そのような酸化物を使用した場合、その後の窒化珪素のエッチングステップによって、L型のスペーサが形成される。
【００２０】
窒化珪素層134は、窒化珪素を異方的にエッチングする、従来の処理プロセスを用いてエッチングされても良く、これにより図1Fに示す構造が形成される。エッチングステップの結果、犠牲層104は、一組の側壁スペーサ108、109によって囲まれ、犠牲層106は、一組の側壁スペーサ110、111によって囲まれる。
【００２１】
次に図1Fの構造は、窒化物エッチング停止層180で被覆され、図1Gに示す構造が形成される。層180は、層134と同様の方法で形成されても良い。
【００２２】
通常の場合、複数のマスキングステップおよびイオン注入ステップが実施されることが好ましく（図1H）、犠牲層104、106上にスペーサ108、109、110、111を形成する前に、層104、106の近傍に、微量注入領域135a乃至138aが形成される（最終的に、デバイスのソースおよびドレインの領域に対する先端領域として機能する）。また、通常の場合、スペーサ108、109、110、111の形成後に、基板100の部分101および102にイオンを注入した後、適当な熱処理ステップを適用することにより、ソースおよびドレインの領域135〜138が形成されても良い。
【００２３】
基板100の部分101内に、n型のソースおよびドレインの領域を形成するために使用されるイオン注入および熱処理の工程によって、同時に、犠牲層104をn型にドープしても良い。同様に、基板100の部分102内にp型のソースおよびドレインの領域を形成するために使用される、イオン注入および熱処理工程によって、犠牲層106をp型にドープしても良い。犠牲層106がボロンでドーピングされる場合、その層は、n型犠牲層104を除去する後続の湿式エッチング処理プロセスによって、p型の犠牲層106があまり除去されない程度の濃度で、その元素を含む必要がある。
【００２４】
熱処理によって、予めソースおよびドレインの領域と先端領域、ならびに犠牲層104、106に導入されたドーパントが活性化される。好適実施例では、温度が約1000℃を超え、さらに必要に応じて、1080℃を超える急速な熱処理が適用される。ドーパントの活性化に加えて、そのような熱処理によって、高kゲート誘電体層105、107の分子構造が改質され、改良された特性を示すゲート誘電体層が形成される。
【００２５】
犠牲金属層169の設置により、これらの高温ステップの結果、高誘電率誘電体層170と犠牲層171との間で有意な反応が生じずに、より良好な特性の誘電体層170が得られる。
【００２６】
スペーサ108、109、110、111および層180の形成後、デバイス全体に誘電体層112が設置され、図1Hに示す構造が形成される。誘電体層112は、二酸化珪素、または低k材料を含んでも良い。誘電体層112には、リン、ボロン、または他の元素がドープされても良く、高密度プラズマ成膜処理プロセスを用いて形成されても良い。処理のこの段階により、シリサイド領域139、140、141、142によって覆われたソースおよびドレインの領域135、136、137、138が既に形成される。これらのソースおよびドレインの領域は、基板へのイオン注入によって形成されても良く、その後これらの領域が活性化される。あるいは、当業者には明らかなように、エピタキシャル成長処理を用いて、ソースおよびドレインの領域を形成しても良い。
【００２７】
誘電体層112は、ハードマスク130、131から除去され、さらに、パターン化された犠牲層104、106から除去され、図1Iに示す構造が形成される。従来の化学機械的研磨処理操作（CMP）を適用して、誘電体層112とハードマスク130、131の部分を除去しても良い。ハードマスク130、131は、パターン化犠牲層104、106が露出するように除去されても良い。誘電体層112が研磨された際、ハードマスク130、131は、これらが処理プロセスのその段階における目的を果たすように、層104、106の表面から研磨されても良い。
【００２８】
図1Iに示す構造が形成された後、犠牲層104が除去されて、側壁スペーサ108、109の間に溝113が形成され、図1Jに示す構造が形成される。
【００２９】
ある実施例では、犠牲層106上の層104を選択的にエッチングする湿式エッチング処理プロセスが適用され、層106の部分はあまり除去されずに、層104および169が除去される。
【００３０】
犠牲層104が、n型にドープされており、犠牲層106がp型（例えば、ボロン）にドープされている場合、そのような湿式エッチング処理プロセスは、水酸化物源を含む水溶液に、十分な温度で十分な時間、犠牲層104を暴露するステップを有しても良く、実質的に全ての層104が除去される。そのような水酸化物源は、脱イオン水中に、体積比で約2から約30％の間の水酸化アンモニウム、または例えば、テトラメチル水酸化アンモニウム（TMAH）のようなテトラアルキル水酸化アンモニウムを含んでも良い。
【００３１】
いかなる残りの犠牲層104も、これを溶液に暴露することにより、選択的に除去されても良く、溶液は、脱イオン水中に体積比で約2から約30％の水酸化アンモニウムを含み、約15℃から約90℃の間の温度（例えば、約40℃以下）に維持される。そのような暴露ステップは、少なくとも1分継続させることが好ましく、この際に、約10kHzから約2000kHzの間の、約1から約10W／cm2で消失する超音波エネルギーを印加することが好ましい。
【００３２】
ある実施例では、厚さが約1350Åの犠牲層104は、約1000kHzの、約5W／cm2で消失する超音波エネルギーを印加した状態で、約25℃で約30分間、脱イオン水中に体積比で約15％の水酸化アンモニウムを含む溶液に暴露させることにより選択的に除去される。そのようなエッチング処理プロセスは、p型犠牲層106の有意な量を除去させずに、実質的に全てのn型犠牲層104を除去する必要がある。
【００３３】
別の方法として、犠牲層104は、超音波エネルギーを印加した状態で、約60℃から約90℃の間の温度に維持され、脱イオン水中に体積比で約20から約30％のTMAHを含む溶液に、これを少なくとも1分間、暴露させることにより、選択的に除去しても良い。約1000kHzで約5W／cm2で消失する超音波エネルギーを印加した状態で、脱イオン水中に体積比で約25％のTMAHを含む溶液に、約80℃で約2分間暴露させることにより、層106はあまり除去されずに、約1350Åの厚さの犠牲層104が、実質的に全て除去される。第1の高kゲート誘電体層105は、十分な厚さを有し、犠牲層104を除去するために設置されたエッチャントが、第1の高kゲート誘電体層105の底部に配置されたチャンネル領域に到達することが防止される。
【００３４】
また、犠牲金属層169は、選択エッチングによって除去されても良い。いくつかの実施例では、層169は、除去されなくても良い。いくつかの実施例では、誘電体層105は、置換金属ゲートが形成される前に除去されても良い。そのような場合、金属酸化物ゲート誘電体は、置換ゲートが形成される前に形成される。
【００３５】
図示された実施例では、n型金属層115は、溝113を充填するように、層105上に直接形成され、図1Kに示す構造が形成される。n型金属層115は、金属NMOSゲート電極を得るための、いかなるn型導電性材料を有しても良い。n型金属層115は、半導体デバイス用の金属NMOSゲート電極に適した、熱的に安定な特性を有することが好ましい。
【００３６】
n型金属層115を形成するために使用される材料には、以下のものが含まれる：ハフニウム、ジルコニウム、チタン、タンタル、アルミニウムならびにそれらの合金、例えば、これらの元素を含む金属炭化物、すなわち、ハフニウム炭化物、ジルコニウム炭化物、チタニウム炭化物、タンタル炭化物およびアルミニウム炭化物である。n型金属層115は、従来のPVDまたはCVD処理法、例えば従来のスパッタリングもしくは原子層CVD処理法を用いて、第1の高kゲート誘電体層の上に形成されても良い。図1Lに示すように、n型金属層115は、溝113を充填している部分を残して除去される。層115は、湿式もしくは乾式エッチング処理プロセス、または適当なCMP操作法を介して、デバイスの他の部分から除去されても良い。誘電体112は、層115がその表面から除去される際に、エッチング停止層または研磨停止層として機能しても良い。
【００３７】
n型金属層115は、金属NMOSゲート電極として機能しても良く、仕事関数が約3.9eVから約4.2eVの間にあり、約100Åから約2000Åの厚さであり、ある実施例では、特に、約500Åから約1600Åの間の厚さである。図1Jおよび1Kには、n型金属層115によって全ての溝113が充填された構造を示しているが、別の実施例では、n型金属層115が溝113の一部のみを充填し、溝の残りの部分は、容易に研磨される材料、例えば、タングステン、アルミニウム、チタンまたは窒化チタンで充填されても良い。仕事関数金属の代わりに、高伝導性の充填金属を使用した場合、ゲートスタックの全体の伝導性が改善される。そのような代替実施例では、n型金属層115が仕事関数金属として機能し、これは、約50から約1000Åの間の厚さであり、例えば、少なくとも約100Åの厚さである。
【００３８】
溝113が、仕事関数金属と溝充填金属の両方を含む実施例では、得られる金属NMOSゲート電極は、仕事関数金属と溝充填金属の両方の組み合わせを有すると見なし得る。仕事関数金属上に、溝充填金属を成膜する場合、成膜の際に、溝充填金属は、デバイス全体を被覆し、図1Kに示すような構造が形成される。次に、溝充填金属が研磨され、それは、溝だけを充填するように後退し、図1Lに示すような構造が形成される。
【００３９】
図示された実施例では、溝113内にn型金属層115が形成された後、犠牲層106が除去され、側壁スペーサ110、111の間に配置された溝150が形成され、図1Mに示すような構造が形成される。好適実施例では、層106は、超音波エネルギーが印加された状態で、脱イオン水中に体積比で約20から約30％の間のTMAHを含む溶液に、十分な温度（例えば、約60℃から約90℃の間）で十分な時間暴露され、n型金属層115の部分はあまり除去されずに、全ての層106が除去される。
【００４０】
あるいは、乾式エッチング処理プロセスを適用して、層106を選択的に除去しても良い。犠牲層106がp型に（例えばボロンで）ドープされている場合、そのような乾式エッチング処理プロセスは、六フッ化硫黄（SF6）、臭化水素（HBr）、ヨウ化水素（HI）、塩素、アルゴンおよび／またはヘリウムから生じるプラズマに、犠牲層106を暴露するステップを有しても良い。そのような選択的に乾式エッチング処理プロセスは、平行板反応器内または電子サイクロトロン共鳴エッチング機内で実施される。
【００４１】
犠牲層106を除去した後、第2の高kゲート誘電体層107は、例えば、この層を前述の過酸化水素系の溶液に暴露することにより、清浄化されることが望ましい。必要であれば、前述のように、溝150をp型金属で充填する前に、第2の高kゲート誘電体層107上に、被覆層（これは成膜後に酸化される）を形成しても良い。ただし、この実施例では、p型金属層116は、層107上に直接形成されても良く、これにより溝150が充填され、図1Nに示す構造が形成される。p型金属層116は、金属PMOSゲート電極を得るための、いかなるp型導電性材料を有しても良い。p型金属層116は、半導体デバイス用の金属PMOSゲート電極を形成するのに適した、熱的に安定な特徴を有することが好ましい。
【００４２】
p型金属層116の形成に使用される材料には、以下のものが含まれる：ルテニウム、パラジウム、白金、コバルト、ニッケルおよび伝導性金属酸化物、例えば、ルテニウム酸化物である。p型金属層116は、従来のPVDまたはCVD処理法、例えば従来のスパッタリングもしくは原子層CVD処理法を用いて、第2の高kゲート誘電体層107上に形成されても良い。図1Oに示すように、p型金属層116は、溝150を充填する部分を除いて除去される。層116は、湿式もしくは乾式エッチング処理プロセス、または適当なCMP操作法を介して、デバイスの他の部分から除去されても良く、誘電体112は、エッチング停止層または研磨停止層として機能する。
【００４３】
p型金属層116は、金属PMOSゲート電極として機能し、仕事関数は、約4.9eVから約5.2eVの間であり、約100Åから約2000Åの間の厚さであり、より好ましくは、約500Åから約1600Åの間の厚さである。図1Nおよび1Oには、p型金属層116によって、溝150の全てが充填された構造が示されているが、別の実施例では、p型金属層116は、溝150の一部だけを充填しても良い。金属NMOSゲート電極を用いる場合、溝の残りの部分は、容易に研磨される材料、例えば、タングステン、アルミニウム、チタンまたは窒化チタンで充填されても良い。そのような代替実施例では、p型金属層116は、仕事関数金属として機能し、約50から約1000Åの間の厚さである。金属NMOSゲート電極のように、溝150が仕事関数金属および溝充填金属を含む実施例では、得られる金属PMOSゲート電極は、仕事関数金属と溝充填金属の両方の組み合わせを有すると見なし得る。
【００４４】
次に、誘電体層112が除去されても良く、これにより図1Pに示す構造が形成される。次に、図1Qに示すように、新たな窒化物エッチング停止層181が成膜される。層181は、ある実施例では、層180と同一であっても良い。次に、図1Rに示すように、誘電体層214が設置され、中間層誘電体が形成される。層214は、層112と同じ材料で、同様の方法で構成されても良い。
【００４５】
窒化物エッチング停止層180の一部は、層104および106を除去する過程で除去されるため、そのような層によってもたらされる歪み抑制効果が不十分となる。従って、再追加層181および層214によって、歪み抑制層およびエッチング停止層の利点を復元しても良い。いくつかの実施例では、いかなる誘電体214を利用しても良い。例えば、誘電体214は、多孔質または非多孔質な炭素ドープされた酸化物のような、誘電率が約5未満で、例えば約3.2の低k誘電体層であっても良い。
【００４６】
限定された数の実施例を参照して、本発明を説明したが、これらの実施例から、多くの変更および修正が可能であることは、当業者には明らかである。特許請求の範囲は、本発明の思想および範囲に属する、そのような全ての変更および修正を網羅することを意図するものである。
【図面の簡単な説明】
【００４７】
【図１Ａ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｂ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｃ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｄ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｅ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｆ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｇ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｈ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｉ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｊ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｋ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｌ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｍ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｎ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｏ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｐ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｑ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｒ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関し、特に金属ゲート電極を有する半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
二酸化珪素からなる極めて薄いゲート誘電体を有するMOS電界効果トランジスタにおいては、許容限界を超えるゲートリーク電流が生じる場合がある。二酸化珪素に代えて、ある高誘電率（K）の誘電体材料でゲート誘電体を構成した場合、ゲートリーク電流を抑制することができる。ここで、高K誘電体とは、10よりも高い誘電率を有する場合に使用される。ただし、最初に、高k誘電体膜が形成されると、それは、僅かに不完全な分子構造となる。そのような膜を修復するためには、比較的高温での熱処理が必要となる。
【０００３】
そのような高k誘電体層は、ポリシリコンと両立させることはできないため、高kゲート誘電体を含むデバイスには、金属ゲート電極を使用することが望ましい。金属ゲート電極を有するCMOSデバイスを製作する場合、異なる材料からNMOSおよびPMOSゲート電極を形成することが必要となる。置換ゲート処理プロセスを用いた場合、異なる材料でゲート電極を形成することができる。この処理プロセスでは、スペーサ組によって囲まれた第1のポリシリコン層は、第2のポリシリコン層に対して選択的に除去され、スペーサの間に溝が形成される。溝には第1の金属が充填される。次に、第2のポリシリコン層が除去され、これが、第1の金属とは異なる第2の金属で置換される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、置換金属ゲート電極を形成するための代替方法についてのニーズがある。
【課題を解決するための手段】
【０００５】
図面に示されている特徴物には、スケールは示されていない。
【発明を実施するための最良の形態】
【０００６】
図1A乃至1Rには、本発明の方法を実施した際に形成される構造を示す。最初に、基板100上に、高kゲート誘電体層170と、犠牲金属層169とが形成され、図1aに示す構造が形成される。あるいは、図には示されていないが、ダミーゲート誘電体（例えば、20乃至30ÅのSiO2層）をこの部分に形成しておき、置換ゲート処理プロセスの際に、これを高K誘電体で置換しても良い。基板100は、バルクシリコンまたはシリコンオンインシュレータ基本構造を有しても良い。あるいは、基板100は、シリコンと組み合わされたまたは組み合わされない他の材料、例えば、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ素化インジウム、リン化インジウム、ヒ素化ガリウムまたはアンチモン化ガリウムを含んでも良い。基板100を構成する材料のいくつかの例を示したが、半導体デバイスを構築する土台として機能するいかなる材料も、本発明の思想および範囲に含まれる。
【０００７】
高kゲート誘電体層170を形成するために使用される材料には、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、および鉛亜鉛ニオブ酸塩が含まれる。ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物およびアルミニウム酸化物が特に好ましい。本願では、高kゲート誘電体層170を形成するために使用されるいくつかの材料例を示すが、この層は、ゲート電流リークを抑制することに寄与する他の材料で構成されても良い。層170は、10よりも大きな誘電率を有し、本発明のある実施例では、15から25である。
【０００８】
高kゲート誘電体層170は、従来の成膜方法、例えば従来の化学気相成膜法（CVD）、低圧CVD法、または物理気相成膜法（PVD）で、基板100上に形成されても良い。従来の原子層CVD処理法を使用することが好ましい。そのような処理法では、金属酸化物前駆体（例えば、金属塩化物）および蒸気が、CVD反応器に選択された流速で供給され、その後、選択された温度および圧力で処理されて、基板100と高kゲート誘電体層170の間に、原子的に平滑な界面が形成される。CVD反応器は、層が所望の厚さになるまで、十分な時間、作動させる必要がある。最も一般的な操作では、高kゲート誘電体層170は、約60Å未満の厚さであり、例えばある実施例では、約5Åおよび約40Åの厚さである。
【０００９】
誘電体層170の上には、犠牲金属層169が形成される。犠牲金属層169は、被覆材料と反応せず、高温（450℃以上）に耐えることのできるいかなる金属であっても良い。例えば、犠牲金属層169は、窒化チタンで構成されても良い。ある実施例では、層169は、スパッタ法で形成される。別の実施例では、層169は、原子層成膜法で形成される。
【００１０】
基板100に高kゲート誘電体層170および犠牲金属層169が形成された後、高kゲート誘電体層170上には、図1Bに示すように、犠牲金属層171が形成される。この実施例では、次に、犠牲層171の上にハードマスク層172が形成され、図1Bに示す構造が形成される。犠牲層171は、ポリシリコン、窒化珪素、シリコンゲルマニウム、またはゲルマニウムを含んでも良く、従来の成膜処理プロセスによって、犠牲金属層169上に形成される。犠牲層171は、例えば、約100から約2000Åの間の厚さであり、ある実施例では、約500から約1600Åの間の厚さである。別の実施例では、犠牲層171は、後のゲート置換の際に置換されるダミーゲート誘電体上に形成されても良い。
【００１１】
ハードマスク層172は、厚さが約100から1000Åの間の窒化珪素を含んでも良く、ある実施例では、例えば、約200から約350Åの間の厚さである。ハードマスク層172は、犠牲層171上に形成される。
【００１２】
次に、犠牲層171およびハードマスク層172がパターン化され、図1Cに示すような、パターン化されたハードマスク層130、131が形成され、パターン化された犠牲層104、106、169が形成される。従来の湿式または乾式エッチング処理プロセスを用いて、ハードマスク層172、犠牲金属層169および犠牲層171の非保護部分を除去しても良い。この実施例では、これらの層のエッチング後に、高kゲート誘電体層170の露出部分174が除去される。
【００１３】
高kゲート誘電体層170の露出部分174は、湿式または乾式エッチング技術を用いて除去されても良いが、そのような処理プロセスを用いて、隣接構造部分に悪影響を及ぼさずにこの層をエッチングすることは難しい。乾式エッチング処理プロセスを用いて、高kゲート誘電体層170を、下地の基板に対して選択的にエッチングすることは難しく、湿式エッチング技術では、高kゲート誘電体層170が等方的にエッチングされ、好ましくない形態で、被覆犠牲層104、106が除去される。
【００１４】
その層の露出部分174をエッチングして、高kゲート誘電体層170の横方向の除去を抑制するため、高kゲート誘電体層170の露出部分174を、それがその層の被覆部分175に対して選択的に容易に除去されるように改質しても良い。露出部分174は、犠牲層171がエッチングされた後、高kゲート誘電体層170のこの部分に、不純物を添加して改質しても良い。プラズマ化学気相成膜法（PECVD）処理法を用いて、高kゲート誘電体層170の露出部分174に不純物を添加しても良い。そのようなPECVD処理法では、プラズマ照射の前に、反応器に、ハロゲンまたはハロゲン化物のガス（またはそのようなガスの組み合わせ）が供給される。反応器は、適当な条件下（例えば、温度、圧力、高周波数、および出力）で、露出部分174を改質して、これを他の材料に対して選択的に除去することができるようにするのに十分な時間作動される。ある実施例では、低出力RECVD処理法、例えば、約200W未満の出力が使用される。
【００１５】
ある実施例では、反応器に適当な流速で、臭化水素（HBr）および塩素（Cl2）ガスが供給され、これらのガスから生じたプラズマによって、所望の方法で露出部分174が改質される。約50から約100Wの間のウェハバイアス（例えば、約100W）が十分な時間印加され、露出部分174の所望の変質が完全に行われる。プラズマの暴露は、最大約1分間継続されるが、そのような改質のためには、おそらく約5秒程度が好ましい。
【００１６】
露出部分174は、改質された後、除去される。添加不純物の存在によって、露出部分は、被覆部分175に対して選択的にエッチングされ、図1Dに示す構造が得られる。ある実施例では、露出部分174は、比較的強い酸、例えば、ハロゲン系の酸（臭化水素または塩酸）、またはリン酸に暴露することにより除去される。ハロゲン系の酸を使用する場合、酸は、HBrまたはHClの体積比で約0.5％から約10％の間の濃度であることが好ましく、体積比で約5％であることがより好ましい。そのような酸を用いるエッチング処理プロセスは、室温またはその近傍で行われ、約5から約30分間実施されるが、必要であれば、より長期間の暴露を行っても良い。リン酸を使用する場合、酸の濃度は、H3PO4の体積比で約75％から約95％の間であっても良い。そのような酸を用いるエッチング処理プロセスは、例えば、例えば、約140℃から約180℃の間で行われ、ある実施例では、約160℃で行われる。そのような酸を使用する場合、暴露ステップは、約30秒から約5分間実施され、20Åの厚さの膜の場合、約1分実施される。
【００１７】
図1Dには、相補型金属酸化物半導体（CMOS）を製作する際に形成される中間構造を示す。この構造は、図1Eに示す基板100の第1の部分101および第2の部分102を有する。分離領域103は、第1の部分101を第2の部分102から分離する。分離領域103は、二酸化珪素、またはトランジスタの活性領域を分離する他の材料を含む。第1の犠牲層104は、第1の高kゲート誘電体層105上に形成され、第2の犠牲層106は、第2の高kゲート誘電体層107上に形成される。ハードマスク130、131は、犠牲層104、106上に形成される。
【００１８】
図1Dの構造が形成された後、犠牲層104、106の対向する側面にスペーサが形成される。これらのスペーサは、窒化珪素を含み、これらのスペーサは、以下の方法で形成される。最初に、実質的に均一な厚さの窒化珪素層が、構造の全体にわたって、例えば約1000Å未満の厚さで成膜され、図1Eに示す構造が形成される。従来の成膜処理プロセスを使用してこの構造を形成しても良い。
【００１９】
ある実施例では、基板100および層104、106上にバッファ酸化層を形成する前に、窒化珪素層134が、基板100上の犠牲層104、106の対向する側面に直接成膜される。ただし、別の実施例では、そのようなバッファ酸化層は、層134を形成する前に形成されても良い。同様に、図1Eには示されていないが、層134がエッチングされる前に、層134の上に、第2の酸化層を形成しても良い。そのような酸化物を使用した場合、その後の窒化珪素のエッチングステップによって、L型のスペーサが形成される。
【００２０】
窒化珪素層134は、窒化珪素を異方的にエッチングする、従来の処理プロセスを用いてエッチングされても良く、これにより図1Fに示す構造が形成される。エッチングステップの結果、犠牲層104は、一組の側壁スペーサ108、109によって囲まれ、犠牲層106は、一組の側壁スペーサ110、111によって囲まれる。
【００２１】
次に図1Fの構造は、窒化物エッチング停止層180で被覆され、図1Gに示す構造が形成される。層180は、層134と同様の方法で形成されても良い。
【００２２】
通常の場合、複数のマスキングステップおよびイオン注入ステップが実施されることが好ましく（図1H）、犠牲層104、106上にスペーサ108、109、110、111を形成する前に、層104、106の近傍に、微量注入領域135a乃至138aが形成される（最終的に、デバイスのソースおよびドレインの領域に対する先端領域として機能する）。また、通常の場合、スペーサ108、109、110、111の形成後に、基板100の部分101および102にイオンを注入した後、適当な熱処理ステップを適用することにより、ソースおよびドレインの領域135〜138が形成されても良い。
【００２３】
基板100の部分101内に、n型のソースおよびドレインの領域を形成するために使用されるイオン注入および熱処理の工程によって、同時に、犠牲層104をn型にドープしても良い。同様に、基板100の部分102内にp型のソースおよびドレインの領域を形成するために使用される、イオン注入および熱処理工程によって、犠牲層106をp型にドープしても良い。犠牲層106がボロンでドーピングされる場合、その層は、n型犠牲層104を除去する後続の湿式エッチング処理プロセスによって、p型の犠牲層106があまり除去されない程度の濃度で、その元素を含む必要がある。
【００２４】
熱処理によって、予めソースおよびドレインの領域と先端領域、ならびに犠牲層104、106に導入されたドーパントが活性化される。好適実施例では、温度が約1000℃を超え、さらに必要に応じて、1080℃を超える急速な熱処理が適用される。ドーパントの活性化に加えて、そのような熱処理によって、高kゲート誘電体層105、107の分子構造が改質され、改良された特性を示すゲート誘電体層が形成される。
【００２５】
犠牲金属層169の設置により、これらの高温ステップの結果、高誘電率誘電体層170と犠牲層171との間で有意な反応が生じずに、より良好な特性の誘電体層170が得られる。
【００２６】
スペーサ108、109、110、111および層180の形成後、デバイス全体に誘電体層112が設置され、図1Hに示す構造が形成される。誘電体層112は、二酸化珪素、または低k材料を含んでも良い。誘電体層112には、リン、ボロン、または他の元素がドープされても良く、高密度プラズマ成膜処理プロセスを用いて形成されても良い。処理のこの段階により、シリサイド領域139、140、141、142によって覆われたソースおよびドレインの領域135、136、137、138が既に形成される。これらのソースおよびドレインの領域は、基板へのイオン注入によって形成されても良く、その後これらの領域が活性化される。あるいは、当業者には明らかなように、エピタキシャル成長処理を用いて、ソースおよびドレインの領域を形成しても良い。
【００２７】
誘電体層112は、ハードマスク130、131から除去され、さらに、パターン化された犠牲層104、106から除去され、図1Iに示す構造が形成される。従来の化学機械的研磨処理操作（CMP）を適用して、誘電体層112とハードマスク130、131の部分を除去しても良い。ハードマスク130、131は、パターン化犠牲層104、106が露出するように除去されても良い。誘電体層112が研磨された際、ハードマスク130、131は、これらが処理プロセスのその段階における目的を果たすように、層104、106の表面から研磨されても良い。
【００２８】
図1Iに示す構造が形成された後、犠牲層104が除去されて、側壁スペーサ108、109の間に溝113が形成され、図1Jに示す構造が形成される。
【００２９】
ある実施例では、犠牲層106上の層104を選択的にエッチングする湿式エッチング処理プロセスが適用され、層106の部分はあまり除去されずに、層104および169が除去される。
【００３０】
犠牲層104が、n型にドープされており、犠牲層106がp型（例えば、ボロン）にドープされている場合、そのような湿式エッチング処理プロセスは、水酸化物源を含む水溶液に、十分な温度で十分な時間、犠牲層104を暴露するステップを有しても良く、実質的に全ての層104が除去される。そのような水酸化物源は、脱イオン水中に、体積比で約2から約30％の間の水酸化アンモニウム、または例えば、テトラメチル水酸化アンモニウム（TMAH）のようなテトラアルキル水酸化アンモニウムを含んでも良い。
【００３１】
いかなる残りの犠牲層104も、これを溶液に暴露することにより、選択的に除去されても良く、溶液は、脱イオン水中に体積比で約2から約30％の水酸化アンモニウムを含み、約15℃から約90℃の間の温度（例えば、約40℃以下）に維持される。そのような暴露ステップは、少なくとも1分継続させることが好ましく、この際に、約10kHzから約2000kHzの間の、約1から約10W／cm2で消失する超音波エネルギーを印加することが好ましい。
【００３２】
ある実施例では、厚さが約1350Åの犠牲層104は、約1000kHzの、約5W／cm2で消失する超音波エネルギーを印加した状態で、約25℃で約30分間、脱イオン水中に体積比で約15％の水酸化アンモニウムを含む溶液に暴露させることにより選択的に除去される。そのようなエッチング処理プロセスは、p型犠牲層106の有意な量を除去させずに、実質的に全てのn型犠牲層104を除去する必要がある。
【００３３】
別の方法として、犠牲層104は、超音波エネルギーを印加した状態で、約60℃から約90℃の間の温度に維持され、脱イオン水中に体積比で約20から約30％のTMAHを含む溶液に、これを少なくとも1分間、暴露させることにより、選択的に除去しても良い。約1000kHzで約5W／cm2で消失する超音波エネルギーを印加した状態で、脱イオン水中に体積比で約25％のTMAHを含む溶液に、約80℃で約2分間暴露させることにより、層106はあまり除去されずに、約1350Åの厚さの犠牲層104が、実質的に全て除去される。第1の高kゲート誘電体層105は、十分な厚さを有し、犠牲層104を除去するために設置されたエッチャントが、第1の高kゲート誘電体層105の底部に配置されたチャンネル領域に到達することが防止される。
【００３４】
また、犠牲金属層169は、選択エッチングによって除去されても良い。いくつかの実施例では、層169は、除去されなくても良い。いくつかの実施例では、誘電体層105は、置換金属ゲートが形成される前に除去されても良い。そのような場合、金属酸化物ゲート誘電体は、置換ゲートが形成される前に形成される。
【００３５】
図示された実施例では、n型金属層115は、溝113を充填するように、層105上に直接形成され、図1Kに示す構造が形成される。n型金属層115は、金属NMOSゲート電極を得るための、いかなるn型導電性材料を有しても良い。n型金属層115は、半導体デバイス用の金属NMOSゲート電極に適した、熱的に安定な特性を有することが好ましい。
【００３６】
n型金属層115を形成するために使用される材料には、以下のものが含まれる：ハフニウム、ジルコニウム、チタン、タンタル、アルミニウムならびにそれらの合金、例えば、これらの元素を含む金属炭化物、すなわち、ハフニウム炭化物、ジルコニウム炭化物、チタニウム炭化物、タンタル炭化物およびアルミニウム炭化物である。n型金属層115は、従来のPVDまたはCVD処理法、例えば従来のスパッタリングもしくは原子層CVD処理法を用いて、第1の高kゲート誘電体層の上に形成されても良い。図1Lに示すように、n型金属層115は、溝113を充填している部分を残して除去される。層115は、湿式もしくは乾式エッチング処理プロセス、または適当なCMP操作法を介して、デバイスの他の部分から除去されても良い。誘電体112は、層115がその表面から除去される際に、エッチング停止層または研磨停止層として機能しても良い。
【００３７】
n型金属層115は、金属NMOSゲート電極として機能しても良く、仕事関数が約3.9eVから約4.2eVの間にあり、約100Åから約2000Åの厚さであり、ある実施例では、特に、約500Åから約1600Åの間の厚さである。図1Jおよび1Kには、n型金属層115によって全ての溝113が充填された構造を示しているが、別の実施例では、n型金属層115が溝113の一部のみを充填し、溝の残りの部分は、容易に研磨される材料、例えば、タングステン、アルミニウム、チタンまたは窒化チタンで充填されても良い。仕事関数金属の代わりに、高伝導性の充填金属を使用した場合、ゲートスタックの全体の伝導性が改善される。そのような代替実施例では、n型金属層115が仕事関数金属として機能し、これは、約50から約1000Åの間の厚さであり、例えば、少なくとも約100Åの厚さである。
【００３８】
溝113が、仕事関数金属と溝充填金属の両方を含む実施例では、得られる金属NMOSゲート電極は、仕事関数金属と溝充填金属の両方の組み合わせを有すると見なし得る。仕事関数金属上に、溝充填金属を成膜する場合、成膜の際に、溝充填金属は、デバイス全体を被覆し、図1Kに示すような構造が形成される。次に、溝充填金属が研磨され、それは、溝だけを充填するように後退し、図1Lに示すような構造が形成される。
【００３９】
図示された実施例では、溝113内にn型金属層115が形成された後、犠牲層106が除去され、側壁スペーサ110、111の間に配置された溝150が形成され、図1Mに示すような構造が形成される。好適実施例では、層106は、超音波エネルギーが印加された状態で、脱イオン水中に体積比で約20から約30％の間のTMAHを含む溶液に、十分な温度（例えば、約60℃から約90℃の間）で十分な時間暴露され、n型金属層115の部分はあまり除去されずに、全ての層106が除去される。
【００４０】
あるいは、乾式エッチング処理プロセスを適用して、層106を選択的に除去しても良い。犠牲層106がp型に（例えばボロンで）ドープされている場合、そのような乾式エッチング処理プロセスは、六フッ化硫黄（SF6）、臭化水素（HBr）、ヨウ化水素（HI）、塩素、アルゴンおよび／またはヘリウムから生じるプラズマに、犠牲層106を暴露するステップを有しても良い。そのような選択的に乾式エッチング処理プロセスは、平行板反応器内または電子サイクロトロン共鳴エッチング機内で実施される。
【００４１】
犠牲層106を除去した後、第2の高kゲート誘電体層107は、例えば、この層を前述の過酸化水素系の溶液に暴露することにより、清浄化されることが望ましい。必要であれば、前述のように、溝150をp型金属で充填する前に、第2の高kゲート誘電体層107上に、被覆層（これは成膜後に酸化される）を形成しても良い。ただし、この実施例では、p型金属層116は、層107上に直接形成されても良く、これにより溝150が充填され、図1Nに示す構造が形成される。p型金属層116は、金属PMOSゲート電極を得るための、いかなるp型導電性材料を有しても良い。p型金属層116は、半導体デバイス用の金属PMOSゲート電極を形成するのに適した、熱的に安定な特徴を有することが好ましい。
【００４２】
p型金属層116の形成に使用される材料には、以下のものが含まれる：ルテニウム、パラジウム、白金、コバルト、ニッケルおよび伝導性金属酸化物、例えば、ルテニウム酸化物である。p型金属層116は、従来のPVDまたはCVD処理法、例えば従来のスパッタリングもしくは原子層CVD処理法を用いて、第2の高kゲート誘電体層107上に形成されても良い。図1Oに示すように、p型金属層116は、溝150を充填する部分を除いて除去される。層116は、湿式もしくは乾式エッチング処理プロセス、または適当なCMP操作法を介して、デバイスの他の部分から除去されても良く、誘電体112は、エッチング停止層または研磨停止層として機能する。
【００４３】
p型金属層116は、金属PMOSゲート電極として機能し、仕事関数は、約4.9eVから約5.2eVの間であり、約100Åから約2000Åの間の厚さであり、より好ましくは、約500Åから約1600Åの間の厚さである。図1Nおよび1Oには、p型金属層116によって、溝150の全てが充填された構造が示されているが、別の実施例では、p型金属層116は、溝150の一部だけを充填しても良い。金属NMOSゲート電極を用いる場合、溝の残りの部分は、容易に研磨される材料、例えば、タングステン、アルミニウム、チタンまたは窒化チタンで充填されても良い。そのような代替実施例では、p型金属層116は、仕事関数金属として機能し、約50から約1000Åの間の厚さである。金属NMOSゲート電極のように、溝150が仕事関数金属および溝充填金属を含む実施例では、得られる金属PMOSゲート電極は、仕事関数金属と溝充填金属の両方の組み合わせを有すると見なし得る。
【００４４】
次に、誘電体層112が除去されても良く、これにより図1Pに示す構造が形成される。次に、図1Qに示すように、新たな窒化物エッチング停止層181が成膜される。層181は、ある実施例では、層180と同一であっても良い。次に、図1Rに示すように、誘電体層214が設置され、中間層誘電体が形成される。層214は、層112と同じ材料で、同様の方法で構成されても良い。
【００４５】
窒化物エッチング停止層180の一部は、層104および106を除去する過程で除去されるため、そのような層によってもたらされる歪み抑制効果が不十分となる。従って、再追加層181および層214によって、歪み抑制層およびエッチング停止層の利点を復元しても良い。いくつかの実施例では、いかなる誘電体214を利用しても良い。例えば、誘電体214は、多孔質または非多孔質な炭素ドープされた酸化物のような、誘電率が約5未満で、例えば約3.2の低k誘電体層であっても良い。
【００４６】
限定された数の実施例を参照して、本発明を説明したが、これらの実施例から、多くの変更および修正が可能であることは、当業者には明らかである。特許請求の範囲は、本発明の思想および範囲に属する、そのような全ての変更および修正を網羅することを意図するものである。
【図面の簡単な説明】
【００４７】
【図１Ａ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｂ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｃ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｄ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｅ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｆ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｇ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｈ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｉ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｊ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｋ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｌ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｍ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｎ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｏ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｐ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｑ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【図１Ｒ】本発明の実施例を実施した際に形成される構造の断面を示した図である。
【特許請求の範囲】
【請求項１】
犠牲ゲート構造を形成するステップと、
前記犠牲ゲート構造を除去するステップと、
前記犠牲ゲート構造を、金属ゲート電極で置換するステップと、
前記金属ゲート電極を、窒化物層で被覆するステップと、
を有する方法。
【請求項２】
前記窒化物層を、中間層誘電体で被覆するステップを有することを特徴とする請求項1に記載の方法。
【請求項３】
前記窒化物層を、5未満の誘電率を有する中間層誘電体で被覆するステップを有することを特徴とする請求項2に記載の方法。
【請求項４】
一組の犠牲ゲート構造を形成するステップと、前記犠牲ゲート構造を、NMOSおよびPMOSトランジスタを形成するように適合された金属ゲート電極で置換するステップとを有することを特徴とする請求項1に記載の方法。
【請求項５】
犠牲ゲート構造を形成するステップは、側壁スペーサを備えるポリシリコンゲート構造を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項６】
一組の犠牲ゲート構造を形成するステップと、
前記犠牲ゲート構造を除去するステップと、
前記犠牲ゲート構造を、金属ゲート電極で置換するステップと、
前記金属ゲート電極を、窒化物層で被覆するステップと、
を有する方法。
【請求項７】
前記窒化物層を、中間層誘電体で被覆するステップを有することを特徴とする請求項6に記載の方法。
【請求項８】
一組の犠牲ゲート構造を形成するステップと、NMOSおよびPMOSトランジスタを形成するように適合された金属ゲート電極で、前記犠牲ゲート構造を置換するステップを有することを特徴とする請求項6に記載の方法。
【請求項９】
犠牲ゲート構造を形成するステップは、側壁スペーサを備えるポリシリコンゲート構造を形成するステップを有することを特徴とする請求項6に記載の方法。
【請求項１０】
基板、
前記基板上に形成された金属ゲート電極、
前記金属ゲート電極上の窒化物層、および
前記窒化物層上の中間層誘電体層、
を有する半導体構造。
【請求項１１】
前記中間層誘電体は、5未満の誘電率を有することを特徴とする請求項10に記載の構造。
【請求項１２】
当該構造は、一組の金属ゲート電極を有し、一つは、NMOSトランジスタ用であり、一つは、PMOSトランジスタ用であることを特徴とする請求項10に記載の構造。
【請求項１３】
前記窒化物層は、前記ゲート電極と直接接していることを特徴とする請求項10に記載の構造。
【請求項１４】
前記中間層誘電体は、金属ゲート電極同士間の領域を充填していることを特徴とする請求項10に記載の構造。
【請求項１５】
前記中間層誘電体は、炭素ドープされた酸化物であることを特徴とする請求項10に記載の構造。
【請求項１】
犠牲ゲート構造を形成するステップと、
前記犠牲ゲート構造を除去するステップと、
前記犠牲ゲート構造を、金属ゲート電極で置換するステップと、
前記金属ゲート電極を、窒化物層で被覆するステップと、
を有する方法。
【請求項２】
前記窒化物層を、中間層誘電体で被覆するステップを有することを特徴とする請求項1に記載の方法。
【請求項３】
前記窒化物層を、5未満の誘電率を有する中間層誘電体で被覆するステップを有することを特徴とする請求項2に記載の方法。
【請求項４】
一組の犠牲ゲート構造を形成するステップと、前記犠牲ゲート構造を、NMOSおよびPMOSトランジスタを形成するように適合された金属ゲート電極で置換するステップとを有することを特徴とする請求項1に記載の方法。
【請求項５】
犠牲ゲート構造を形成するステップは、側壁スペーサを備えるポリシリコンゲート構造を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項６】
一組の犠牲ゲート構造を形成するステップと、
前記犠牲ゲート構造を除去するステップと、
前記犠牲ゲート構造を、金属ゲート電極で置換するステップと、
前記金属ゲート電極を、窒化物層で被覆するステップと、
を有する方法。
【請求項７】
前記窒化物層を、中間層誘電体で被覆するステップを有することを特徴とする請求項6に記載の方法。
【請求項８】
一組の犠牲ゲート構造を形成するステップと、NMOSおよびPMOSトランジスタを形成するように適合された金属ゲート電極で、前記犠牲ゲート構造を置換するステップを有することを特徴とする請求項6に記載の方法。
【請求項９】
犠牲ゲート構造を形成するステップは、側壁スペーサを備えるポリシリコンゲート構造を形成するステップを有することを特徴とする請求項6に記載の方法。
【請求項１０】
基板、
前記基板上に形成された金属ゲート電極、
前記金属ゲート電極上の窒化物層、および
前記窒化物層上の中間層誘電体層、
を有する半導体構造。
【請求項１１】
前記中間層誘電体は、5未満の誘電率を有することを特徴とする請求項10に記載の構造。
【請求項１２】
当該構造は、一組の金属ゲート電極を有し、一つは、NMOSトランジスタ用であり、一つは、PMOSトランジスタ用であることを特徴とする請求項10に記載の構造。
【請求項１３】
前記窒化物層は、前記ゲート電極と直接接していることを特徴とする請求項10に記載の構造。
【請求項１４】
前記中間層誘電体は、金属ゲート電極同士間の領域を充填していることを特徴とする請求項10に記載の構造。
【請求項１５】
前記中間層誘電体は、炭素ドープされた酸化物であることを特徴とする請求項10に記載の構造。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図１Ｎ】
【図１Ｏ】
【図１Ｐ】
【図１Ｑ】
【図１Ｒ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図１Ｎ】
【図１Ｏ】
【図１Ｐ】
【図１Ｑ】
【図１Ｒ】
【公表番号】特表２００８−５０７８５６（Ｐ２００８−５０７８５６Ａ）
【公表日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願番号】特願２００７−５２３６２４（Ｐ２００７−５２３６２４）
【出願日】平成１７年７月１４日（２００５．７．１４）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２５３３９
【国際公開番号】ＷＯ２００６／０２０１５８
【国際公開日】平成１８年２月２３日（２００６．２．２３）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願日】平成１７年７月１４日（２００５．７．１４）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２５３３９
【国際公開番号】ＷＯ２００６／０２０１５８
【国際公開日】平成１８年２月２３日（２００６．２．２３）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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