半導体装置の製造方法及び半導体装置
【課題】素子分離膜が埋め込まれる溝の側壁に形成される熱酸化膜を厚くすることなく、半導体素子のハンプを抑制する。
【解決手段】 基板１上にシリコン層３を形成し、その上に下地膜４及び窒化シリコン膜５を形成する。窒化シリコン膜５及び下地膜４に開口部５ａを形成し、開口部５ａ内に位置するシリコン層３の表面に第１の熱酸化膜６を形成する。第１の熱酸化膜６を、例えばウェットエッチングにより除去する。窒化シリコン膜５をマスクとしてシリコン層３をエッチングすることにより、開口部５ａ内に位置するシリコン層３に、溝を形成する。溝の表面に第２の熱酸化膜を形成し、その後、溝に、素子分離膜を埋め込む。
【解決手段】 基板１上にシリコン層３を形成し、その上に下地膜４及び窒化シリコン膜５を形成する。窒化シリコン膜５及び下地膜４に開口部５ａを形成し、開口部５ａ内に位置するシリコン層３の表面に第１の熱酸化膜６を形成する。第１の熱酸化膜６を、例えばウェットエッチングにより除去する。窒化シリコン膜５をマスクとしてシリコン層３をエッチングすることにより、開口部５ａ内に位置するシリコン層３に、溝を形成する。溝の表面に第２の熱酸化膜を形成し、その後、溝に、素子分離膜を埋め込む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ構造を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、半導体素子のハンプを抑制することができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図１１の各図は、従来の半導体装置の製造方法の一例を説明するための断面図である。ここで説明する半導体装置は、ＳＯＩ（Silicon On Insulator）基板に形成される。
まず、図１１（Ａ）に示すように、ＳＯＩ基板を準備する。このＳＯＩ基板は、支持基板であるシリコン基板１０１上に、酸化シリコンからなるＢＯＸ層１０２と、単結晶シリコンからなるＳＯＩ層１０３を積層した構造である。次いで、ＳＯＩ層１０３上に、下地膜となる酸化窒化シリコン膜１０４を形成し、さらに、その上に窒化シリコン膜１０５を形成する。
【０００３】
次いで、窒化シリコン膜１０５及び酸化窒化シリコン膜１０４に開口パターン１０５ａを形成し、さらに、開口パターン１０５ａ内に位置するＳＯＩ層１０３をエッチングすることにより、溝１０３ｂを形成する。その後、ＳＯＩ層１０３を熱酸化（ラウンド酸化）することにより、溝１０３ｂの側壁に熱酸化膜１０３ｃを形成する。熱酸化膜１０３ｃの厚さは、例えば５０ｎｍである。これにより、ＳＯＩ層１０３のうち溝１０３ｂに隣接している上縁部１０３ａは丸くなる。また、熱酸化膜１０３ｃの下部１０３ｅは、ＳＯＩ層１０３とＢＯＸ層１０２の界面に沿って内側に入り込み、バーズビークを形成する。
【０００４】
次いで、図１１（Ｂ）に示すように、溝１０３ｂに、酸化シリコンからなる素子分離膜１０７を埋め込み、その後、窒化シリコン膜１０５及び酸化窒化シリコン膜１０４を除去する。このようにして、素子領域は、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離膜１０７によって相互に分離される。
【０００５】
次いで、図１１（Ｃ）に示すように、素子領域に、ゲート酸化膜１１３、及びゲート酸化膜１１３上に位置するゲート電極１１４を形成する。次いで、ＳＯＩ層１０３に低濃度不純物領域１１６ａ，１１６ｂを形成し、その後、ゲート電極１１４の側壁にサイドウォール１１５を形成する。次いで、ＳＯＩ層１０３に、ソース及びドレインとなる不純物領域１１７ａ，１１７ｂを形成する。
このようにして、ＳＯＩ層１０３にはＭＯＳトランジスタが形成される。
【０００６】
図１２は、トランジスタのゲート電圧（Ｖｇ）と、ソース−ドレイン間電流（Ｉｓ）の相関を示すグラフである。図１２の実線で示すように、ゲート電圧が規定値を超えると、ソース−ドレイン間電流はゲート電圧が上がるにつれて増大する（サブスレショールド領域）。そして、さらにゲート電圧が上がると略一定値になり、完全なＯＮ状態になる。
【０００７】
ここで、ＳＯＩ層１０３の上縁部１０３ａが尖ったままであると、ゲート電極がオーバーラップした場合に電界集中により寄生チャネルが生じ、図１２の点線で示すように、ゲート電圧がわずかに上がってもソース−ドレイン間電流が増大してしまう領域（ハンプ）ができる。ハンプが生じると、ＭＯＳトランジスタの閾値が設計値より低くなる。従って、上述したように、ＳＯＩ層１０３の上縁部１０３ａを丸くするのが好ましい（例えば特許文献１参照）。また、バンプを効果的に抑制するには、上縁部１０３ａの曲率半径が増すのがよい。
【特許文献１】特開２００２−７６１０９号公報（図６及び図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＳＴＩ構造において、素子分離膜が埋め込まれる溝に接するシリコン膜の上端部を丸くするには、この溝の側壁を熱酸化すればよい。そして、上端部の曲率半径を大きくするには熱酸化量を増やすことが有効である。
【０００９】
しかし、ＳＯＩ基板の溝の側壁に形成される熱酸化膜は、下端部が酸化窒化シリコン膜とシリコン膜の界面に沿って内側に入り込み、バーズビークを形成する。このバーズビークが大きくなると、トランジスタのソース、ドレイン及びチャネルに加わる応力が増大する。この場合、ソース、ドレインそれぞれにリークが生じ、チャネルにおけるキャリアの移動度が変化する。特にＮ型トランジスタの場合、キャリアの移動度が低下し、トランジスタの特性が劣化してしまう。
【００１０】
このため、ＳＯＩ基板において、溝の側壁に形成される熱酸化膜を厚くすることはできなかった。従って、溝に接するシリコン膜の上端部の曲率半径を大きくすることには限界があった。
また、半導体基板（例えばシリコン基板）においても、素子領域を有効に活用するためには、溝の側壁の熱酸化量を増やすことなく、半導体素子のハンプを抑制することが望まれる。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、素子分離膜が埋め込まれる溝の側壁の熱酸化量を増やすことなく、半導体素子のハンプを抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の表面に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００１３】
本発明に係る他の半導体装置の製造方法は、
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００１４】
これらの半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、下地膜と単結晶シリコン層の界面、または下地膜と半導体基板の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
このため、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。
【００１５】
本発明に係る他の半導体装置の製造方法は、
シリコン層上に、開口部を有するマスクを形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスクを用いて前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００１６】
この半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、マスクとシリコン層（例えばシリコン基板又は単結晶シリコン層）の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
これにより、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。
【００１７】
第１の熱酸化膜を除去する工程は、ウェットエッチングにより熱酸化膜を除去する工程であってもよいし、等方性のドライエッチングにより熱酸化膜を除去する工程であってもよい。溝を形成する工程は、異方性のエッチングを用いて該溝を形成する工程であってもよい。
第２の熱酸化膜を形成する工程において、該第２の熱酸化膜の厚さを５ｎｍ以上２０ｎｍ以下にするのが好ましい。
【００１８】
本発明に係る他の半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記単結晶シリコン層に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００１９】
本発明に係る他の半導体装置の製造方法は、
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記半導体基板に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２０】
これらの半導体装置の製造方法によれば、第１の熱酸化膜の上端部は、形成時に、下地膜と単結晶シリコン層の海面、又は下地膜と半導体基板の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
これにより、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。
【００２１】
本発明に係る他の半導体装置の製造方法は、
シリコン層上に、開口部を有するマスクを形成する工程と、
前記開口部内に位置する前記シリコン層に溝を形成する工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
上面が前記マスクに覆われた状態で前記シリコン層をエッチングすることにより、前記溝を深くする工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２２】
本発明に係る他の半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面、及び前記下地膜が後退したことにより露出した前記単結晶シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２３】
この半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、下地膜とシリコン層の界面に沿って内側に伸びる。特に、下地膜を後退させているため、第１の熱酸化膜の端部は内側に伸びやすい。このため、第１の熱酸化膜を形成し、その後除去することにより、シリコン層の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、シリコン層の上端部の曲率半径を大きくすることができる。
このため、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。
【００２４】
本発明に係る他の半導体装置の製造方法は、
半導体基板上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面、及び前記下地膜が後退したことにより露出した前記半導体基板の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２５】
本発明に係る他の半導体装置の製造方法は、
シリコン層上に、下地膜を有するマスク膜を形成する工程と、
前記マスク膜及び前記下地膜に開口部を形成する工程と、
前記マスク膜に覆われている状態で前記下地膜をエッチングすることにより、前記開口部に面している前記下地膜を後退させる工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面、及び前記下地膜が後退したことにより露出した前記シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスク膜をマスクとして前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２６】
溝に素子分離膜を埋め込む工程の後に、素子分離膜の相互間に、Ｎ型ＭＯＳトランジスタを形成する工程を更に具備してもよい。
【００２７】
本発明に係る半導体装置は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板と、
前記単結晶シリコン層に形成された溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記単結晶シリコン層の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている。
【００２８】
本発明に係る他の半導体装置は、
半導体基板と、
前記半導体基板に形成された溝と、
前記溝の表面に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記半導体基板の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３の各図は、本発明の第１の実施形態に係る半導体装置の製造方法である。本実施形態で製造される半導体装置は、ＳＯＩ（Silicon On Insulator）基板に形成され、ＳＴＩ（Shallow Trench Isolation）構造により素子間が分離される。
【００３０】
まず、図１（Ａ）に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、支持基板であるシリコン基板１上に、酸化シリコンからなるＢＯＸ層２と、単結晶シリコン層であるＳＯＩ層３をこの順に積層した構造である。ＢＯＸ層２の厚さは例えば４００ｎｍであり、ＳＯＩ層３の厚さは例えば１５０ｎｍである。次いで、ＳＯＩ層３上に、下地膜となる酸化窒化シリコン（ＳｉＯＮ）膜４を形成し、さらにその上に、窒化シリコン（ＳｉＮ４）膜５を形成する。酸化窒化シリコン膜４の厚さは例えば１０ｎｍであり、窒化シリコン膜５の厚さは例えば１５０ｎｍである。
【００３１】
次いで、図１（Ｂ）に示すように、窒化シリコン膜５上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜５上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして窒化シリコン膜５及び酸化窒化シリコン膜４をエッチングする。これにより、窒化シリコン膜５及び酸化窒化シリコン膜４には、素子分離膜を埋め込むべき領域上に位置する開口パターン５ａが形成される。
【００３２】
その後、図１（Ｃ）に示すように、レジストパターン５０を除去する。次いで、ＳＯＩ層３を熱酸化する。これにより、開口パターン５ａ内に位置するＳＯＩ層３の表面には、ＬＯＣＯＳ法による第１の熱酸化膜６（ＬＯＣＯＳ酸化膜）が形成される。第１の熱酸化膜６は、周端部６ａがＳＯＩ層３と酸化窒化シリコン膜４の界面にそって内側に入り込み、バーズビークを形成している。
【００３３】
次いで、図１（Ｄ）に示すように、第１の熱酸化膜６を、周端部６ａも含めてウェットエッチング又は等方性のドライエッチングにより除去する。なお、ここでのウェットエッチングには、例えばフッ酸が用いられ、また、等方性のドライエッチングには、例えばＣ４Ｆ８、ＣＯ、Ｏ２及びＮ２の混合ガスが用いられる。
第１の熱酸化膜６が除去されることにより、ＳＯＩ層３のうち、開口パターン５ａ端部の下に位置する上縁部３ａは、丸くなる。
【００３４】
次いで、図２（Ａ）に示すように、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとしてＳＯＩ層３をエッチングする。ここでは異方性のドライエッチングが用いられる。これにより、ＳＯＩ層３には、素子分離膜を埋め込むための溝３ｂが形成される。上記したように、溝３ｂの側壁の上縁部３ａは丸くなっている。なお、溝３ｂはＳＯＩ層３を貫通しており、その底面には、ＢＯＸ層２が露出している。
【００３５】
次いで、図２（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、溝３ｂの側壁には第２の熱酸化膜３ｃが形成される。第２の熱酸化膜３ｃが形成されることにより、ＳＯＩ層３のうち酸化されていない部分の上縁部３ｄの曲率半径は、上縁部３ａの曲率半径と比べて大きくなる。なお、第２の熱酸化膜３ｃの厚さは、例えば５ｎｍ以上２０ｎｍ以下であり、従来と比べて薄い。しかし、第２の熱酸化膜３ｃを形成する前に、溝３ｂの上縁部３ａは丸くなっているため、第２の熱酸化膜３ｃが薄くても、ＳＯＩ層３の上縁部３ｄは十分に曲率半径が大きくなる。また、第２の熱酸化膜３ｃが薄いため、第２の熱酸化膜３ｃの下端部３ｅが、ＢＯＸ層２とＳＯＩ層３の界面に沿って内側に入り込むことを抑制できる。
【００３６】
次いで、図２（Ｃ）に示すように、溝３ｂの中及び窒化シリコン膜５上を含む全面上に、酸化シリコン膜を、高密度プラズマＣＶＤ法により形成する。
次いで、図３（Ａ）に示すように、窒化シリコン膜５上に位置する酸化シリコン膜をＣＭＰ法により研磨除去し、さらに、窒化シリコン膜５をＣＭＰ法により研磨除去する。このとき、窒化シリコン膜５を少し（例えば厚さ７５ｎｍほど）残す。次いで、残留している窒化シリコン膜５及び酸化窒化シリコン膜４を、ウェットエッチングにより除去する。このようにして、溝３ｂには酸化シリコンからなる素子分離膜７が埋め込まれる。なお、素子分離膜７は、表面がＳＯＩ層３の表面より凸になっている。
【００３７】
次いで、図３（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、素子分離膜７の相互間にはゲート酸化膜１３が形成される。次いで、ゲート酸化膜１３上を含む全面上にポリシリコン膜を形成する。次いで、ポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート電極１４が形成される。その後、レジストパターンを除去する。
【００３８】
次いで、ゲート電極１４及び素子分離膜７をマスクとして、ＳＯＩ層３にＮ型不純物イオンを注入する。これにより、ＳＯＩ層３には低濃度不純物領域１６ａ，１６ｂが形成される。次いで、ゲート電極１４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１４の側壁にはサイドウォール１５が形成される。次いで、ゲート電極１４、サイドウォール１５及び素子分離膜７をマスクとして、ＳＯＩ層３にＮ型不純物イオンを注入する。これにより、ＳＯＩ層３には、ソース及びドレインとなる不純物領域１７ａ，１７ｂが形成される。
このようにして、ＳＯＩ基板にはＮ型ＭＯＳトランジスタが形成される。
【００３９】
以上、本実施形態によれば、溝３ｂを形成する前に、ＳＯＩ層３のうち溝３ｂを形成すべき部分の表面に、ＬＯＣＯＳ法による第１の熱酸化膜６を形成し、その後、第１の熱酸化膜６を除去しているため、溝３ｂの側壁の上縁部３ａは丸くなっている。このため、第２の熱酸化膜３ｃが薄くても、ＳＯＩ層３の上縁部３ｄは十分に曲率半径が大きくなる。従って、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の相関において、ハンプはできにくくなる。
【００４０】
また、第２の熱酸化膜３ｃが従来と比べて薄いため、第２の熱酸化膜３ｃの下端部３ｅが、ＢＯＸ層２とＳＯＩ層３の界面に沿って内側に入り込むことを抑制できる。従って、平面配置において第２の熱酸化膜３ｃが占有する面積を小さくすることができるため、素子領域を有効利用し、半導体装置の微細化を進めることができる。また、ソース及びドレインとなる不純物領域１７ａ，１７ｂに加わる応力を抑制することができるため、Ｎ型ＭＯＳトランジスタのキャリアの移動度が低下することを抑制できる。
【００４１】
図４の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、ＳＯＩ基板ではなくシリコン基板にＮ型ＭＯＳトランジスタが形成される点が、第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４２】
まず、図４（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に、開口パターン５ａを形成する。次いで、開口パターン５ａの下に位置するシリコン基板１の表面に、第１の熱酸化膜６を形成する。これらの形成方法は第１の実施形態と同一である。
【００４３】
次いで、図４（Ｂ）に示すように、第１の熱酸化膜６を除去する。第１の熱酸化膜６の除去方法は第１の実施形態と同一である。これにより、シリコン基板１のうち、開口パターン５ａ端部の下に位置する上縁部１ａは、丸くなる。
次いで、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとしてシリコン基板１をエッチングする。ここでは異方性のドライエッチングが用いられる。これにより、シリコン基板１には、素子分離膜を埋め込むための溝１ｂが形成される。上記したように、溝１ｂの側壁の上縁部１ａは丸くなっている。
【００４４】
次いで、図４（Ｃ）に示すように、シリコン基板１を熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成する。このとき、シリコン基板１のうち酸化されていない部分の上縁部１ｄは、曲率半径が大きくなる。なお、このとき溝１ｂの底面も熱酸化される。
次いで、溝１ｂに素子分離膜７を埋め込む。素子分離膜７を埋め込む方法は、第１の実施形態において溝３ｂに素子分離膜７を埋め込む方法と同一である。なお、素子分離膜７を埋め込んだ後に、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００４５】
次いで、図４（Ｄ）に示すように、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、ならびにソース及びドレインとなる不純物領域１７ａ，１７ｂを形成する。これらの形成方法は第1の実施形態と同一である。このようにして、シリコン基板１にはＮ型ＭＯＳトランジスタが形成される。
【００４６】
この第２の実施形態においても、第１の実施形態と同様の作用により、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の相関において、ハンプができにくくなる。
【００４７】
図５及び図６の各図は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、溝３ｂを形成する工程が第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４８】
まず、図５（Ａ）に示すように、ＳＯＩ基板を準備し、ＳＯＩ基板のＳＯＩ層３上に、酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に積層する。次いで、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は第１の実施形態と同一である。
次いで、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとして、ＳＯＩ層３をエッチングする。これにより、ＳＯＩ層３には溝３ｂが浅く形成される。
【００４９】
次いで、図５（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、溝３ｂの側壁及び底面には第１の熱酸化膜８が形成される。第１の熱酸化膜８の上縁部８ａは、ＳＯＩ層３と酸化窒化シリコン膜４の界面に沿って内側に伸びており、バーズビークを形成している。
【００５０】
次いで、図５（Ｃ）に示すように、第１の熱酸化膜８を、上縁部８ａを含めて除去する。第１の熱酸化膜８の除去方法は、第１の実施形態における第１の熱酸化膜６を除去する方法と同一である。これにより、溝３ｂの側壁の上縁部３ａは丸くなるが、その曲率半径は、予め溝３ｂを浅く形成しているため、第１の実施形態より大きくなる。
【００５１】
次いで、図６（Ａ）に示すように、再び窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとして、ＳＯＩ層３をエッチングする。これにより、溝３ｂは深くなり、ＳＯＩ層３を貫通する。
【００５２】
次いで、図６（Ｂ）に示すように、溝３ｂの側壁に第２の熱酸化膜３ｃを形成し、さらに溝３ｂに素子分離膜７を埋め込む。第２の熱酸化膜３ｃの形成方法、及び素子分離膜７の埋め込み方法は第１の実施形態と同一である。なお、第２の熱酸化膜３ｃを形成することにより、ＳＯＩ層３の上縁部３ｄの曲率半径は、熱酸化前の上縁部３ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込んだ後に、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００５３】
次いで、図６（Ｃ）に示すように、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第１の実施形態と同一である。
【００５４】
この第３の実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、第２の熱酸化膜３ｃを形成する前のＳＯＩ層３の上縁部３ａは、第１の実施形態より曲率半径が大きいため、第２の熱酸化膜３ｃを形成した後の上縁部３ｄも、第１の実施形態より曲率半径が大きく大きくなる。従って、第１の実施形態より第２の熱酸化膜３ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプは生じにくい。
【００５５】
図７の各図は、第４の実施形態に係る半導体装置の製造方法である。本実施形態は、ＳＯＩ基板ではなくシリコン基板１上にＮ型ＭＯＳトランジスタを形成する点を除けば、第３の実施形態と同一である。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５６】
まず、図７（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は、第３の実施形態と同一である。次いで、開口パターン５ａの下に位置するシリコン基板１に溝１ｂを浅く形成し、さらに、シリコン基板１を熱酸化することにより、溝１ｂの表面に、第１の熱酸化膜８を形成する。溝１ｂの形成方法は、第３の実施形態において溝３ｂを浅く形成する方法と同一である。
【００５７】
次いで、図７（Ｂ）に示すように、第１の熱酸化膜８を除去する。第１の熱酸化膜８の除去方法は第３の実施形態と同一である。これにより、シリコン基板１のうち、開口パターン５ａ端部の下に位置する上縁部１ａは、丸くなる。
次いで、溝１ｂを深くする。この方法も第３の実施形態と同一である。
【００５８】
次いで、図７（Ｃ）に示すように、シリコン基板１を再び熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成し、さらに溝１ｂに素子分離膜７を埋め込む。素子分離膜７の埋め込み方法は、第３の実施形態と同一である。なお、第２の熱酸化膜１ｃを形成することにより、シリコン基板１の上縁部１ｄの曲率半径は、上縁部１ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込むときに、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００５９】
次いで、図７（Ｄ）に示すように、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第３の実施形態と同一である。
【００６０】
この第４の実施形態によっても、第３の実施形態と同様の作用により、第２の実施形態より第２の熱酸化膜１ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。
【００６１】
図８及び図９の各図は、第５の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、溝３ｂを形成する工程が第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６２】
まず、図８（Ａ）に示すように、ＳＯＩ基板を準備する。次いで、ＳＯＩ基板のＳＯＩ層３上に、酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に積層する。次いで、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は第１の実施形態と同一である。
【００６３】
次いで、図８（Ｂ）に示すように、ウェットエッチングにより、酸化窒化シリコン膜４を開口パターン５ａから後退させる。これにより、ＳＯＩ層３上には、開口パターン５ａに繋がる凹部４ａが形成される。ここでのウェットエッチングには、ＨＦ含有液が用いられる。
【００６４】
次いで、図８（Ｃ）に示すように、ＳＯＩ層３を熱酸化する。これにより、シリコン基板１のうち開口パターン５ａ及び凹部４ａ内で露出している部分の表面には、第１の熱酸化膜９が形成される。第１の熱酸化膜９の周端部９ａは、ＳＯＩ層３と酸化窒化シリコン膜４の界面に沿って内側に伸びており、バーズビークを形成している。
【００６５】
次いで、図９（Ａ）に示すように、第１の熱酸化膜９を除去する。第１の熱酸化膜９の除去方法は、第１の実施形態における第１の熱酸化膜６を除去する方法と同一である。これにより、ＳＯＩ層３の上縁部３ａは丸くなるが、予め凹部４ａを形成しているため、その曲率半径は第１の実施形態より大きくなる。
【００６６】
次いで、図９（Ｂ）に示すように、溝３ｂの側壁に第２の熱酸化膜３ｃを形成し、さらに溝３ｂに素子分離膜７を埋め込む。第２の熱酸化膜３ｃの形成方法、及び素子分離膜７の埋め込み方法は第１の実施形態と同一である。なお、第２の熱酸化膜３ｃを形成することにより、ＳＯＩ層３の上縁部３ｄの曲率半径は、熱酸化前の上縁部３ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込んだ後、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００６７】
次いで、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第１の実施形態と同一である。
【００６８】
この第５の実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、第２の熱酸化膜３ｃを形成する前の上縁部３ａの曲率半径は第１の実施形態より大きいため、第２の熱酸化膜３ｃを形成した後の上縁部３ｄの曲率半径も第１の実施形態より大きくなる。従って、第１の実施形態より第２の熱酸化膜３ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。
【００６９】
図１０の各図は、第６の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、ＳＯＩ基板ではなくシリコン基板１上にＮ型ＭＯＳトランジスタを形成する点を除けば、第５の実施形態と同一である。以下、第５の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７０】
まず、図１０（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。次いで、酸化窒化シリコン膜４を開口パターン５ａから後退させ、凹部４ａを形成する。次いで、シリコン基板１の表面のうち、開口パターン５ａ及び凹部４ａ内で露出している部分に、第１の熱酸化膜９を形成する。これらの形成方法は第５の実施形態と同一である。
【００７１】
次いで、図１０（Ｂ）に示すように、第１の熱酸化膜９を除去し、さらに、シリコン基板１に溝１ｂを形成する。第１の熱酸化膜９の除去方法は、第５の実施形態と同一である。また、溝１ｂの形成方法は、第２の実施形態と同一である。これにより、シリコン基板１の上縁部１ａは丸くなる
【００７２】
次いで、図１０（Ｃ）に示すように、シリコン基板１を熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成し、さらに溝１ｂに素子分離膜７を埋め込む。素子分離膜７の埋め込み方法は、第５の実施形態と同一である。なお、第２の熱酸化膜１ｃを形成することにより、シリコン基板１の上縁部１ｄの曲率半径は、熱酸化前の上縁部１ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込むときに、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００７３】
次いで、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第５の実施形態と同一である。
【００７４】
この第６の実施形態によっても、第５の実施形態と同様の作用により、第２の実施形態より第２の熱酸化膜１ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。
【００７５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記した各実施形態において、ＳＯＩ層３又はシリコン基板１に注入する不純物イオンをＰ型不純物イオンに変更することにより、Ｎ型ＭＯＳトランジスタの代わりにＰ型ＭＯＳトランジスタを形成してもよい。
【図面の簡単な説明】
【００７６】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｄ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図３】（Ａ）は図２（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図４】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図５】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図６】（Ａ）は図５（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図７】（Ａ）は第４の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図８】（Ａ）は第５の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図９】（Ａ）は図８（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１０】（Ａ）は第６の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図１１】（Ａ）は従来の半導体装置の製造方法の一例を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図１２】トランジスタのゲート電圧（Ｖｇ）と、ソース−ドレイン間電流（Ｉｓ）の相関を示すグラフ。
【符号の説明】
【００７７】
１，１０１…シリコン基板、１ａ，１ｄ，３ａ，３ｄ，８ａ，１０３ａ…上縁部、１ｂ，３ｂ，１０３ｂ…溝、１ｃ，３ｃ…第２の熱酸化膜、２，１０２…ＢＯＸ層、３，１０３…ＳＯＩ層、３ｅ…下端部、４，１０４…酸化窒化シリコン膜、４ａ…凹部、５，１０５…窒化シリコン膜、５ａ，１０５ａ…開口パターン、６，８，９…第１の熱酸化膜、６ａ，９ａ…周端部、７，１０７…素子分離膜、１３，１１３…ゲート酸化膜、１４，１１４…ゲート電極、１５，１１５…サイドウォール、１６ａ，１６ｂ，１１６ａ，１１６ｂ…低濃度不純物領域、１７ａ，１７ｂ，１１７ａ，１１７ｂ…不純物領域、５０…レジストパターン、１０３ｃ…熱酸化膜、１０３ｅ…下部
【技術分野】
【０００１】
本発明は、ＳＴＩ構造を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、半導体素子のハンプを抑制することができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図１１の各図は、従来の半導体装置の製造方法の一例を説明するための断面図である。ここで説明する半導体装置は、ＳＯＩ（Silicon On Insulator）基板に形成される。
まず、図１１（Ａ）に示すように、ＳＯＩ基板を準備する。このＳＯＩ基板は、支持基板であるシリコン基板１０１上に、酸化シリコンからなるＢＯＸ層１０２と、単結晶シリコンからなるＳＯＩ層１０３を積層した構造である。次いで、ＳＯＩ層１０３上に、下地膜となる酸化窒化シリコン膜１０４を形成し、さらに、その上に窒化シリコン膜１０５を形成する。
【０００３】
次いで、窒化シリコン膜１０５及び酸化窒化シリコン膜１０４に開口パターン１０５ａを形成し、さらに、開口パターン１０５ａ内に位置するＳＯＩ層１０３をエッチングすることにより、溝１０３ｂを形成する。その後、ＳＯＩ層１０３を熱酸化（ラウンド酸化）することにより、溝１０３ｂの側壁に熱酸化膜１０３ｃを形成する。熱酸化膜１０３ｃの厚さは、例えば５０ｎｍである。これにより、ＳＯＩ層１０３のうち溝１０３ｂに隣接している上縁部１０３ａは丸くなる。また、熱酸化膜１０３ｃの下部１０３ｅは、ＳＯＩ層１０３とＢＯＸ層１０２の界面に沿って内側に入り込み、バーズビークを形成する。
【０００４】
次いで、図１１（Ｂ）に示すように、溝１０３ｂに、酸化シリコンからなる素子分離膜１０７を埋め込み、その後、窒化シリコン膜１０５及び酸化窒化シリコン膜１０４を除去する。このようにして、素子領域は、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離膜１０７によって相互に分離される。
【０００５】
次いで、図１１（Ｃ）に示すように、素子領域に、ゲート酸化膜１１３、及びゲート酸化膜１１３上に位置するゲート電極１１４を形成する。次いで、ＳＯＩ層１０３に低濃度不純物領域１１６ａ，１１６ｂを形成し、その後、ゲート電極１１４の側壁にサイドウォール１１５を形成する。次いで、ＳＯＩ層１０３に、ソース及びドレインとなる不純物領域１１７ａ，１１７ｂを形成する。
このようにして、ＳＯＩ層１０３にはＭＯＳトランジスタが形成される。
【０００６】
図１２は、トランジスタのゲート電圧（Ｖｇ）と、ソース−ドレイン間電流（Ｉｓ）の相関を示すグラフである。図１２の実線で示すように、ゲート電圧が規定値を超えると、ソース−ドレイン間電流はゲート電圧が上がるにつれて増大する（サブスレショールド領域）。そして、さらにゲート電圧が上がると略一定値になり、完全なＯＮ状態になる。
【０００７】
ここで、ＳＯＩ層１０３の上縁部１０３ａが尖ったままであると、ゲート電極がオーバーラップした場合に電界集中により寄生チャネルが生じ、図１２の点線で示すように、ゲート電圧がわずかに上がってもソース−ドレイン間電流が増大してしまう領域（ハンプ）ができる。ハンプが生じると、ＭＯＳトランジスタの閾値が設計値より低くなる。従って、上述したように、ＳＯＩ層１０３の上縁部１０３ａを丸くするのが好ましい（例えば特許文献１参照）。また、バンプを効果的に抑制するには、上縁部１０３ａの曲率半径が増すのがよい。
【特許文献１】特開２００２−７６１０９号公報（図６及び図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＳＴＩ構造において、素子分離膜が埋め込まれる溝に接するシリコン膜の上端部を丸くするには、この溝の側壁を熱酸化すればよい。そして、上端部の曲率半径を大きくするには熱酸化量を増やすことが有効である。
【０００９】
しかし、ＳＯＩ基板の溝の側壁に形成される熱酸化膜は、下端部が酸化窒化シリコン膜とシリコン膜の界面に沿って内側に入り込み、バーズビークを形成する。このバーズビークが大きくなると、トランジスタのソース、ドレイン及びチャネルに加わる応力が増大する。この場合、ソース、ドレインそれぞれにリークが生じ、チャネルにおけるキャリアの移動度が変化する。特にＮ型トランジスタの場合、キャリアの移動度が低下し、トランジスタの特性が劣化してしまう。
【００１０】
このため、ＳＯＩ基板において、溝の側壁に形成される熱酸化膜を厚くすることはできなかった。従って、溝に接するシリコン膜の上端部の曲率半径を大きくすることには限界があった。
また、半導体基板（例えばシリコン基板）においても、素子領域を有効に活用するためには、溝の側壁の熱酸化量を増やすことなく、半導体素子のハンプを抑制することが望まれる。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、素子分離膜が埋め込まれる溝の側壁の熱酸化量を増やすことなく、半導体素子のハンプを抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の表面に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００１３】
本発明に係る他の半導体装置の製造方法は、
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００１４】
これらの半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、下地膜と単結晶シリコン層の界面、または下地膜と半導体基板の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
このため、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。
【００１５】
本発明に係る他の半導体装置の製造方法は、
シリコン層上に、開口部を有するマスクを形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスクを用いて前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００１６】
この半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、マスクとシリコン層（例えばシリコン基板又は単結晶シリコン層）の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
これにより、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。
【００１７】
第１の熱酸化膜を除去する工程は、ウェットエッチングにより熱酸化膜を除去する工程であってもよいし、等方性のドライエッチングにより熱酸化膜を除去する工程であってもよい。溝を形成する工程は、異方性のエッチングを用いて該溝を形成する工程であってもよい。
第２の熱酸化膜を形成する工程において、該第２の熱酸化膜の厚さを５ｎｍ以上２０ｎｍ以下にするのが好ましい。
【００１８】
本発明に係る他の半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記単結晶シリコン層に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００１９】
本発明に係る他の半導体装置の製造方法は、
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記半導体基板に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２０】
これらの半導体装置の製造方法によれば、第１の熱酸化膜の上端部は、形成時に、下地膜と単結晶シリコン層の海面、又は下地膜と半導体基板の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
これにより、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。
【００２１】
本発明に係る他の半導体装置の製造方法は、
シリコン層上に、開口部を有するマスクを形成する工程と、
前記開口部内に位置する前記シリコン層に溝を形成する工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
上面が前記マスクに覆われた状態で前記シリコン層をエッチングすることにより、前記溝を深くする工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２２】
本発明に係る他の半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面、及び前記下地膜が後退したことにより露出した前記単結晶シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２３】
この半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、下地膜とシリコン層の界面に沿って内側に伸びる。特に、下地膜を後退させているため、第１の熱酸化膜の端部は内側に伸びやすい。このため、第１の熱酸化膜を形成し、その後除去することにより、シリコン層の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、シリコン層の上端部の曲率半径を大きくすることができる。
このため、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。
【００２４】
本発明に係る他の半導体装置の製造方法は、
半導体基板上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面、及び前記下地膜が後退したことにより露出した前記半導体基板の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２５】
本発明に係る他の半導体装置の製造方法は、
シリコン層上に、下地膜を有するマスク膜を形成する工程と、
前記マスク膜及び前記下地膜に開口部を形成する工程と、
前記マスク膜に覆われている状態で前記下地膜をエッチングすることにより、前記開口部に面している前記下地膜を後退させる工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面、及び前記下地膜が後退したことにより露出した前記シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスク膜をマスクとして前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。
【００２６】
溝に素子分離膜を埋め込む工程の後に、素子分離膜の相互間に、Ｎ型ＭＯＳトランジスタを形成する工程を更に具備してもよい。
【００２７】
本発明に係る半導体装置は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板と、
前記単結晶シリコン層に形成された溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記単結晶シリコン層の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている。
【００２８】
本発明に係る他の半導体装置は、
半導体基板と、
前記半導体基板に形成された溝と、
前記溝の表面に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記半導体基板の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３の各図は、本発明の第１の実施形態に係る半導体装置の製造方法である。本実施形態で製造される半導体装置は、ＳＯＩ（Silicon On Insulator）基板に形成され、ＳＴＩ（Shallow Trench Isolation）構造により素子間が分離される。
【００３０】
まず、図１（Ａ）に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、支持基板であるシリコン基板１上に、酸化シリコンからなるＢＯＸ層２と、単結晶シリコン層であるＳＯＩ層３をこの順に積層した構造である。ＢＯＸ層２の厚さは例えば４００ｎｍであり、ＳＯＩ層３の厚さは例えば１５０ｎｍである。次いで、ＳＯＩ層３上に、下地膜となる酸化窒化シリコン（ＳｉＯＮ）膜４を形成し、さらにその上に、窒化シリコン（ＳｉＮ４）膜５を形成する。酸化窒化シリコン膜４の厚さは例えば１０ｎｍであり、窒化シリコン膜５の厚さは例えば１５０ｎｍである。
【００３１】
次いで、図１（Ｂ）に示すように、窒化シリコン膜５上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜５上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして窒化シリコン膜５及び酸化窒化シリコン膜４をエッチングする。これにより、窒化シリコン膜５及び酸化窒化シリコン膜４には、素子分離膜を埋め込むべき領域上に位置する開口パターン５ａが形成される。
【００３２】
その後、図１（Ｃ）に示すように、レジストパターン５０を除去する。次いで、ＳＯＩ層３を熱酸化する。これにより、開口パターン５ａ内に位置するＳＯＩ層３の表面には、ＬＯＣＯＳ法による第１の熱酸化膜６（ＬＯＣＯＳ酸化膜）が形成される。第１の熱酸化膜６は、周端部６ａがＳＯＩ層３と酸化窒化シリコン膜４の界面にそって内側に入り込み、バーズビークを形成している。
【００３３】
次いで、図１（Ｄ）に示すように、第１の熱酸化膜６を、周端部６ａも含めてウェットエッチング又は等方性のドライエッチングにより除去する。なお、ここでのウェットエッチングには、例えばフッ酸が用いられ、また、等方性のドライエッチングには、例えばＣ４Ｆ８、ＣＯ、Ｏ２及びＮ２の混合ガスが用いられる。
第１の熱酸化膜６が除去されることにより、ＳＯＩ層３のうち、開口パターン５ａ端部の下に位置する上縁部３ａは、丸くなる。
【００３４】
次いで、図２（Ａ）に示すように、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとしてＳＯＩ層３をエッチングする。ここでは異方性のドライエッチングが用いられる。これにより、ＳＯＩ層３には、素子分離膜を埋め込むための溝３ｂが形成される。上記したように、溝３ｂの側壁の上縁部３ａは丸くなっている。なお、溝３ｂはＳＯＩ層３を貫通しており、その底面には、ＢＯＸ層２が露出している。
【００３５】
次いで、図２（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、溝３ｂの側壁には第２の熱酸化膜３ｃが形成される。第２の熱酸化膜３ｃが形成されることにより、ＳＯＩ層３のうち酸化されていない部分の上縁部３ｄの曲率半径は、上縁部３ａの曲率半径と比べて大きくなる。なお、第２の熱酸化膜３ｃの厚さは、例えば５ｎｍ以上２０ｎｍ以下であり、従来と比べて薄い。しかし、第２の熱酸化膜３ｃを形成する前に、溝３ｂの上縁部３ａは丸くなっているため、第２の熱酸化膜３ｃが薄くても、ＳＯＩ層３の上縁部３ｄは十分に曲率半径が大きくなる。また、第２の熱酸化膜３ｃが薄いため、第２の熱酸化膜３ｃの下端部３ｅが、ＢＯＸ層２とＳＯＩ層３の界面に沿って内側に入り込むことを抑制できる。
【００３６】
次いで、図２（Ｃ）に示すように、溝３ｂの中及び窒化シリコン膜５上を含む全面上に、酸化シリコン膜を、高密度プラズマＣＶＤ法により形成する。
次いで、図３（Ａ）に示すように、窒化シリコン膜５上に位置する酸化シリコン膜をＣＭＰ法により研磨除去し、さらに、窒化シリコン膜５をＣＭＰ法により研磨除去する。このとき、窒化シリコン膜５を少し（例えば厚さ７５ｎｍほど）残す。次いで、残留している窒化シリコン膜５及び酸化窒化シリコン膜４を、ウェットエッチングにより除去する。このようにして、溝３ｂには酸化シリコンからなる素子分離膜７が埋め込まれる。なお、素子分離膜７は、表面がＳＯＩ層３の表面より凸になっている。
【００３７】
次いで、図３（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、素子分離膜７の相互間にはゲート酸化膜１３が形成される。次いで、ゲート酸化膜１３上を含む全面上にポリシリコン膜を形成する。次いで、ポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート電極１４が形成される。その後、レジストパターンを除去する。
【００３８】
次いで、ゲート電極１４及び素子分離膜７をマスクとして、ＳＯＩ層３にＮ型不純物イオンを注入する。これにより、ＳＯＩ層３には低濃度不純物領域１６ａ，１６ｂが形成される。次いで、ゲート電極１４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１４の側壁にはサイドウォール１５が形成される。次いで、ゲート電極１４、サイドウォール１５及び素子分離膜７をマスクとして、ＳＯＩ層３にＮ型不純物イオンを注入する。これにより、ＳＯＩ層３には、ソース及びドレインとなる不純物領域１７ａ，１７ｂが形成される。
このようにして、ＳＯＩ基板にはＮ型ＭＯＳトランジスタが形成される。
【００３９】
以上、本実施形態によれば、溝３ｂを形成する前に、ＳＯＩ層３のうち溝３ｂを形成すべき部分の表面に、ＬＯＣＯＳ法による第１の熱酸化膜６を形成し、その後、第１の熱酸化膜６を除去しているため、溝３ｂの側壁の上縁部３ａは丸くなっている。このため、第２の熱酸化膜３ｃが薄くても、ＳＯＩ層３の上縁部３ｄは十分に曲率半径が大きくなる。従って、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の相関において、ハンプはできにくくなる。
【００４０】
また、第２の熱酸化膜３ｃが従来と比べて薄いため、第２の熱酸化膜３ｃの下端部３ｅが、ＢＯＸ層２とＳＯＩ層３の界面に沿って内側に入り込むことを抑制できる。従って、平面配置において第２の熱酸化膜３ｃが占有する面積を小さくすることができるため、素子領域を有効利用し、半導体装置の微細化を進めることができる。また、ソース及びドレインとなる不純物領域１７ａ，１７ｂに加わる応力を抑制することができるため、Ｎ型ＭＯＳトランジスタのキャリアの移動度が低下することを抑制できる。
【００４１】
図４の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、ＳＯＩ基板ではなくシリコン基板にＮ型ＭＯＳトランジスタが形成される点が、第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４２】
まず、図４（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に、開口パターン５ａを形成する。次いで、開口パターン５ａの下に位置するシリコン基板１の表面に、第１の熱酸化膜６を形成する。これらの形成方法は第１の実施形態と同一である。
【００４３】
次いで、図４（Ｂ）に示すように、第１の熱酸化膜６を除去する。第１の熱酸化膜６の除去方法は第１の実施形態と同一である。これにより、シリコン基板１のうち、開口パターン５ａ端部の下に位置する上縁部１ａは、丸くなる。
次いで、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとしてシリコン基板１をエッチングする。ここでは異方性のドライエッチングが用いられる。これにより、シリコン基板１には、素子分離膜を埋め込むための溝１ｂが形成される。上記したように、溝１ｂの側壁の上縁部１ａは丸くなっている。
【００４４】
次いで、図４（Ｃ）に示すように、シリコン基板１を熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成する。このとき、シリコン基板１のうち酸化されていない部分の上縁部１ｄは、曲率半径が大きくなる。なお、このとき溝１ｂの底面も熱酸化される。
次いで、溝１ｂに素子分離膜７を埋め込む。素子分離膜７を埋め込む方法は、第１の実施形態において溝３ｂに素子分離膜７を埋め込む方法と同一である。なお、素子分離膜７を埋め込んだ後に、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００４５】
次いで、図４（Ｄ）に示すように、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、ならびにソース及びドレインとなる不純物領域１７ａ，１７ｂを形成する。これらの形成方法は第1の実施形態と同一である。このようにして、シリコン基板１にはＮ型ＭＯＳトランジスタが形成される。
【００４６】
この第２の実施形態においても、第１の実施形態と同様の作用により、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の相関において、ハンプができにくくなる。
【００４７】
図５及び図６の各図は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、溝３ｂを形成する工程が第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４８】
まず、図５（Ａ）に示すように、ＳＯＩ基板を準備し、ＳＯＩ基板のＳＯＩ層３上に、酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に積層する。次いで、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は第１の実施形態と同一である。
次いで、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとして、ＳＯＩ層３をエッチングする。これにより、ＳＯＩ層３には溝３ｂが浅く形成される。
【００４９】
次いで、図５（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、溝３ｂの側壁及び底面には第１の熱酸化膜８が形成される。第１の熱酸化膜８の上縁部８ａは、ＳＯＩ層３と酸化窒化シリコン膜４の界面に沿って内側に伸びており、バーズビークを形成している。
【００５０】
次いで、図５（Ｃ）に示すように、第１の熱酸化膜８を、上縁部８ａを含めて除去する。第１の熱酸化膜８の除去方法は、第１の実施形態における第１の熱酸化膜６を除去する方法と同一である。これにより、溝３ｂの側壁の上縁部３ａは丸くなるが、その曲率半径は、予め溝３ｂを浅く形成しているため、第１の実施形態より大きくなる。
【００５１】
次いで、図６（Ａ）に示すように、再び窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとして、ＳＯＩ層３をエッチングする。これにより、溝３ｂは深くなり、ＳＯＩ層３を貫通する。
【００５２】
次いで、図６（Ｂ）に示すように、溝３ｂの側壁に第２の熱酸化膜３ｃを形成し、さらに溝３ｂに素子分離膜７を埋め込む。第２の熱酸化膜３ｃの形成方法、及び素子分離膜７の埋め込み方法は第１の実施形態と同一である。なお、第２の熱酸化膜３ｃを形成することにより、ＳＯＩ層３の上縁部３ｄの曲率半径は、熱酸化前の上縁部３ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込んだ後に、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００５３】
次いで、図６（Ｃ）に示すように、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第１の実施形態と同一である。
【００５４】
この第３の実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、第２の熱酸化膜３ｃを形成する前のＳＯＩ層３の上縁部３ａは、第１の実施形態より曲率半径が大きいため、第２の熱酸化膜３ｃを形成した後の上縁部３ｄも、第１の実施形態より曲率半径が大きく大きくなる。従って、第１の実施形態より第２の熱酸化膜３ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプは生じにくい。
【００５５】
図７の各図は、第４の実施形態に係る半導体装置の製造方法である。本実施形態は、ＳＯＩ基板ではなくシリコン基板１上にＮ型ＭＯＳトランジスタを形成する点を除けば、第３の実施形態と同一である。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５６】
まず、図７（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は、第３の実施形態と同一である。次いで、開口パターン５ａの下に位置するシリコン基板１に溝１ｂを浅く形成し、さらに、シリコン基板１を熱酸化することにより、溝１ｂの表面に、第１の熱酸化膜８を形成する。溝１ｂの形成方法は、第３の実施形態において溝３ｂを浅く形成する方法と同一である。
【００５７】
次いで、図７（Ｂ）に示すように、第１の熱酸化膜８を除去する。第１の熱酸化膜８の除去方法は第３の実施形態と同一である。これにより、シリコン基板１のうち、開口パターン５ａ端部の下に位置する上縁部１ａは、丸くなる。
次いで、溝１ｂを深くする。この方法も第３の実施形態と同一である。
【００５８】
次いで、図７（Ｃ）に示すように、シリコン基板１を再び熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成し、さらに溝１ｂに素子分離膜７を埋め込む。素子分離膜７の埋め込み方法は、第３の実施形態と同一である。なお、第２の熱酸化膜１ｃを形成することにより、シリコン基板１の上縁部１ｄの曲率半径は、上縁部１ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込むときに、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００５９】
次いで、図７（Ｄ）に示すように、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第３の実施形態と同一である。
【００６０】
この第４の実施形態によっても、第３の実施形態と同様の作用により、第２の実施形態より第２の熱酸化膜１ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。
【００６１】
図８及び図９の各図は、第５の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、溝３ｂを形成する工程が第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６２】
まず、図８（Ａ）に示すように、ＳＯＩ基板を準備する。次いで、ＳＯＩ基板のＳＯＩ層３上に、酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に積層する。次いで、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は第１の実施形態と同一である。
【００６３】
次いで、図８（Ｂ）に示すように、ウェットエッチングにより、酸化窒化シリコン膜４を開口パターン５ａから後退させる。これにより、ＳＯＩ層３上には、開口パターン５ａに繋がる凹部４ａが形成される。ここでのウェットエッチングには、ＨＦ含有液が用いられる。
【００６４】
次いで、図８（Ｃ）に示すように、ＳＯＩ層３を熱酸化する。これにより、シリコン基板１のうち開口パターン５ａ及び凹部４ａ内で露出している部分の表面には、第１の熱酸化膜９が形成される。第１の熱酸化膜９の周端部９ａは、ＳＯＩ層３と酸化窒化シリコン膜４の界面に沿って内側に伸びており、バーズビークを形成している。
【００６５】
次いで、図９（Ａ）に示すように、第１の熱酸化膜９を除去する。第１の熱酸化膜９の除去方法は、第１の実施形態における第１の熱酸化膜６を除去する方法と同一である。これにより、ＳＯＩ層３の上縁部３ａは丸くなるが、予め凹部４ａを形成しているため、その曲率半径は第１の実施形態より大きくなる。
【００６６】
次いで、図９（Ｂ）に示すように、溝３ｂの側壁に第２の熱酸化膜３ｃを形成し、さらに溝３ｂに素子分離膜７を埋め込む。第２の熱酸化膜３ｃの形成方法、及び素子分離膜７の埋め込み方法は第１の実施形態と同一である。なお、第２の熱酸化膜３ｃを形成することにより、ＳＯＩ層３の上縁部３ｄの曲率半径は、熱酸化前の上縁部３ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込んだ後、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００６７】
次いで、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第１の実施形態と同一である。
【００６８】
この第５の実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、第２の熱酸化膜３ｃを形成する前の上縁部３ａの曲率半径は第１の実施形態より大きいため、第２の熱酸化膜３ｃを形成した後の上縁部３ｄの曲率半径も第１の実施形態より大きくなる。従って、第１の実施形態より第２の熱酸化膜３ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。
【００６９】
図１０の各図は、第６の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、ＳＯＩ基板ではなくシリコン基板１上にＮ型ＭＯＳトランジスタを形成する点を除けば、第５の実施形態と同一である。以下、第５の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７０】
まず、図１０（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。次いで、酸化窒化シリコン膜４を開口パターン５ａから後退させ、凹部４ａを形成する。次いで、シリコン基板１の表面のうち、開口パターン５ａ及び凹部４ａ内で露出している部分に、第１の熱酸化膜９を形成する。これらの形成方法は第５の実施形態と同一である。
【００７１】
次いで、図１０（Ｂ）に示すように、第１の熱酸化膜９を除去し、さらに、シリコン基板１に溝１ｂを形成する。第１の熱酸化膜９の除去方法は、第５の実施形態と同一である。また、溝１ｂの形成方法は、第２の実施形態と同一である。これにより、シリコン基板１の上縁部１ａは丸くなる
【００７２】
次いで、図１０（Ｃ）に示すように、シリコン基板１を熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成し、さらに溝１ｂに素子分離膜７を埋め込む。素子分離膜７の埋め込み方法は、第５の実施形態と同一である。なお、第２の熱酸化膜１ｃを形成することにより、シリコン基板１の上縁部１ｄの曲率半径は、熱酸化前の上縁部１ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込むときに、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。
【００７３】
次いで、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第５の実施形態と同一である。
【００７４】
この第６の実施形態によっても、第５の実施形態と同様の作用により、第２の実施形態より第２の熱酸化膜１ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。
【００７５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記した各実施形態において、ＳＯＩ層３又はシリコン基板１に注入する不純物イオンをＰ型不純物イオンに変更することにより、Ｎ型ＭＯＳトランジスタの代わりにＰ型ＭＯＳトランジスタを形成してもよい。
【図面の簡単な説明】
【００７６】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｄ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図３】（Ａ）は図２（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図４】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図５】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図６】（Ａ）は図５（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図７】（Ａ）は第４の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図８】（Ａ）は第５の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図９】（Ａ）は図８（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１０】（Ａ）は第６の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図１１】（Ａ）は従来の半導体装置の製造方法の一例を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図１２】トランジスタのゲート電圧（Ｖｇ）と、ソース−ドレイン間電流（Ｉｓ）の相関を示すグラフ。
【符号の説明】
【００７７】
１，１０１…シリコン基板、１ａ，１ｄ，３ａ，３ｄ，８ａ，１０３ａ…上縁部、１ｂ，３ｂ，１０３ｂ…溝、１ｃ，３ｃ…第２の熱酸化膜、２，１０２…ＢＯＸ層、３，１０３…ＳＯＩ層、３ｅ…下端部、４，１０４…酸化窒化シリコン膜、４ａ…凹部、５，１０５…窒化シリコン膜、５ａ，１０５ａ…開口パターン、６，８，９…第１の熱酸化膜、６ａ，９ａ…周端部、７，１０７…素子分離膜、１３，１１３…ゲート酸化膜、１４，１１４…ゲート電極、１５，１１５…サイドウォール、１６ａ，１６ｂ，１１６ａ，１１６ｂ…低濃度不純物領域、１７ａ，１７ｂ，１１７ａ，１１７ｂ…不純物領域、５０…レジストパターン、１０３ｃ…熱酸化膜、１０３ｅ…下部
【特許請求の範囲】
【請求項１】
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の表面に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項２】
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項３】
シリコン層上に、開口部を有するマスクを形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスクを用いて前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項４】
前記第１の熱酸化膜を除去する工程は、ウェットエッチングにより前記第１の熱酸化膜を除去する工程である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の熱酸化膜を除去する工程は、等方性のドライエッチングにより前記第１の熱酸化膜を除去する工程である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記溝を形成する工程は、異方性のエッチングを用いて該溝を形成する工程である請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２の熱酸化膜を形成する工程において、該第２の熱酸化膜の厚さを５ｎｍ以上２０ｎｍ以下にする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記単結晶シリコン層に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項９】
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記半導体基板に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１０】
シリコン層上に、開口部を有するマスクを形成する工程と、
前記開口部内に位置する前記シリコン層に溝を形成する工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
上面が前記マスクに覆われた状態で前記シリコン層をエッチングすることにより、前記溝を深くする工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１１】
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面、及び前記下地膜が後退したことにより露出した前記単結晶シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１２】
半導体基板上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面、及び前記下地膜が後退したことにより露出した前記半導体基板の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１３】
シリコン層上に、下地膜を有するマスク膜を形成する工程と、
前記マスク膜及び前記下地膜に開口部を形成する工程と、
前記マスク膜に覆われている状態で前記下地膜をエッチングすることにより、前記開口部に面している前記下地膜を後退させる工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面、及び前記下地膜が後退したことにより露出した前記シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスク膜をマスクとして前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１４】
前記溝に前記素子分離膜を埋め込む工程の後に、
前記素子分離膜の相互間に、Ｎ型ＭＯＳトランジスタを形成する工程を更に具備する請求項１，８，１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板と、
前記単結晶シリコン層に形成された溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記単結晶シリコン層の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板に形成された溝と、
前記溝の表面に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記半導体基板の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている半導体装置。
【請求項１】
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の表面に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項２】
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項３】
シリコン層上に、開口部を有するマスクを形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスクを用いて前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項４】
前記第１の熱酸化膜を除去する工程は、ウェットエッチングにより前記第１の熱酸化膜を除去する工程である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の熱酸化膜を除去する工程は、等方性のドライエッチングにより前記第１の熱酸化膜を除去する工程である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記溝を形成する工程は、異方性のエッチングを用いて該溝を形成する工程である請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２の熱酸化膜を形成する工程において、該第２の熱酸化膜の厚さを５ｎｍ以上２０ｎｍ以下にする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記単結晶シリコン層に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項９】
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記半導体基板に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１０】
シリコン層上に、開口部を有するマスクを形成する工程と、
前記開口部内に位置する前記シリコン層に溝を形成する工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
上面が前記マスクに覆われた状態で前記シリコン層をエッチングすることにより、前記溝を深くする工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１１】
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面、及び前記下地膜が後退したことにより露出した前記単結晶シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１２】
半導体基板上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面、及び前記下地膜が後退したことにより露出した前記半導体基板の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１３】
シリコン層上に、下地膜を有するマスク膜を形成する工程と、
前記マスク膜及び前記下地膜に開口部を形成する工程と、
前記マスク膜に覆われている状態で前記下地膜をエッチングすることにより、前記開口部に面している前記下地膜を後退させる工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面、及び前記下地膜が後退したことにより露出した前記シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスク膜をマスクとして前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する半導体装置の製造方法。
【請求項１４】
前記溝に前記素子分離膜を埋め込む工程の後に、
前記素子分離膜の相互間に、Ｎ型ＭＯＳトランジスタを形成する工程を更に具備する請求項１，８，１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板と、
前記単結晶シリコン層に形成された溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記単結晶シリコン層の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板に形成された溝と、
前記溝の表面に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記半導体基板の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−４１３３０（Ｐ２００６−４１３３０Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２２１４１２（Ｐ２００４−２２１４１２）
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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