【課題】本発明は半導体デバイス（２０５）における金属ゲートスタック（２００）を製作するためのプロセスを提供する。
【解決手段】本願の方法は、半導体基板（２２０）上に位置するゲート誘電体層（２１５）の上に金属層（２１０）を堆積させる段階を含む。本方法は、金属層（２１０）上にポリシリコン層（２２５）を形成する段階と、そのポリシリコン層（２２５）上に保護層（２３０）を生成する段階とを更に含む。本方法はは、また、保護層（２３０）上に無機反射防止被覆（２３５）を配置する段階を含む。他の実施形態では、金属ゲートスタックの前駆構造体及び集積回路の製造方法を含む。 （もっと読む）

本発明はゲート型電界効果デバイスに関し、その製法にも関する。一例では、ゲート型電界効果デバイスはソース/ドレーン領域ペアを含み、チャンネル領域をそれらの間に有している。ゲートはソース/ドレーン領域間でチャンネル領域に近接して受領される。ゲートはソース/ドレーン領域間にゲート幅部を有している。ゲート誘電体はチャンネル領域とゲートに近接して受領される。ゲート誘電体は少なくとも２つの異なる領域をゲートの幅部に沿って有している。これら異なる領域はそれぞれ異なる誘電率ｋを有する２つの異質領域を提供するように異なる材料で提供される。 （もっと読む）

本発明は、実質的に真性な半導体の基板（１５８）の領域に注入された、計数された数のドーパントイオン（１４２）を有する汎用タイプの半導体装置に関する。基板（１５８）の一つ以上のドープされた表面領域は、金属化され、電極（１５０）が形成される。計数された数のドーパントイオン（１４２）が、実質的に真性な半導体の領域に注入される。

【その他】
原文には、請求項１１及び請求項１１Ａが存在する。請求項１１Ａは、オンライン手続上、請求項１１内に記載した。

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分離トレンチ（２０９）をウェハ（２０１）に形成するプロセスである。このプロセスでは、（例えば、異方性堆積法により）第１誘電体材料（３０７）をトレンチ（２０９）の中に堆積させ、次に第２誘電体材料（３０９）を（例えば、異方性堆積法により）トレンチ（２０９）内の第１誘電体材料（３０７）を覆うように堆積させる。第３材料（５０１）をトレンチ（２０９）内に、かつ第２誘電体材料（３０９）の上に堆積させる。第２材料（３０９）及び第３材料（５０１）の内の一方の材料は、他方の材料をエッチングしないように選択的にエッチングすることができる。一の例では、第１材料（３０７）は第２材料（３０９）よりも小さい誘電率を有する。
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本発明により、基板（２０１）上のフィーチャ（２０６）に隣接するサイドウォールスペーサ（２１７、２１８）を形成することができる。フィーチャ（２０６）は１つ以上の保護層（２２０、２０７）に覆われる。スペーサ材料層（２１１）はフィーチャ（２０６）上に蒸着され、異方性エッチングされる。異方性エッチングに使用されるエッチング液はスペーサ材料を選択的に除去することに適しており、一方で１つ以上の保護層（２２０、２０７）はこのエッチング液による影響を実質的に受けない。その結果、１つ以上の層（２２０、２０７）はフィーチャがエッチング液にさらされるのを保護する。
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本発明は、半導体装置（１０５）及びこの装置の製造方法に関する。本発明の好ましい実施例は、シリコン半導体基板（１１０）、酸化膜層（１１５）及び活性層（１２０）を含む半導体装置（１０５）である。活性層では、絶縁領域（１２５）及び活性領域（１２７）が形成された。活性領域（１２７）は、ソース（１８０）、ドレイン（１８２）及び基体（１６８）を含む。ソース（１８０）及びドレイン（１８２）は、ソースエクステンション（１８４）及びドレインエクステンション（１８６）も含む。活性層（１２０）はゲート（１７０）を有する。ゲート（１７０）の両側にＬ字型側壁スペーサが位置する。ソース（１８０）及びドレイン（１８２）は、シリサイド領域（１９０、１９２）も含む。これらの領域の特徴は、側壁（１３６、１３８）の下に位置されたエクステンション（１９４、１９６）を有することである。これらのエクステンション（１９４、１９６）は、半導体装置（１０５）の性能を著しく改善するように、ソース（１９４）及びドレイン（１９６）の直列抵抗を大きく低減する。
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シリコン基板１０１とポリシリコンゲート電極１０４とを電気的に絶縁する高誘電率ゲート絶縁膜１０２として、Ｈｆ、Ｚｒ又はＡｌの少なくとも一つの構成元素を含有する金属酸化物薄膜又は金属シリケート薄膜が設けられている。この半導体装置について、ポリシリコンゲート電極１０４を加工した後に、高誘電率ゲート絶縁膜１０２の側面又は表面が露出した状態で、分子中に酸素原子を含む酸化剤雰囲気中で熱処理を施す。この熱処理により、高誘電率ゲート絶縁膜１０２とポリシリコンゲート電極１０４との界面の電気的欠陥１０５が消失する。 （もっと読む）

下地ＳｉＧｅ層１上に歪みＳｉ層２をエピタキシャル成長させ、ゲート絶縁膜３ａとゲート電極４ａを形成した後、ゲート電極４ａをマスクにして、下地ＳｉＧｅ層１及び歪みＳｉ層２に不純物をイオン注入し（図２（ａ））、活性化のための熱処理を行ってソース・ドレイン領域６を形成する（図２（ｂ）、（ｃ））。このとき、歪みＳｉ層２の膜厚は、最終的なＭＩＳＦＥＴのソース・ドレイン領域６の不純物濃度が最大となる深さをＴ_ｐ（＝Ｒ_ｐ）としたとき、２Ｔ_ｐ以下にする。 （もっと読む）

ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの各々においてチャネル方向を＜１００＞方向に設定し、ＳＴＩ型素子分離構造に、引っ張り応力を蓄積した第１の応力補償膜を形成し、さらにシリコン基板上に素子分離構造を覆うように引っ張り応力を蓄積した第２の応力補償膜を形成する。 （もっと読む）

半導体デバイスの生産方法であって、ａ）半導体基板を準備し、ｂ）半導体基板の最上面上に絶縁層を設け、ｃ）適当な注入によって、前記半導体基板の最上層中にアモルファス層を作り、ｄ）所定のドーピングプロファイルを伴う前記アモルファス層を作るための前記絶縁層を通して、前記半導体基板中へドーパントを、前記ドーピングプロファイルが前記絶縁層内に位置するピーク値を持つように注入し、ｅ）前記アモルファス層を再成長させ、前記ドーパントを活性化する固相エピタキシャル再成長作用を適用することを含む半導体デバイスの生産方法。
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本発明は、シリコンの半導体本体がその表面に拡張領域を含む第１の導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に前記第１の導電型とは反対の第２の導電型のチャネル領域と、前記チャネル領域上のゲート誘電体により前記半導体本体の表面から分離されているゲート領域と、を有し、第２の導電型で前記チャネル領域より高濃度のドーピング濃度であるポケット領域が前記拡張領域の下に形成され、前記ポケット領域は前記半導体本体に重イオンを注入することで形成され、注入後適温での第１のアニール処理およびより高い温度で早い立ち上がりの第２のアニール処理が行われる電界効果トランジスタを備える半導体装置の製造方法に関する。本発明によれば、その方法は、２つのアニール処理の間に、半導体本体の表面からポケット注入領域まで延びる半導体本体の表面領域にアモルファスシリコンを意図的に存在させることを特徴とする。これは、例えば適時に第１のアニール処理を中断すること、または第１と第２のアニール処理の間に不活性イオンを注入することで適切な領域をアモルファス化することにより得られる。このようにして、将来のＣＭＯＳ装置の利点であるポケット領域７のきわめて急峻かつ狭いドーピングプロファイルが得られる。
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マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
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半導体装置は、複数の積層された層群を有する超格子を有する。また装置は、電荷キャリアが積層された層群と平行な方向に超格子を通って輸送される領域を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。

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本発明はマスキング方法を包含する。１つの実施において、ホウ素ドープアモルファスカーボンを含むマスキング材料が、半導体基板上に形成されたフィーチャーを覆って形成される。マスキング材料は少なくとも約０．５原子パーセントのホウ素を含む。マスキング材料は実質的に異方的にエッチングされ、ここでそのエッチングはホウ素ドープアモルファスカーボンを含む異方的にエッチングされたサイドウォールスペーサをフィーチャーのサイドウォール上に形成するのに有効である。次に、スペーサに最も近い基板が、ホウ素ドープアモルファスカーボンを含むスペーサをマスクとして用いながら加工される。スペーサに最も近い基板を加工した後、ホウ素ドープアモルファスカーボンを含むスペーサが基板からエッチングされる。他の実施および面も考えられる。 （もっと読む）

集積回路（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に誘電体層（７０２）をたい積する。その後、誘電体層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
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本発明のＬＤＭＯＳトランジスタは、段付きシールド構造及び／又は第１及び第２ドレイン延長領域を具備し、前記第１ドレイン延長領域は、前記第２ドレイン延長領域よりも高いドーパント濃度を有し、前記シールドによって被われている。

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【課題】 ウェハ内における相対的に均一な厚さ及び窒素濃度を有するＳｉＯ_ｘＮ_ｙ層を製造する方法を提供すること。
【解決手段】 基板を準備するステップと、該基板の上面に二酸化シリコン層を形成するステップと、還元雰囲気内でプラズマ窒化を実行し、該二酸化シリコン層を酸窒化シリコン層に変換するステップとを含む、ゲート誘電体層を製造する方法である。このように形成された誘電体層を、ＭＯＳＦＥＴの製造において用いることができる。 （もっと読む）

集積化した金属珪化物トランジスタゲート電極を有するトランジスタを半導体アセンブリ内に形成する方法を提供する。トランジスタゲートは部分的に、金属を溝内に存在させた状態でエピタキシャルシリコンと反応させることにより製造する。前記溝内で前記金属珪化物上にトランジスタゲート分離キャップ層を形成する。任意ではあるが溝スペーサを設けて所定の製造処理の臨界的な寸法上の制約を低減させ、従って、形状寸法が臨界的な寸法よりも小さいトランジスタを形成しうるようにすることができる。
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複数の積層された層群を有する超格子を形成するステップによって、半導体装置を製作する方法である。また当該方法は、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップを有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。また前記超格子は、共通のエネルギーバンド構造を有しても良い。

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半導体装置は、基板と、該基板に隣接する少なくとも一つのMOSFETとを有する。MOSFETは、超格子チャンネルを有し、該超格子チャンネルは、複数の積層された層群を有する。またMOSFETは、超格子チャンネルと水平方向に隣接するソースおよびドレイン領域と、超格子上に設置されたゲートと、を有し、超格子チャンネルを通って、積層された層群と平行な方向に電荷キャリアの輸送が生じる。超格子チャンネルの各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取り込まれた、少なくとも一つの非半導体分子層を有し、超格子チャンネルは、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。

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