半導体装置及び半導体装置の製造方法
本発明は、半導体装置（１０５）及びこの装置の製造方法に関する。本発明の好ましい実施例は、シリコン半導体基板（１１０）、酸化膜層（１１５）及び活性層（１２０）を含む半導体装置（１０５）である。活性層では、絶縁領域（１２５）及び活性領域（１２７）が形成された。活性領域（１２７）は、ソース（１８０）、ドレイン（１８２）及び基体（１６８）を含む。ソース（１８０）及びドレイン（１８２）は、ソースエクステンション（１８４）及びドレインエクステンション（１８６）も含む。活性層（１２０）はゲート（１７０）を有する。ゲート（１７０）の両側にＬ字型側壁スペーサが位置する。ソース（１８０）及びドレイン（１８２）は、シリサイド領域（１９０、１９２）も含む。これらの領域の特徴は、側壁（１３６、１３８）の下に位置されたエクステンション（１９４、１９６）を有することである。これらのエクステンション（１９４、１９６）は、半導体装置（１０５）の性能を著しく改善するように、ソース（１９４）及びドレイン（１９６）の直列抵抗を大きく低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面を有するシリコン含有半導体基体を含む半導体装置であって、前記半導体基体は前記表面近くにトランジスタを有し、前記トランジスタは、前記表面に位置して両側に側壁スペーサを有するゲートを含み、前記ゲートの両側に半導体基体内に形成された拡散領域をさらに含み、前記拡散領域の少なくとも１つは前記半導体基体の表面にシリサイドを有する半導体装置に関する。
【０００２】
本発明はさらに、ゲートを備えた表面を有するシリコン含有半導体基体を準備するステップと、前記ゲートの両側に側壁スペーサを形成するステップと、前記ゲートの両側に半導体基体の拡散領域を形成するステップと、半導体基体のシリコンを拡散領域の表面でアモルファス化するためにアモルファス化注入を行うステップと、アモルファス化されたシリコンを金属との相互作用によってシリサイドに変化させるステップと、を含む半導体装置の製造方法に関する。
【背景技術】
【０００３】
冒頭のパラグラフに述べられたタイプの半導体装置は、米国特許ＵＳ６４６５８４７ Ｂ１号の明細書から知られている。前記半導体装置は、半導電性基板層と、基板層に形成された絶縁層と、絶縁層に形成された半導電性活性領域を含み、活性領域は、ソース、ドレイン並びにソース及びドレインの間の基体を含む。前記半導体装置はさらに、ゲート、ソース、ドレイン及び基体が一体となってトランジスタを形成する方法で基体に形成されたゲートを含む。上記従来の半導体装置はさらに、ソース又はドレインに少なくとも１つのシリサイド領域を含む。シリサイドは、例えば、金属チタンから形成される。シリサイドは、側壁スペーサの下に最大１０ｎｍ広がる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置の欠点は拡散領域（ソース及びドレイン）の直列抵抗が高いことにある。この欠点は、半導体装置の動作に悪影響を与える。
【課題を解決するための手段】
【０００５】
本発明の目的は、拡散領域のより低い直列抵抗を有することによって改善された動作を示す冒頭のパラグラフに述べられたタイプの半導体装置を提供することである。
【０００６】
この目的を達成するために、冒頭のパラグラフに述べられた半導体装置は、シリサイドが、半導体基体の表面に沿って広がり、側壁スペーサの下に１０ｎｍより多く延びることを特徴とする。それによって、拡張領域の直列抵抗はより低くなり、半導体装置の改善された動作をもたらす。
【０００７】
本発明に係る半導体装置の実施例では、シリサイドは、形成されたシリサイド中でシリコンより高い拡散率を有する金属を含む。金属のより高い拡散率によって、側壁スペーサの下に十分な距離にわたって広がるようにシリサイドが形成される。
【０００８】
シリサイド中で比較的高い拡散率を有する適当な材料は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）を含むグループから選択されても良い。これらの金属の合金もまた適当である。これらの金属は、シリコンと比較して、シリサイド中で比較的高い拡散率という理由で有利である。
【０００９】
本発明に係る半導体装置の実施例では、側壁スペーサはＬ字型である。このＬ字型側壁スペーサは、ゲートに接し、半導体基体の表面に対してほぼ垂直に広がる第１の部分と、半導体基体の表面に沿って広がる第２の部分を含む。Ｌ字型側壁スペーサは、シリサイドが側壁スペーサの下により大きな距離にわたって広がるという利点を有する。
【００１０】
Ｌ字型側壁スペーサの第２の部分の厚さは、半導体基体の表面に対して垂直方向に測って、好ましくは４０ｎｍ以下である。
【００１１】
本発明に係る半導体装置の実施例では、絶縁層は、半導体基体の表面と平行方向に半導体基体中に広がる。このことは、シリコンオンインシュレータとして当業者に一般に知られている。
【００１２】
本発明に係る半導体装置の実施例では、半導体基体はゲルマニウム成分を含む。
【００１３】
本発明に係る半導体装置の実施例では、半導体基体は、歪Ｓｉ層を含む。
【００１４】
冒頭のパラグラフで説明されたタイプの半導体装置の製造方法は、米国特許ＵＳ ６４６５８７４Ｂ１号の明細書から知られている。その半導体装置の製造方法は、 基板層、活性層及び前記基板層と前記活性層の間に埋め込まれた酸化膜層を含む半導体基体を準備するステップと、誘電層及び導電層を含むゲートを前記半導体基体に形成するステップと、前記ゲートの両側に側壁スペーサを形成するステップと、前記ゲートの片側にソース領域及びドレイン領域を形成するステップと、ソース領域又はドレイン領域にアモルファスシリコンの層を形成するために、アモルファス化注入を行うステップと、ソース領域又はドレイン領域にシリサイド領域を形成するステップと、を含む。
【００１５】
従来の方法の欠点は、半導体装置の拡散領域の直列抵抗が高いことにある。この欠点は、半導体装置の動作に悪影響を与える。
【００１６】
本発明の目的は、冒頭のパラグラフに述べられたタイプの方法であって、その方法を用いて拡散領域の直列抵抗が低減され得るような方法を提供することである。
【００１７】
この目的を達成するために、冒頭のパラグラフに述べられた方法は、本発明によれば、アモルファス化されたシリコンのシリサイドへの変化と形成されたシリサイドでシリコンより高い拡散率を有する金属を利用するように特徴付けられる。このことは、１０ｎｍ未満の距離にわたって側壁スペーサの下に広がるようにシリサイドが形成されるという利点を有する。結果として、拡散領域の直列抵抗は低減する。
【００１８】
本発明に係る方法の実施例は、アモルファス化されたシリコンのシリサイドへの変化とニッケル（Ｎｉ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｔ）を含むグループから選択された金属を利用するように特徴付けられる。これらの金属の合金もまた適当である。これらの金属は、シリコンと比較して、シリサイドで比較的高い拡散率であるという理由で有利である。
【００１９】
本発明に係る方法の実施例は、半導体基体の表面の垂線に対する２つの角度のうち小さい方（注入角度とも言われる）が０度より大きくなるように、アモルファス化注入が基板方向に行われるように特徴付けられる。この傾斜注入を用いて、側壁スペーサの下のシリコンのアモルファス化も達成される。結果として、シリサイドは、側壁スペーサの下により大きな距離にわたって形成される。
【００２０】
本発明に係る方法の実施例は、ゲートに接し、半導体基体の表面に対してほぼ垂直に広がる第１の部分と、半導体基体の表面に沿って広がる第２の部分を含むＬ字型となるように側壁スペーサが形成されるように特徴付けられる。Ｌ字型側壁スペーサは、側壁スペーサの下のアモルファス領域の範囲を制御可能であるという利点を有する。結果として、シリサイドは、側壁スペーサの下により長い距離にわたって形成される。
【００２１】
Ｌ字型側壁スペーサの第２の部分は、半導体基体の表面に対して垂直方向に測って、好ましくは、最大４０ｎｍの厚さで形成される。
【発明を実施するための最良の形態】
【００２２】
本発明に係る半導体装置の製造方法と同様に、本発明の以上の態様及びその他の態様は、図面を参照してより詳細に説明される。
【００２３】
図は、スケール通りに描かれておらず、説明目的に過ぎない。
【００２４】
任意の参照番号は任意の部分を参照する。代替的な実施例は、特許請求の範囲の保護の範囲内で可能である。
【００２５】
図１は、米国特許ＵＳ６４６５８４７Ｂ１号の明細書に開示された半導体装置５の断面を図示する。半導体装置５は、酸化膜層１５及び活性層２０を含むシリコン含有半導体基体１０を含む。これら３層は、共に、ＳＯＩ基板５０を形成する。活性層では、絶縁領域２５（例えば、シリコン酸化膜で作られた絶縁領域）及び活性領域２７が設けられる。活性領域２７は、ソース８０及びドレイン８２を含む。これらは、拡散領域とも言われる。本明細書では、これらの用語は交換可能に用いられる。活性領域２７はさらに基体６８を含む。ソース８０及びドレイン８２は、ソースエクステンション８４及びドレインエクステンション８６も含む。活性層２０ではさらに、絶縁層３０（例えば、シリコン酸化膜で作られた絶縁層）及びゲート７０が設けられる。ゲート７０は、導電層３２（例えば、ポリシリコンで作られた導電層）及びシリサイド層３４（チタニウムシリサイドで作られたシリサイド層）を含む。側壁スペーサ３６、３８はゲート７０の両側にある。ソース８０は、ソース８０との側部接合部分４４及び垂直接合部分６２を一般的に有するシリサイド領域９２を含む。ソース８０は、基体６８との接合６４を含む。ドレイン８２は、一般的には、ドレイン８２との側部接合部分４６及び垂直接合部分６２を有するシリサイド領域９２を含む。ドレイン８２は、基体６８との接合６６を有する。
【００２６】
シリサイド領域９０、９２は、後続のステージで、電気的接続が形成され得る表面４０、４２を有する。このために、一般的には、ビア、コンタクトホール及び導電性ワイヤが利用される。明確にするために、これらの部品は省略されていて、かつ、明細書の後続部分でも省略される。
【００２７】
シリサイド領域９０、９２の特徴は、従来の装置では、側壁スペーサ３６、３８の下に最大１０ｎｍにわたって延びていることである。このシリサイドはソース８０及びドレイン８２の直列抵抗を低減するので、側壁スペーサ３６、３８の下のこのシリサイドは、半導体装置５の動作に好ましい効果を有することがわかる。しかしながら、距離が小さ過ぎると、これらの接合６４、６６を通して大きなリーク電流を導く可能性があるので、一般的には、シリサイド境界面６０、６２及び基体６８と一体になった接合６４、６６の間の安全距離を作ることが望ましい。
【００２８】
図２は、本発明に係る半導体装置１０５の実施例の断面図である。半導体装置１０５は、酸化膜層１１５及び活性層１２０を含むシリコン含有半導体基体１１０を含む。これらの３つの層は、共に、ＳＯＩ基板１５０を形成する。ＳＯＩ基板は、本発明を図示するためにのみ用いられる。他の基板も代替可能である。活性層では、絶縁領域１２５（例えば、シリコン酸化膜で作られた絶縁領域）及び活性領域１２７が設けられる。活性領域１２７は、ソース１８０及びドレイン１８２を含む。これらは、拡散領域とも言われる。活性領域１２７はさらに基体１６８を含む。ソース１８０及びドレイン１８２は、ソースエクステンション１８４及びドレインエクステンション１８６も含む。活性層１２０では、絶縁層１３０（例えば、シリコン酸化膜で作られた絶縁層）がさらに設けられる。ゲート１７０は、導電層１３２（例えば、単結晶シリコンで作られた導電層）及びシリサイド層１３４を含む。導電層１３２が金属で作られた場合は、シリサイド層１３４は存在しない。Ｌ字型側壁スペーサ１３６、１３８はゲート１７０の両側に存在する。ソース１８０は、一般的には、ソース１８０に対する側部接合部分１４４及び垂直接合部分１６０を有するシリサイド領域１９０を含む。ソース１８０は、基体１６８に対する接合１６４を有する。ドレイン１８２は、一般的には、ドレイン１８２に対する側部接合部分１４６及び垂直接合部分１６２を有するシリサイド領域１９２を含む。ドレイン１８２は、基体１６８に対する接合１６６を有する。
【００２９】
シリサイド領域１９０、１９２は、後続のステージで、電気的接続が形成され得る表面１４０、１４２を有する。
【００３０】
本発明に係る装置のシリサイド領域１９０、１９２の特徴は、側壁スペーサ１３６、１３８の下にかなりの距離にわたって延びていることである。これらのシリサイド領域１３６、１３８はエクステンション１９４、１９６を有する。拡散領域１８０、１８２の直列抵抗を低減するので、これらのエクステンション１９４、１９６は重要である。この図に示されたように、シリサイド境界面１６０、１６２と接合１６４、１６６の間の距離を低減することなく抵抗の低減が達成される。シリサイドエクステンション１９４、１９６は、ソースエクステンション１８４及びドレインエクステンション１８６の範囲に含まれ、その結果として、接合１６４、１６６を通した基体１６８に対するリーク電流がなくなる。
【００３１】
図３は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、シリコン含有半導体基体１１０が準備される。この実施例では、基板はＳＯＩ基板１５０であるが、代替的に、異なるタイプの基板が用いられても良い。半導体基体は、酸化膜層１１５及び活性層１２０を含む。このシリコン含有半導体基体１１０はさらに表面１２６を含む。
【００３２】
図４は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、絶縁領域１２５及び活性領域１２７が形成される。活性領域１２０では、絶縁層１３０（例えば、シリコン酸化膜で作られた絶縁層）及びゲート１７０が形成される。ゲート１７０は導電層１３２（例えば、単結晶シリコンで作られた導電層）を含む。
【００３３】
図５は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、浅い注入領域とも言われるソースエクステンション１８４及びドレインエクステンション１８６が形成される。このために、例えば、ライトリードープトドレイン（ＬＤＤ）技術を用いるイオン注入１７２が用いられ得る。半導体装置１０５がｎ導電型（ＮＭＯＳトランジスタ）の場合、この注入ステップに適したイオンは、とりわけ、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）又はこれらのイオンの組み合わせである。半導体装置１０５がｐ導電型（ＰＭＯＳトランジスタ）の場合、とりわけ、ホウ素（Ｂ）が適当に用いられても良い。注入エネルギーは、典型的には、０．１ｋｅＶ〜８０ｋｅＶの範囲にあり、注入ドーズ量は、典型的には、１×１０１２〜約５×１０１５ａｔｏｍｓ／ｃｍ２の範囲にある。
【００３４】
注入技術に加えて、固相エピタキシー（ＳＰＥ）技術が、ソースエクステンション及びドレインエクステンションを形成するために代替的に用いられても良い。この技術は、概略的には、アモルファス化注入が、ゲート１７０の存在によって自己整合的に起こるようにシリコン基体をアモルファス化するステップと、ゲート１７０の存在によって自己整合的に起こるように注入ドーピングするステップを含む。そのドーピングステップは、ｎ導電型だけでなくｐ導電型でも良く、低温アニールステップ（約７００℃）を用いてシリコンを再結晶化するステップであっても良い。
【００３５】
他のソースエクステンション及びドレインエクステンションの製造方法は、とりわけ、プラズマドーピング、プラズマ注入及び気相ドーピングである。詳細については、米国特許ＵＳ６４６５８４７Ｂ１号の明細書を参照されたい。
【００３６】
図６は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、Ｌ字型側壁スペーサ１３６、１３８が設けられる。このために、様々な技術が用いられ得る。これらの技術の１つは、概略的には、ゲート１７０の上に薄い酸化膜層を設けるステップと、前記薄い酸化膜層の上面に厚い窒化膜層を設けるステップと、前記窒化膜層にウェット化学選択エッチングを適用し、窒化スペーサを形成するステップと、前記薄い酸化膜層をドライエッチング（例えば、時間選択（ｔｉｍｅ−ｓｅｌｅｃｔｉｖｅ）エッチング）するステップと、ウェット化学エッチングによって前記窒化膜を選択的に除去するステップを含む。
【００３７】
前記最後のステップの後に、Ｌ字型酸化膜スペーサ１３６、１３８は残る。従って、側壁スペーサ１３６、１３８は、とりわけ、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（例えばＳｉ３Ｎ４）で作られても良いが、他の材料でも可能である。この明細書の後続部分では、Ｌ字型側壁スペーサ１３６、１３８は、図１１を参照して、より詳細に明らかになる。
【００３８】
図７は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、深い注入領域１８０、１８２が形成される。この明細書では、これらの領域は、以下、ソース１８０及びドレイン１８２と言われる。その領域は、例えば、上述の固相エピタキシー（ＳＰＥ）技術を用いて形成されても良い。ソースエクステンション１８４及びドレインエクステンション１８６の形成と似て、このプロセスステップはイオン注入１１４が必要である。半導体装置がｎ導電型（ＮＭＯＳトランジスタ）の場合は、この注入ステップに適当なイオンは、とりわけ、リン（Ｐ）及びヒ素（Ａｓ）である。半導体装置がｐ導電型（ＰＭＯＳトランジスタ）の場合は、とりわけ、ホウ素（Ｂ）が適当に用いられ得る。注入エネルギーは、典型的には、０．１ｋｅＶ〜１００ｋｅＶの範囲にあり、注入ドーズ量は、典型的には、１×１０１４〜約１×１０１６ａｔｏｍｓ／ｃｍ２の範囲にある。さらに詳細な情報は、米国特許ＵＳ６４６５８４７Ｂ１号の明細書を参照されたい。
【００３９】
図８は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、アモルファス化注入１１６が行われる。このプロセスでは、アモルファスシリコン領域１８９、１９１が形成される。これらのアモルファスシリコン領域１８９、１９１も側壁スペーサ１３６、１３８の下に広がるエクステンション１９３、１９５を有する。この明細書の後続部分では、このことがより詳細に明らかになる。アモルファス化注入１１６を適用することによって、さらに形成されるシリサイド接合がより的確に画定され、加えて、シリサイドの最後のコンタクト抵抗がより低くなるという利点が得られる。
【００４０】
アモルファス化注入ステップでは、キセノン（Ｘｅ）、アルゴン（Ａｒ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、インジウム（Ｉｎ）、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含むグループの元素が利用される。当業者は、この注入に適当に用いられ得る他の元素又は化合物を容易に発見するであろう。これらの変形例は全て、本発明の範囲内に収まる。注入エネルギーは、典型的には、０．１ｋｅＶ〜１００ｋｅＶの範囲にあり、注入ドーズ量は、典型的には、４×１０１３〜約１×１０１６ａｔｏｍｓ／ｃｍ２の範囲にある。
【００４１】
アモルファス化注入１１６の間、導電層１３２も部分的にアモルファス化される（これは、明確にするため図示されていない）。必要な場合は、いわゆるゲート状のキャップ層（１７０）によって、導電層１３２のアモルファス化が除去されても良い。
【００４２】
アモルファス化注入１１６は、好ましくは、角度Ｈ１で行われる。角度Ｈ１は、ＳＯＩ基板１５０の表面１２６の垂線Ｎに対して画定される。結果として、エクステンション１９３、１９５は、プロセスにおいて後続のシリサイド形成に好ましい効果を有するようなより大きな距離にわたって側壁スペーサ１３６、１３８の下に形成される。この態様は、明細書の後続部分でより詳細に取り扱われる。
【００４３】
一般的には、互いに直交するような、半導体基体１１０のトランジスタの２つの配置が可能である。この理由は、全ての側壁スペーサ３６、１３８の下のシリコンをアモルファス化するために、アモルファス化注入１１６の間、ＳＯＩ基板１５０が４回９０度回転するからである。
【００４４】
図９は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、金属層１１８の層が、ソース１８０、ドレイン１８２、ゲート１７０及び側壁スペーサ１３６、１３８に設けられる。金属１１８は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）を含むグループから選択されても良い。これらの金属の合金でも良い。
【００４５】
金属層１１８の堆積は、例えば、スパッタリングによって行われても良い。シリサイド領域１９０、１９２（図１０参照）は、ここでは、ソース１８０及びドレイン１８２の露出した表面１４０、１４２と金属１１８を反応させることによって形成され得る。このために、様々なシリサイド化技術が用いられ得る。急速加熱アニール（ＲＴＡ）は用いられ得る技術の１つである。急速加熱アニールでは、短時間（０（最初のスパイク）〜１２０秒）に温度が上昇する。この上昇温度は、典型的には、２００℃〜６００℃の範囲にある。もちろん、他の加熱時間及び温度でも可能である。
【００４６】
最終的にシリサイドに変化されなければならない金属１１８は、ソース１８０及びドレイン１８２の結晶シリコンを介するよりも、アモルファス化シリコン領域１８９、１９１を介した方が非常に容易に拡散し得る。接合１４４、１４６は、言わば、金属１１８に対する拡散障壁を形成する。このシリサイド領域１９０、１９２（図１０参照）の的確な画定は、拡散領域１８０、１８２の接合１６４、１６６から離れて広がり得ることを防ぐ必要がある。この場合、拡散領域１８０、１８２から基体１６８に対するリーク電流が生ずる。
【００４７】
最終製造物には、アモルファス化シリコンがあってはならない。アモルファス化シリコンをまだ含む場合は、問題を生ずる可能性がある。いかなる残留アモルファス化シリコンも、追加のアニールステップを用いて除去され得る。
【００４８】
図１０は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、シリサイド領域１９０、１９２、１３４が形成される。加えて、シリサイドが、エクステンション１９４、１９６の形成において側壁スペーサ１３６、１３８の下に成長した。金属１１８（図９参照）がニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）を含むグループから選択される場合、この成長は十分に促進される。これらの金属の合金も可能である。この場合の重要な態様は、形成されたシリサイド中の金属／合金がシリコンより高い拡散率を有することである。
【００４９】
当業者は、前述の特性を有するより多くの金属又はより多くの化合物を容易に発見する。これらの変形例の全ては本発明の範囲内に収まる。
【００５０】
エクステンション１９４、１９６は、半導体装置の動作を十分に改善するように、ソース１８０及びドレイン１８２の直列抵抗を著しく低減する。
【００５１】
本発明の他の目的は、拡散領域１８０、１８２から基体１６８に対するリーク電流の増加もなく、側壁スペーサ１３６、１３８の下により大きな距離を超えて形成されるシリサイドに関する。エクステンション１９４、１９６は、ソースエクステンション１８４及びドレインエクステンション１８６の範囲内である。
【００５２】
図１１は、傾斜アモルファス化注入との組み合わせにおけるＬ字型側壁スペーサ１３６、１３８の利点を示す。この図は、製造プロセスのステージにおいて、側壁スペーサ１３６の位置での倍尺で半導体基体１０５を図示する。このエクステンションは製造プロセスの後続部分でシリサイド１９４の位置を順番に決定するので、本発明の重要な態様は、アモルファス化領域１９３のエクステンションが制御された方法で設けられるという事実に基づく。
【００５３】
エクステンション１９３の寸法は正確に決定され得る。エクステンション１９３の境界面５００の位置は、とりわけ、側壁スペーサ１３６の第１の部分の厚さＤ１及び注入角度Ｈ１によって決定される。注入は常に基板１５０方向に生じるので、注入角度Ｈ１は、半導体基体１１０の表面１２６の垂線Ｎに対する２つの角度のうち小さい方である。
【００５４】
イオン１１６は、表面１２６に対して垂直方向に規則的であるので、側壁スペーサ１３６の第１の部分を介して貫通し得ない。実例として、側壁スペーサ１３６の第１の部分の下でアモルファス化が行われないので、（実質的には）プロセスにおける後続部ではシリサイドが形成されないような直角（すなわち、注入の角度Ｈ１が０°である）での注入がある。
【００５５】
エクステンションの厚さＤ３は、注入の角度Ｈ１と組み合わせたアモルファス化注入１１６の注入エネルギーだけでなく、Ｌ字型側壁スペーサ１３６の第２の部分の厚さＤ２に依存する。アモルファス化注入１１６の他の効果が低過ぎるので、Ｌ字型スペーサ１３６の厚さＤ２は、好ましくは、４０ｎｍ以下である。本発明に係る半導体装置１０５の実施例では、第２の部分は５〜２０ｎｍの厚さＤ２を有する。
【００５６】
アモルファス化領域がＬ字型側壁スペーサ１３６の第１の部分のエッジ４０５に対して広がる追加の距離Ａ１は、注入角度Ｈ１によって、明白に決められる。製造プロセスの過程で、この角度Ｈ１が非常に正確に決められ得るので、境界面５００の位置も非常に正確に決められ得る。上記のように、注入の角度Ｈ１は、微調整するように用いられ得る。側壁１３６の寸法Ｄ１、Ｄ２も、製造プロセスの間、正確に決定され得る。当業者は、上記のように、アモルファス化注入イオンが着陸する場所を正確に決め、その結果、シリサイドが最終的に被着する場所も決めるために、パラメータＤ１、Ｄ２及びＨ１を使うことができる。
【００５７】
Ｌ字型側壁スペーサ１３６の他の利点は、０℃ではない角度Ｈ１での注入の場合であっても、アモルファス化シリコンと単結晶シリコンの間の接合部分５１５が、表面１２６に対してほぼ平行に続くことにある。側壁スペーサが従来の構造体を有する場合は、この接合部分５１５は、斜めに位置する。注入エネルギーが高過ぎる場合は、シリサイド化の後に拡散領域１８０、１８２から基体１６８に対する好ましくないリーク電流を導くことがあるくらいに、この接合面は接合１６４に接近し過ぎるか、場合によっては接合１６４を越える可能性がある。
【００５８】
図１２は、急速拡散金属が用いられる場合のシリサイド成長プロセスを示す。この図は、シリサイド１９０の形成の間の半導体装置１０５を示す。このステージでは、金属１１８は、まだ、ソース１８０、ドレイン１８２、ゲート１７０及び側壁スペーサ１３６、１３８上にある。金属１１８は、好ましくは、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）から成るグループから選択される。これらの金属の合金でも可能である。ここでの重要な態様は、この金属又はこの合金が、シリコンよりも形成されたシリサイド中の方で高い拡散率を有することである。この特性の結果として、シリサイド１９０の下方成長率６００は、上方成長率６２０より十分に高くなる。加えて、側壁スペーサ１３６の下のシリサイドエクステンション１９４の成長率６１０も高いので、アモルファス化シリコン１９３の全ては、最終的にはシリサイド１９４に変化する。シリサイド１９０、１９４の形成の間、金属層１１８が消費される。いかなる残留物も、製造プロセスの後続ステージで除去されなければならない。このために、従来の技術が用いられ得る。
【００５９】
例えば、ニッケルが金属１１８として用いられる場合は、表面１４０は、ＳＯＩ基板１５０の表面１２６に対してわずかに上昇する。実例として、ニッケルシリサイドが２２ｎｍの厚さで成長する場合は、そのうち約４ｎｍが、最初の半導体基体１１０の表面１２６の上に位置する。
【００６０】
加えて、シリサイド層１３４はゲート１７０上に形成される。この場合も、下方成長率６３０は上方成長率６４０より高い。
【００６１】
図１３は、注入角度Ｈ２でアモルファス化注入２１６と組み合わさられた従来の側壁スペーサ２３６を有する半導体装置２０５の実施例を倍尺で図解する。半導体装置２０５の製造方法はアモルファス化注入ステージである。
【００６２】
実例として、この場合も、ＳＯＩ基板２５０は、酸化膜層２１５及び活性層２１０を含む対応するシリコン含有半導体基体２１０を有する。絶縁領域２２５及び活性領域２２７は、活性層２２０中にも設けられる。絶縁層２３０（例えば、シリコン酸化膜で作られた絶縁層）及びゲート２７０は、既に活性層２２０に形成された。このゲート２７０は、導電層２３２（例えば、単結晶シリコンで作られた導電層）を含む。側壁スペーサ２３６、浅い注入領域２８４及び深い注入領域２８０も既に形成された。
【００６３】
この場合も、アモルファス化注入は、０°以上の注入の角度Ｈ２で行われる。注入の角度Ｈ２は、ＳＯＩ基板２５０の表面２２６の垂線Ｎに対する２つの角度のうち小さい方である。結果として、アモルファス化領域２８９は、一定の距離Ａ２だけ側壁スペーサ２３６の下に広がる。この距離Ａ２は、注入の角度Ｈ２が０°に等しいとした場合よりも大きい。しかしながら、ソース２８０から基体２６８に対する他のリーク電流が大きくなり過ぎるので、一定の距離Ａ３はアモルファス領域と接合２６４の間にしなければならない。注入の最大角度Ｈ２は、上記のように、Ｌ字型側壁スペーサ１３６の場合の注入の最大角度Ｈ１（図１１参照）より小さい。
【００６４】
全ての図はスケール通りに描かれていない。全ての図は、本発明にかかる実施例及びその技術的背景を明らかにする機能を果たす。実際は、境界面／接合部分の形状は、図に示されたものとは異なっても良い。もちろん、全ての当業者が新しい実施例を着想できる。しかしながら、これらの実施例は、特許請求の範囲の保護の範囲に収まる。
【００６５】
例えば、単一ゲート構造の代わりに、二重又は多重ゲート構造を製造することができる。
【００６６】
加えて、Ｌ字型側壁スペーサの場合は、例えば、従来の形状を再び得られるように、側壁スペーサを窒化膜で充填することができる。好ましくは、これは、アモルファス化注入の後に行われる。側壁スペーサの充填は、半導体装置の最上部への他の層（例えば、酸化膜層）の適用をより容易にするという利点を有する。
【００６７】
図では、実例として、ＳＯＩ基板が用いられたが、本発明は、バルク基板、歪Ｓｉ基板及びゲルマニウム成分含有基板も適用され得る。
【図面の簡単な説明】
【００６８】
【図１】従来の半導体装置の断面図である。
【図２】本発明に係る半導体装置の実施例の断面図である。
【図３】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図４】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図５】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図６】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図７】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図８】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図９】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図１０】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図１１】傾斜アモルファス化注入を組み合わせられたＬ字型側壁スペーサの利点を示す。
【図１２】急速拡散金属を用いたシリサイド成長プロセスを示す。
【図１３】傾斜アモルファス化注入と組み合わせられた伝統的な側壁スペーサを有する装置の実施例を示す。
【技術分野】
【０００１】
本発明は、表面を有するシリコン含有半導体基体を含む半導体装置であって、前記半導体基体は前記表面近くにトランジスタを有し、前記トランジスタは、前記表面に位置して両側に側壁スペーサを有するゲートを含み、前記ゲートの両側に半導体基体内に形成された拡散領域をさらに含み、前記拡散領域の少なくとも１つは前記半導体基体の表面にシリサイドを有する半導体装置に関する。
【０００２】
本発明はさらに、ゲートを備えた表面を有するシリコン含有半導体基体を準備するステップと、前記ゲートの両側に側壁スペーサを形成するステップと、前記ゲートの両側に半導体基体の拡散領域を形成するステップと、半導体基体のシリコンを拡散領域の表面でアモルファス化するためにアモルファス化注入を行うステップと、アモルファス化されたシリコンを金属との相互作用によってシリサイドに変化させるステップと、を含む半導体装置の製造方法に関する。
【背景技術】
【０００３】
冒頭のパラグラフに述べられたタイプの半導体装置は、米国特許ＵＳ６４６５８４７ Ｂ１号の明細書から知られている。前記半導体装置は、半導電性基板層と、基板層に形成された絶縁層と、絶縁層に形成された半導電性活性領域を含み、活性領域は、ソース、ドレイン並びにソース及びドレインの間の基体を含む。前記半導体装置はさらに、ゲート、ソース、ドレイン及び基体が一体となってトランジスタを形成する方法で基体に形成されたゲートを含む。上記従来の半導体装置はさらに、ソース又はドレインに少なくとも１つのシリサイド領域を含む。シリサイドは、例えば、金属チタンから形成される。シリサイドは、側壁スペーサの下に最大１０ｎｍ広がる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置の欠点は拡散領域（ソース及びドレイン）の直列抵抗が高いことにある。この欠点は、半導体装置の動作に悪影響を与える。
【課題を解決するための手段】
【０００５】
本発明の目的は、拡散領域のより低い直列抵抗を有することによって改善された動作を示す冒頭のパラグラフに述べられたタイプの半導体装置を提供することである。
【０００６】
この目的を達成するために、冒頭のパラグラフに述べられた半導体装置は、シリサイドが、半導体基体の表面に沿って広がり、側壁スペーサの下に１０ｎｍより多く延びることを特徴とする。それによって、拡張領域の直列抵抗はより低くなり、半導体装置の改善された動作をもたらす。
【０００７】
本発明に係る半導体装置の実施例では、シリサイドは、形成されたシリサイド中でシリコンより高い拡散率を有する金属を含む。金属のより高い拡散率によって、側壁スペーサの下に十分な距離にわたって広がるようにシリサイドが形成される。
【０００８】
シリサイド中で比較的高い拡散率を有する適当な材料は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）を含むグループから選択されても良い。これらの金属の合金もまた適当である。これらの金属は、シリコンと比較して、シリサイド中で比較的高い拡散率という理由で有利である。
【０００９】
本発明に係る半導体装置の実施例では、側壁スペーサはＬ字型である。このＬ字型側壁スペーサは、ゲートに接し、半導体基体の表面に対してほぼ垂直に広がる第１の部分と、半導体基体の表面に沿って広がる第２の部分を含む。Ｌ字型側壁スペーサは、シリサイドが側壁スペーサの下により大きな距離にわたって広がるという利点を有する。
【００１０】
Ｌ字型側壁スペーサの第２の部分の厚さは、半導体基体の表面に対して垂直方向に測って、好ましくは４０ｎｍ以下である。
【００１１】
本発明に係る半導体装置の実施例では、絶縁層は、半導体基体の表面と平行方向に半導体基体中に広がる。このことは、シリコンオンインシュレータとして当業者に一般に知られている。
【００１２】
本発明に係る半導体装置の実施例では、半導体基体はゲルマニウム成分を含む。
【００１３】
本発明に係る半導体装置の実施例では、半導体基体は、歪Ｓｉ層を含む。
【００１４】
冒頭のパラグラフで説明されたタイプの半導体装置の製造方法は、米国特許ＵＳ ６４６５８７４Ｂ１号の明細書から知られている。その半導体装置の製造方法は、 基板層、活性層及び前記基板層と前記活性層の間に埋め込まれた酸化膜層を含む半導体基体を準備するステップと、誘電層及び導電層を含むゲートを前記半導体基体に形成するステップと、前記ゲートの両側に側壁スペーサを形成するステップと、前記ゲートの片側にソース領域及びドレイン領域を形成するステップと、ソース領域又はドレイン領域にアモルファスシリコンの層を形成するために、アモルファス化注入を行うステップと、ソース領域又はドレイン領域にシリサイド領域を形成するステップと、を含む。
【００１５】
従来の方法の欠点は、半導体装置の拡散領域の直列抵抗が高いことにある。この欠点は、半導体装置の動作に悪影響を与える。
【００１６】
本発明の目的は、冒頭のパラグラフに述べられたタイプの方法であって、その方法を用いて拡散領域の直列抵抗が低減され得るような方法を提供することである。
【００１７】
この目的を達成するために、冒頭のパラグラフに述べられた方法は、本発明によれば、アモルファス化されたシリコンのシリサイドへの変化と形成されたシリサイドでシリコンより高い拡散率を有する金属を利用するように特徴付けられる。このことは、１０ｎｍ未満の距離にわたって側壁スペーサの下に広がるようにシリサイドが形成されるという利点を有する。結果として、拡散領域の直列抵抗は低減する。
【００１８】
本発明に係る方法の実施例は、アモルファス化されたシリコンのシリサイドへの変化とニッケル（Ｎｉ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｔ）を含むグループから選択された金属を利用するように特徴付けられる。これらの金属の合金もまた適当である。これらの金属は、シリコンと比較して、シリサイドで比較的高い拡散率であるという理由で有利である。
【００１９】
本発明に係る方法の実施例は、半導体基体の表面の垂線に対する２つの角度のうち小さい方（注入角度とも言われる）が０度より大きくなるように、アモルファス化注入が基板方向に行われるように特徴付けられる。この傾斜注入を用いて、側壁スペーサの下のシリコンのアモルファス化も達成される。結果として、シリサイドは、側壁スペーサの下により大きな距離にわたって形成される。
【００２０】
本発明に係る方法の実施例は、ゲートに接し、半導体基体の表面に対してほぼ垂直に広がる第１の部分と、半導体基体の表面に沿って広がる第２の部分を含むＬ字型となるように側壁スペーサが形成されるように特徴付けられる。Ｌ字型側壁スペーサは、側壁スペーサの下のアモルファス領域の範囲を制御可能であるという利点を有する。結果として、シリサイドは、側壁スペーサの下により長い距離にわたって形成される。
【００２１】
Ｌ字型側壁スペーサの第２の部分は、半導体基体の表面に対して垂直方向に測って、好ましくは、最大４０ｎｍの厚さで形成される。
【発明を実施するための最良の形態】
【００２２】
本発明に係る半導体装置の製造方法と同様に、本発明の以上の態様及びその他の態様は、図面を参照してより詳細に説明される。
【００２３】
図は、スケール通りに描かれておらず、説明目的に過ぎない。
【００２４】
任意の参照番号は任意の部分を参照する。代替的な実施例は、特許請求の範囲の保護の範囲内で可能である。
【００２５】
図１は、米国特許ＵＳ６４６５８４７Ｂ１号の明細書に開示された半導体装置５の断面を図示する。半導体装置５は、酸化膜層１５及び活性層２０を含むシリコン含有半導体基体１０を含む。これら３層は、共に、ＳＯＩ基板５０を形成する。活性層では、絶縁領域２５（例えば、シリコン酸化膜で作られた絶縁領域）及び活性領域２７が設けられる。活性領域２７は、ソース８０及びドレイン８２を含む。これらは、拡散領域とも言われる。本明細書では、これらの用語は交換可能に用いられる。活性領域２７はさらに基体６８を含む。ソース８０及びドレイン８２は、ソースエクステンション８４及びドレインエクステンション８６も含む。活性層２０ではさらに、絶縁層３０（例えば、シリコン酸化膜で作られた絶縁層）及びゲート７０が設けられる。ゲート７０は、導電層３２（例えば、ポリシリコンで作られた導電層）及びシリサイド層３４（チタニウムシリサイドで作られたシリサイド層）を含む。側壁スペーサ３６、３８はゲート７０の両側にある。ソース８０は、ソース８０との側部接合部分４４及び垂直接合部分６２を一般的に有するシリサイド領域９２を含む。ソース８０は、基体６８との接合６４を含む。ドレイン８２は、一般的には、ドレイン８２との側部接合部分４６及び垂直接合部分６２を有するシリサイド領域９２を含む。ドレイン８２は、基体６８との接合６６を有する。
【００２６】
シリサイド領域９０、９２は、後続のステージで、電気的接続が形成され得る表面４０、４２を有する。このために、一般的には、ビア、コンタクトホール及び導電性ワイヤが利用される。明確にするために、これらの部品は省略されていて、かつ、明細書の後続部分でも省略される。
【００２７】
シリサイド領域９０、９２の特徴は、従来の装置では、側壁スペーサ３６、３８の下に最大１０ｎｍにわたって延びていることである。このシリサイドはソース８０及びドレイン８２の直列抵抗を低減するので、側壁スペーサ３６、３８の下のこのシリサイドは、半導体装置５の動作に好ましい効果を有することがわかる。しかしながら、距離が小さ過ぎると、これらの接合６４、６６を通して大きなリーク電流を導く可能性があるので、一般的には、シリサイド境界面６０、６２及び基体６８と一体になった接合６４、６６の間の安全距離を作ることが望ましい。
【００２８】
図２は、本発明に係る半導体装置１０５の実施例の断面図である。半導体装置１０５は、酸化膜層１１５及び活性層１２０を含むシリコン含有半導体基体１１０を含む。これらの３つの層は、共に、ＳＯＩ基板１５０を形成する。ＳＯＩ基板は、本発明を図示するためにのみ用いられる。他の基板も代替可能である。活性層では、絶縁領域１２５（例えば、シリコン酸化膜で作られた絶縁領域）及び活性領域１２７が設けられる。活性領域１２７は、ソース１８０及びドレイン１８２を含む。これらは、拡散領域とも言われる。活性領域１２７はさらに基体１６８を含む。ソース１８０及びドレイン１８２は、ソースエクステンション１８４及びドレインエクステンション１８６も含む。活性層１２０では、絶縁層１３０（例えば、シリコン酸化膜で作られた絶縁層）がさらに設けられる。ゲート１７０は、導電層１３２（例えば、単結晶シリコンで作られた導電層）及びシリサイド層１３４を含む。導電層１３２が金属で作られた場合は、シリサイド層１３４は存在しない。Ｌ字型側壁スペーサ１３６、１３８はゲート１７０の両側に存在する。ソース１８０は、一般的には、ソース１８０に対する側部接合部分１４４及び垂直接合部分１６０を有するシリサイド領域１９０を含む。ソース１８０は、基体１６８に対する接合１６４を有する。ドレイン１８２は、一般的には、ドレイン１８２に対する側部接合部分１４６及び垂直接合部分１６２を有するシリサイド領域１９２を含む。ドレイン１８２は、基体１６８に対する接合１６６を有する。
【００２９】
シリサイド領域１９０、１９２は、後続のステージで、電気的接続が形成され得る表面１４０、１４２を有する。
【００３０】
本発明に係る装置のシリサイド領域１９０、１９２の特徴は、側壁スペーサ１３６、１３８の下にかなりの距離にわたって延びていることである。これらのシリサイド領域１３６、１３８はエクステンション１９４、１９６を有する。拡散領域１８０、１８２の直列抵抗を低減するので、これらのエクステンション１９４、１９６は重要である。この図に示されたように、シリサイド境界面１６０、１６２と接合１６４、１６６の間の距離を低減することなく抵抗の低減が達成される。シリサイドエクステンション１９４、１９６は、ソースエクステンション１８４及びドレインエクステンション１８６の範囲に含まれ、その結果として、接合１６４、１６６を通した基体１６８に対するリーク電流がなくなる。
【００３１】
図３は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、シリコン含有半導体基体１１０が準備される。この実施例では、基板はＳＯＩ基板１５０であるが、代替的に、異なるタイプの基板が用いられても良い。半導体基体は、酸化膜層１１５及び活性層１２０を含む。このシリコン含有半導体基体１１０はさらに表面１２６を含む。
【００３２】
図４は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、絶縁領域１２５及び活性領域１２７が形成される。活性領域１２０では、絶縁層１３０（例えば、シリコン酸化膜で作られた絶縁層）及びゲート１７０が形成される。ゲート１７０は導電層１３２（例えば、単結晶シリコンで作られた導電層）を含む。
【００３３】
図５は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、浅い注入領域とも言われるソースエクステンション１８４及びドレインエクステンション１８６が形成される。このために、例えば、ライトリードープトドレイン（ＬＤＤ）技術を用いるイオン注入１７２が用いられ得る。半導体装置１０５がｎ導電型（ＮＭＯＳトランジスタ）の場合、この注入ステップに適したイオンは、とりわけ、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）又はこれらのイオンの組み合わせである。半導体装置１０５がｐ導電型（ＰＭＯＳトランジスタ）の場合、とりわけ、ホウ素（Ｂ）が適当に用いられても良い。注入エネルギーは、典型的には、０．１ｋｅＶ〜８０ｋｅＶの範囲にあり、注入ドーズ量は、典型的には、１×１０１２〜約５×１０１５ａｔｏｍｓ／ｃｍ２の範囲にある。
【００３４】
注入技術に加えて、固相エピタキシー（ＳＰＥ）技術が、ソースエクステンション及びドレインエクステンションを形成するために代替的に用いられても良い。この技術は、概略的には、アモルファス化注入が、ゲート１７０の存在によって自己整合的に起こるようにシリコン基体をアモルファス化するステップと、ゲート１７０の存在によって自己整合的に起こるように注入ドーピングするステップを含む。そのドーピングステップは、ｎ導電型だけでなくｐ導電型でも良く、低温アニールステップ（約７００℃）を用いてシリコンを再結晶化するステップであっても良い。
【００３５】
他のソースエクステンション及びドレインエクステンションの製造方法は、とりわけ、プラズマドーピング、プラズマ注入及び気相ドーピングである。詳細については、米国特許ＵＳ６４６５８４７Ｂ１号の明細書を参照されたい。
【００３６】
図６は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、Ｌ字型側壁スペーサ１３６、１３８が設けられる。このために、様々な技術が用いられ得る。これらの技術の１つは、概略的には、ゲート１７０の上に薄い酸化膜層を設けるステップと、前記薄い酸化膜層の上面に厚い窒化膜層を設けるステップと、前記窒化膜層にウェット化学選択エッチングを適用し、窒化スペーサを形成するステップと、前記薄い酸化膜層をドライエッチング（例えば、時間選択（ｔｉｍｅ−ｓｅｌｅｃｔｉｖｅ）エッチング）するステップと、ウェット化学エッチングによって前記窒化膜を選択的に除去するステップを含む。
【００３７】
前記最後のステップの後に、Ｌ字型酸化膜スペーサ１３６、１３８は残る。従って、側壁スペーサ１３６、１３８は、とりわけ、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（例えばＳｉ３Ｎ４）で作られても良いが、他の材料でも可能である。この明細書の後続部分では、Ｌ字型側壁スペーサ１３６、１３８は、図１１を参照して、より詳細に明らかになる。
【００３８】
図７は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、深い注入領域１８０、１８２が形成される。この明細書では、これらの領域は、以下、ソース１８０及びドレイン１８２と言われる。その領域は、例えば、上述の固相エピタキシー（ＳＰＥ）技術を用いて形成されても良い。ソースエクステンション１８４及びドレインエクステンション１８６の形成と似て、このプロセスステップはイオン注入１１４が必要である。半導体装置がｎ導電型（ＮＭＯＳトランジスタ）の場合は、この注入ステップに適当なイオンは、とりわけ、リン（Ｐ）及びヒ素（Ａｓ）である。半導体装置がｐ導電型（ＰＭＯＳトランジスタ）の場合は、とりわけ、ホウ素（Ｂ）が適当に用いられ得る。注入エネルギーは、典型的には、０．１ｋｅＶ〜１００ｋｅＶの範囲にあり、注入ドーズ量は、典型的には、１×１０１４〜約１×１０１６ａｔｏｍｓ／ｃｍ２の範囲にある。さらに詳細な情報は、米国特許ＵＳ６４６５８４７Ｂ１号の明細書を参照されたい。
【００３９】
図８は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、アモルファス化注入１１６が行われる。このプロセスでは、アモルファスシリコン領域１８９、１９１が形成される。これらのアモルファスシリコン領域１８９、１９１も側壁スペーサ１３６、１３８の下に広がるエクステンション１９３、１９５を有する。この明細書の後続部分では、このことがより詳細に明らかになる。アモルファス化注入１１６を適用することによって、さらに形成されるシリサイド接合がより的確に画定され、加えて、シリサイドの最後のコンタクト抵抗がより低くなるという利点が得られる。
【００４０】
アモルファス化注入ステップでは、キセノン（Ｘｅ）、アルゴン（Ａｒ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、インジウム（Ｉｎ）、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含むグループの元素が利用される。当業者は、この注入に適当に用いられ得る他の元素又は化合物を容易に発見するであろう。これらの変形例は全て、本発明の範囲内に収まる。注入エネルギーは、典型的には、０．１ｋｅＶ〜１００ｋｅＶの範囲にあり、注入ドーズ量は、典型的には、４×１０１３〜約１×１０１６ａｔｏｍｓ／ｃｍ２の範囲にある。
【００４１】
アモルファス化注入１１６の間、導電層１３２も部分的にアモルファス化される（これは、明確にするため図示されていない）。必要な場合は、いわゆるゲート状のキャップ層（１７０）によって、導電層１３２のアモルファス化が除去されても良い。
【００４２】
アモルファス化注入１１６は、好ましくは、角度Ｈ１で行われる。角度Ｈ１は、ＳＯＩ基板１５０の表面１２６の垂線Ｎに対して画定される。結果として、エクステンション１９３、１９５は、プロセスにおいて後続のシリサイド形成に好ましい効果を有するようなより大きな距離にわたって側壁スペーサ１３６、１３８の下に形成される。この態様は、明細書の後続部分でより詳細に取り扱われる。
【００４３】
一般的には、互いに直交するような、半導体基体１１０のトランジスタの２つの配置が可能である。この理由は、全ての側壁スペーサ３６、１３８の下のシリコンをアモルファス化するために、アモルファス化注入１１６の間、ＳＯＩ基板１５０が４回９０度回転するからである。
【００４４】
図９は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、金属層１１８の層が、ソース１８０、ドレイン１８２、ゲート１７０及び側壁スペーサ１３６、１３８に設けられる。金属１１８は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）を含むグループから選択されても良い。これらの金属の合金でも良い。
【００４５】
金属層１１８の堆積は、例えば、スパッタリングによって行われても良い。シリサイド領域１９０、１９２（図１０参照）は、ここでは、ソース１８０及びドレイン１８２の露出した表面１４０、１４２と金属１１８を反応させることによって形成され得る。このために、様々なシリサイド化技術が用いられ得る。急速加熱アニール（ＲＴＡ）は用いられ得る技術の１つである。急速加熱アニールでは、短時間（０（最初のスパイク）〜１２０秒）に温度が上昇する。この上昇温度は、典型的には、２００℃〜６００℃の範囲にある。もちろん、他の加熱時間及び温度でも可能である。
【００４６】
最終的にシリサイドに変化されなければならない金属１１８は、ソース１８０及びドレイン１８２の結晶シリコンを介するよりも、アモルファス化シリコン領域１８９、１９１を介した方が非常に容易に拡散し得る。接合１４４、１４６は、言わば、金属１１８に対する拡散障壁を形成する。このシリサイド領域１９０、１９２（図１０参照）の的確な画定は、拡散領域１８０、１８２の接合１６４、１６６から離れて広がり得ることを防ぐ必要がある。この場合、拡散領域１８０、１８２から基体１６８に対するリーク電流が生ずる。
【００４７】
最終製造物には、アモルファス化シリコンがあってはならない。アモルファス化シリコンをまだ含む場合は、問題を生ずる可能性がある。いかなる残留アモルファス化シリコンも、追加のアニールステップを用いて除去され得る。
【００４８】
図１０は、製造プロセスのステージにおける半導体装置１０５の断面図である。このステージでは、シリサイド領域１９０、１９２、１３４が形成される。加えて、シリサイドが、エクステンション１９４、１９６の形成において側壁スペーサ１３６、１３８の下に成長した。金属１１８（図９参照）がニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）を含むグループから選択される場合、この成長は十分に促進される。これらの金属の合金も可能である。この場合の重要な態様は、形成されたシリサイド中の金属／合金がシリコンより高い拡散率を有することである。
【００４９】
当業者は、前述の特性を有するより多くの金属又はより多くの化合物を容易に発見する。これらの変形例の全ては本発明の範囲内に収まる。
【００５０】
エクステンション１９４、１９６は、半導体装置の動作を十分に改善するように、ソース１８０及びドレイン１８２の直列抵抗を著しく低減する。
【００５１】
本発明の他の目的は、拡散領域１８０、１８２から基体１６８に対するリーク電流の増加もなく、側壁スペーサ１３６、１３８の下により大きな距離を超えて形成されるシリサイドに関する。エクステンション１９４、１９６は、ソースエクステンション１８４及びドレインエクステンション１８６の範囲内である。
【００５２】
図１１は、傾斜アモルファス化注入との組み合わせにおけるＬ字型側壁スペーサ１３６、１３８の利点を示す。この図は、製造プロセスのステージにおいて、側壁スペーサ１３６の位置での倍尺で半導体基体１０５を図示する。このエクステンションは製造プロセスの後続部分でシリサイド１９４の位置を順番に決定するので、本発明の重要な態様は、アモルファス化領域１９３のエクステンションが制御された方法で設けられるという事実に基づく。
【００５３】
エクステンション１９３の寸法は正確に決定され得る。エクステンション１９３の境界面５００の位置は、とりわけ、側壁スペーサ１３６の第１の部分の厚さＤ１及び注入角度Ｈ１によって決定される。注入は常に基板１５０方向に生じるので、注入角度Ｈ１は、半導体基体１１０の表面１２６の垂線Ｎに対する２つの角度のうち小さい方である。
【００５４】
イオン１１６は、表面１２６に対して垂直方向に規則的であるので、側壁スペーサ１３６の第１の部分を介して貫通し得ない。実例として、側壁スペーサ１３６の第１の部分の下でアモルファス化が行われないので、（実質的には）プロセスにおける後続部ではシリサイドが形成されないような直角（すなわち、注入の角度Ｈ１が０°である）での注入がある。
【００５５】
エクステンションの厚さＤ３は、注入の角度Ｈ１と組み合わせたアモルファス化注入１１６の注入エネルギーだけでなく、Ｌ字型側壁スペーサ１３６の第２の部分の厚さＤ２に依存する。アモルファス化注入１１６の他の効果が低過ぎるので、Ｌ字型スペーサ１３６の厚さＤ２は、好ましくは、４０ｎｍ以下である。本発明に係る半導体装置１０５の実施例では、第２の部分は５〜２０ｎｍの厚さＤ２を有する。
【００５６】
アモルファス化領域がＬ字型側壁スペーサ１３６の第１の部分のエッジ４０５に対して広がる追加の距離Ａ１は、注入角度Ｈ１によって、明白に決められる。製造プロセスの過程で、この角度Ｈ１が非常に正確に決められ得るので、境界面５００の位置も非常に正確に決められ得る。上記のように、注入の角度Ｈ１は、微調整するように用いられ得る。側壁１３６の寸法Ｄ１、Ｄ２も、製造プロセスの間、正確に決定され得る。当業者は、上記のように、アモルファス化注入イオンが着陸する場所を正確に決め、その結果、シリサイドが最終的に被着する場所も決めるために、パラメータＤ１、Ｄ２及びＨ１を使うことができる。
【００５７】
Ｌ字型側壁スペーサ１３６の他の利点は、０℃ではない角度Ｈ１での注入の場合であっても、アモルファス化シリコンと単結晶シリコンの間の接合部分５１５が、表面１２６に対してほぼ平行に続くことにある。側壁スペーサが従来の構造体を有する場合は、この接合部分５１５は、斜めに位置する。注入エネルギーが高過ぎる場合は、シリサイド化の後に拡散領域１８０、１８２から基体１６８に対する好ましくないリーク電流を導くことがあるくらいに、この接合面は接合１６４に接近し過ぎるか、場合によっては接合１６４を越える可能性がある。
【００５８】
図１２は、急速拡散金属が用いられる場合のシリサイド成長プロセスを示す。この図は、シリサイド１９０の形成の間の半導体装置１０５を示す。このステージでは、金属１１８は、まだ、ソース１８０、ドレイン１８２、ゲート１７０及び側壁スペーサ１３６、１３８上にある。金属１１８は、好ましくは、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）から成るグループから選択される。これらの金属の合金でも可能である。ここでの重要な態様は、この金属又はこの合金が、シリコンよりも形成されたシリサイド中の方で高い拡散率を有することである。この特性の結果として、シリサイド１９０の下方成長率６００は、上方成長率６２０より十分に高くなる。加えて、側壁スペーサ１３６の下のシリサイドエクステンション１９４の成長率６１０も高いので、アモルファス化シリコン１９３の全ては、最終的にはシリサイド１９４に変化する。シリサイド１９０、１９４の形成の間、金属層１１８が消費される。いかなる残留物も、製造プロセスの後続ステージで除去されなければならない。このために、従来の技術が用いられ得る。
【００５９】
例えば、ニッケルが金属１１８として用いられる場合は、表面１４０は、ＳＯＩ基板１５０の表面１２６に対してわずかに上昇する。実例として、ニッケルシリサイドが２２ｎｍの厚さで成長する場合は、そのうち約４ｎｍが、最初の半導体基体１１０の表面１２６の上に位置する。
【００６０】
加えて、シリサイド層１３４はゲート１７０上に形成される。この場合も、下方成長率６３０は上方成長率６４０より高い。
【００６１】
図１３は、注入角度Ｈ２でアモルファス化注入２１６と組み合わさられた従来の側壁スペーサ２３６を有する半導体装置２０５の実施例を倍尺で図解する。半導体装置２０５の製造方法はアモルファス化注入ステージである。
【００６２】
実例として、この場合も、ＳＯＩ基板２５０は、酸化膜層２１５及び活性層２１０を含む対応するシリコン含有半導体基体２１０を有する。絶縁領域２２５及び活性領域２２７は、活性層２２０中にも設けられる。絶縁層２３０（例えば、シリコン酸化膜で作られた絶縁層）及びゲート２７０は、既に活性層２２０に形成された。このゲート２７０は、導電層２３２（例えば、単結晶シリコンで作られた導電層）を含む。側壁スペーサ２３６、浅い注入領域２８４及び深い注入領域２８０も既に形成された。
【００６３】
この場合も、アモルファス化注入は、０°以上の注入の角度Ｈ２で行われる。注入の角度Ｈ２は、ＳＯＩ基板２５０の表面２２６の垂線Ｎに対する２つの角度のうち小さい方である。結果として、アモルファス化領域２８９は、一定の距離Ａ２だけ側壁スペーサ２３６の下に広がる。この距離Ａ２は、注入の角度Ｈ２が０°に等しいとした場合よりも大きい。しかしながら、ソース２８０から基体２６８に対する他のリーク電流が大きくなり過ぎるので、一定の距離Ａ３はアモルファス領域と接合２６４の間にしなければならない。注入の最大角度Ｈ２は、上記のように、Ｌ字型側壁スペーサ１３６の場合の注入の最大角度Ｈ１（図１１参照）より小さい。
【００６４】
全ての図はスケール通りに描かれていない。全ての図は、本発明にかかる実施例及びその技術的背景を明らかにする機能を果たす。実際は、境界面／接合部分の形状は、図に示されたものとは異なっても良い。もちろん、全ての当業者が新しい実施例を着想できる。しかしながら、これらの実施例は、特許請求の範囲の保護の範囲に収まる。
【００６５】
例えば、単一ゲート構造の代わりに、二重又は多重ゲート構造を製造することができる。
【００６６】
加えて、Ｌ字型側壁スペーサの場合は、例えば、従来の形状を再び得られるように、側壁スペーサを窒化膜で充填することができる。好ましくは、これは、アモルファス化注入の後に行われる。側壁スペーサの充填は、半導体装置の最上部への他の層（例えば、酸化膜層）の適用をより容易にするという利点を有する。
【００６７】
図では、実例として、ＳＯＩ基板が用いられたが、本発明は、バルク基板、歪Ｓｉ基板及びゲルマニウム成分含有基板も適用され得る。
【図面の簡単な説明】
【００６８】
【図１】従来の半導体装置の断面図である。
【図２】本発明に係る半導体装置の実施例の断面図である。
【図３】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図４】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図５】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図６】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図７】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図８】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図９】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図１０】製造プロセスの異なるステージにおける半導体装置の断面図である。
【図１１】傾斜アモルファス化注入を組み合わせられたＬ字型側壁スペーサの利点を示す。
【図１２】急速拡散金属を用いたシリサイド成長プロセスを示す。
【図１３】傾斜アモルファス化注入と組み合わせられた伝統的な側壁スペーサを有する装置の実施例を示す。
【特許請求の範囲】
【請求項１】
表面を有するシリコン含有半導体基体を含む半導体装置であって、前記半導体基体は、前記表面の近くにトランジスタを有し、前記トランジスタは、前記表面に位置して両側に側壁スペーサを有するゲートを含み、前記ゲートの両側に前記半導体基体に形成された拡散領域をさらに含み、拡散領域の少なくとも１つは、シリサイドを有する前記半導体基体の前記表面に設けられ、前記シリサイドは、前記半導体基体の前記表面に沿って広がり、前記側壁スペーサの下に１０ｎｍより多く延びることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、前記シリサイドは、形成された前記シリサイドでシリコンよりも高い拡散率を有する金属を含むことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、前記金属は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）を含むグループ並びにこれらの金属の合金から選択されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、前記側壁スペーサは、Ｌ字型であって、ゲートに接して前記半導体基体の表面に対してほぼ垂直に広がる第１の部分及び前記半導体基体の表面に沿って広がる第２の部分を含むことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、前記Ｌ字型側壁スペーサの前記第２の部分は、前記半導体基体の前記表面に対して垂直方向に測って最大４０ｎｍの厚さ（Ｄ２）を有することを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、絶縁層が、前記半導体基体の前記表面と平行方向に前記半導体基体に広がることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、前記半導体基体はゲルマニウム成分を含むことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、前記半導体基体は歪Ｓｉ層を含むことを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置の製造方法であって、
ゲートを備えた表面を有するシリコン含有半導体基体を準備するステップと、
前記ゲートの両側に側壁スペーサを形成するステップと、
前記ゲートの両側に前記半導体基体の拡散領域を形成するステップと、
前記半導体基体のシリコンを前記拡散領域の表面でアモルファス化するためにアモルファス化注入を行うステップと、
金属との相互作用によってアモルファス化された前記シリコンをシリサイドへ変化させるステップを含み、
アモルファス化された前記シリコンのシリサイドへの変化に対して、前記シリサイドでシリコンより高い拡散率を有する金属が用いられることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の方法であって、前記金属は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）を含むグループ及びこれらの金属の合金から選択されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の方法であって、前記アモルファス化注入の角度（Ｈ１、Ｈ２）は０度より大きいことを特徴とする半導体装置。
【請求項１２】
請求項９に記載の方法であって、前記側壁スペーサは、Ｌ字型になるように形成され、前記ゲートに接して前記半導体基体の前記表面に対してほぼ垂直に広がる第１の部分及び前記半導体基体の前記表面に沿って広がる第２の部分を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の方法であって、前記Ｌ字型側壁スペーサの前記第２の部分は、前記半導体基体の前記表面に対して垂直方向に測って最大４０ｎｍの厚さ（Ｄ２）で形成されることを特徴とする半導体装置の製造方法。
【請求項１】
表面を有するシリコン含有半導体基体を含む半導体装置であって、前記半導体基体は、前記表面の近くにトランジスタを有し、前記トランジスタは、前記表面に位置して両側に側壁スペーサを有するゲートを含み、前記ゲートの両側に前記半導体基体に形成された拡散領域をさらに含み、拡散領域の少なくとも１つは、シリサイドを有する前記半導体基体の前記表面に設けられ、前記シリサイドは、前記半導体基体の前記表面に沿って広がり、前記側壁スペーサの下に１０ｎｍより多く延びることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、前記シリサイドは、形成された前記シリサイドでシリコンよりも高い拡散率を有する金属を含むことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、前記金属は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）を含むグループ並びにこれらの金属の合金から選択されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、前記側壁スペーサは、Ｌ字型であって、ゲートに接して前記半導体基体の表面に対してほぼ垂直に広がる第１の部分及び前記半導体基体の表面に沿って広がる第２の部分を含むことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、前記Ｌ字型側壁スペーサの前記第２の部分は、前記半導体基体の前記表面に対して垂直方向に測って最大４０ｎｍの厚さ（Ｄ２）を有することを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、絶縁層が、前記半導体基体の前記表面と平行方向に前記半導体基体に広がることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、前記半導体基体はゲルマニウム成分を含むことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、前記半導体基体は歪Ｓｉ層を含むことを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置の製造方法であって、
ゲートを備えた表面を有するシリコン含有半導体基体を準備するステップと、
前記ゲートの両側に側壁スペーサを形成するステップと、
前記ゲートの両側に前記半導体基体の拡散領域を形成するステップと、
前記半導体基体のシリコンを前記拡散領域の表面でアモルファス化するためにアモルファス化注入を行うステップと、
金属との相互作用によってアモルファス化された前記シリコンをシリサイドへ変化させるステップを含み、
アモルファス化された前記シリコンのシリサイドへの変化に対して、前記シリサイドでシリコンより高い拡散率を有する金属が用いられることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の方法であって、前記金属は、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）を含むグループ及びこれらの金属の合金から選択されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の方法であって、前記アモルファス化注入の角度（Ｈ１、Ｈ２）は０度より大きいことを特徴とする半導体装置。
【請求項１２】
請求項９に記載の方法であって、前記側壁スペーサは、Ｌ字型になるように形成され、前記ゲートに接して前記半導体基体の前記表面に対してほぼ垂直に広がる第１の部分及び前記半導体基体の前記表面に沿って広がる第２の部分を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の方法であって、前記Ｌ字型側壁スペーサの前記第２の部分は、前記半導体基体の前記表面に対して垂直方向に測って最大４０ｎｍの厚さ（Ｄ２）で形成されることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２００７−５２４２４２（Ｐ２００７−５２４２４２Ａ）
【公表日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願番号】特願２００６−５５３７３５（Ｐ２００６−５５３７３５）
【出願日】平成１７年２月１０日（２００５．２．１０）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０５２７
【国際公開番号】ＷＯ２００５／０８３７６９
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願日】平成１７年２月１０日（２００５．２．１０）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０５２７
【国際公開番号】ＷＯ２００５／０８３７６９
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
[ Back to top ]