金属ゲート集積化のためのゲートスタック及びゲートスタックのエッチングシーケンス
【課題】本発明は半導体デバイス（２０５）における金属ゲートスタック（２００）を製作するためのプロセスを提供する。
【解決手段】本願の方法は、半導体基板（２２０）上に位置するゲート誘電体層（２１５）の上に金属層（２１０）を堆積させる段階を含む。本方法は、金属層（２１０）上にポリシリコン層（２２５）を形成する段階と、そのポリシリコン層（２２５）上に保護層（２３０）を生成する段階とを更に含む。本方法はは、また、保護層（２３０）上に無機反射防止被覆（２３５）を配置する段階を含む。他の実施形態では、金属ゲートスタックの前駆構造体及び集積回路の製造方法を含む。
【解決手段】本願の方法は、半導体基板（２２０）上に位置するゲート誘電体層（２１５）の上に金属層（２１０）を堆積させる段階を含む。本方法は、金属層（２１０）上にポリシリコン層（２２５）を形成する段階と、そのポリシリコン層（２２５）上に保護層（２３０）を生成する段階とを更に含む。本方法はは、また、保護層（２３０）上に無機反射防止被覆（２３５）を配置する段階を含む。他の実施形態では、金属ゲートスタックの前駆構造体及び集積回路の製造方法を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体デバイス及び半導体デバイスの製造に関し、より具体的には半導体デバイスのための金属ゲートスタック構造体の製造に関する。
【背景技術】
【０００２】
ドープポリシリコンで作られたトランジスタゲート電極の使用は、金属酸化膜シリコン（ＭＯＳ）トランジスタの製造において長い間用いられてきた。しかしながら、ドープポリシリコンゲートの使用は、ゲート及びゲート誘電体の寸法が縮小されるに伴って問題となりつつある。ポリシリコンゲートは、限られた量のドーパントにしか対応することができない。この制限により、デバイスのゲート電極がチャンネルを反転するようにバイアスされたときに、ゲートとゲート誘電体との間の界面でゲート電荷担体の空乏化が生じる可能性がある。
【０００３】
この結果、ゲート誘電体の電気的厚さが実質的に増大することで、ドライブ電流及びスイッチング速度の低下などのトランジスタ性能特性が悪化することになる。例えば、あるｐＭＯＳトランジスタにおけるゲート誘電体の電気的厚さは、蓄積モード中における約１．０ナノメートルから反転モード中における約１．８ナノメートルにまで増大する可能性がある。ポリシリコンゲートの空乏化は、ＭＯＳデバイスのこれ以上のスケーリングを制限する基本的な問題である。
【０００４】
金属ゲートスタックは、電荷担体供給量がドープポリシリコンゲートよりも多いので、ポリシリコンゲートに対する魅力的な代替手段である。金属ゲートスタックは下位の金属層と上位のポリシリコン層とを有する。金属ゲートスタックの反転時には、金属ゲート層とゲート誘電体との間の境界における担体の実質的な空乏化が存在しない。従って、ゲートスタックの電気的厚さが増大しないので、トランジスタ性能は悪化しない。しかしながら、金属ゲートスタック加工の製造プロセスを既存の半導体トランジスタ製造プロセスに組み込むことにはこれまで多くの問題があった。例えば、従来のゲート製造プロセスを考察する。かかるプロセスは通常、ポリシリコンゲートを形成するためにフォトリソグラフィ技術を用いてポリシリコン層をパターン形成する段階を伴う。
【０００５】
フォトレジスト層及び下層の無機反射防止被覆（ＩＡＲＣ）がポリシリコン層上に堆積される。フォトレジスト層は、ゲートの周囲を定めるためにパターン形成され、その後除去され、ポリシリコン層上にＩＡＲＣを残す。次いで、ＩＡＲＣは、ポリシリコン層をパターン形成してポリシリコンゲートを形成するためのエッチングマスクとして用いられる。その後、ＩＡＲＣは、金属除去剤を含有する高温のリン酸溶液等のウェットエッチング処理を用いて剥離される。金属ゲートスタックの作製に同じ処理が用いられる場合には大きな問題が生じる。勿論、ＩＡＲＣは、ポリシリコン及び金属層をパターン形成して金属ゲートスタックを形成するためのエッチングマスクとして同様に用いることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＩＡＲＣを除去するのに用いられるウェットエッチング処理は、金属ゲートスタックの金属への腐食性が高いので、ゲートの金属部分にかなりのアンダーカットを生じさせる。その結果、アンダーカットされた金属ゲートスタックは、ゲート長の変性、ソース／ドレイン及び浅い接合構造の形成不良、並びに後続の処理段階中での金属ゲートスタックの剥脱傾向の増大を含む、幾つかの問題を生じる。従って、当該技術分野において必要とされていることは、従来型ゲート作製プロセスと同様の問題を生じることなく、半導体デバイス製造法に容易に組み込まれる金属ゲートスタック作製のためのプロセスである。
【課題を解決するための手段】
【０００７】
上述した従来技術の欠陥に対処するために、本発明の一実施形態は半導体デバイスにおける金属ゲートスタックの作製プロセスに関する。本方法は、半導体基板上に位置するゲート誘電体層の上に金属層を堆積させる段階を含む。本方法は、金属層上にポリシリコン層を形成する段階と、そのポリシリコン層上に保護層を生成する段階とを更に含む。また、配置段階は、保護層上に無機反射防止被覆を配置する段階を含む。
【０００８】
別の実施形態は、金属ゲートスタックの前駆構造体に関する。金属ゲートスタックの前駆構造体は、ゲート誘電体層を上に有する基板と、そのゲート誘電体層上に金属層とを含む。金属ゲートスタック前駆構造体はまた、金属層上にポリシリコン層を有する。保護層はポリシリコン層上にあり、無機反射防止被覆は保護層上にある。
【０００９】
更に、別の実施形態は集積回路の製造方法に関する。本方法は、上述のように能動デバイス内に金属ゲートスタックを形成する段階を含む。集積回路の製造は、更に、能動デバイス上に位置する１つ又はそれ以上の絶縁層上に配置された相互接続金属線にその能動デバイスを接続する段階を含む。
【００１０】
上記は、当業者が以下の本発明の詳細な説明をより理解することができるように本発明の好ましい特徴及び代替の特徴を概略的に説明している。以下に説明する本発明の追加の特徴もまた、本発明の請求項の目的を形成することができる。当業者であれば、本発明と同一の目的を実施するために他の構造を設計又は修正する基準として、開示される概念及び特定の実施形態を容易に用いることができる点は理解されるはずである。当業者はまた、かかる均等な構造が本発明の範囲から逸脱しない点を理解するはずである。
【発明を実施するための最良の形態】
【００１１】
本発明は、半導体デバイスにおける金属ゲートスタック構造体を形成するために非従来型プロセスの使用を提案する。この非従来型プロセスは、ＩＡＲＣの早期剥離、ＩＡＲＣ剥離のためのドライ化学エッチングの使用、及びポリシリコン層を覆う保護層の生成を特徴として備える。これらの特徴が協働して金属ゲートスタックを形成し、同時にゲートの金属部分だけでなく半導体デバイスの他の構成要素に対する損傷を回避する。
【００１２】
ＩＡＲＣは、金属ゲートスタック内に金属ゲートを形成するために金属層をパターン形成する前に剥離される。プロセスフローにおける早期のＩＡＲＣ剥離、及びＩＡＲＣ剥離のためのドライ化学エッチングの使用は各々、金属ゲート層のアンダーカットの回避に役立つ。また、プロセスにおいて剥離段階をより早い段階に移すことは、他の場合にドライ化学エッチング法に付随はずの半導体基板のかなりの陥凹を回避するのに役立つ。ポリシリコン層とＩＡＲＣとの間に位置する保護層は、エッチングマスクとしての役割を果たすので、金属層のパターン形成中のポリシリコン層の除去が阻止される。
【００１３】
図１に例示されている本発明の一実施形態は、金属ゲートスタックの前駆構造体１００である。前駆構造体１００は、ｐＭＯＳ及びｎＭＯＳトランジスタ等のＭＯＳトランジスタを含む従来型半導体デバイス１０１内に金属ゲートスタックを形成するため、以下に説明するように追加の処理を行うことができる。前駆構造体１００は、基板１０５を含み、その上にゲート誘電体層１１０を有する。基板１０５は、好ましくは単結晶シリコンであるが、他の半導体基板を用いることもできる。前駆構造体１００は更に、ゲート誘電体層１１０上に金属層１１５を含み、該金属層１１５上にポリシリコン層１２０を含む。
【００１４】
図１に更に図示されているように、前駆構造体１００はまた、ポリシリコン層１２０上に保護層１２５を有し、該保護層１２５上にＩＡＲＣ１３０を有する。ゲート誘電体層１１０としてどのような従来型ゲート絶縁材料を用いてもよい。幾つかの事例では、例えばゲート誘電体層１１０は二酸化シリコンである。他の事例では、ゲート誘電体層１１０は酸窒化ハフニウムシリコン又は二酸化ハフニウム等の高ｋ誘電体材料である。より好ましくは、ゲート誘電体は酸窒化シリコン（ＳｉＯＮ）で作られる。
【００１５】
酸窒化シリコンのゲート誘電体層１１０は、幾つかの理由により二酸化シリコンのゲート誘電体よりも好ましい。酸窒化シリコンは、金属ゲートスタックのポリシリコン部分からゲート誘電体の中へのドーパントの突き抜けを抑制する。酸窒化シリコンのゲート誘電体は、二酸化シリコンのゲート誘電体よりも低い漏洩電流を有する。加えて、酸窒化シリコンのゲート誘電体は、二酸化ゲート誘電体と比較して高いゲートキャパシタンスを有し、結果としてゲート酸化物の換算膜厚が小さくなる。
【００１６】
当業者には知られているように、薄いゲート誘電体層１１０は、半導体デバイスの性能特性の改善につながる。幾つかの好ましい実施形態では、例えばゲート誘電体層１１０は約２．０ナノメートルよりも小さい厚さを有し、より好ましくは約０．８ナノメートルと約２．０ナノメートルの間の厚さを有する。しかしながら薄いゲート誘電体層１１０は、また、デバイス加工中の偶発的な除去又は損傷がより生じやすい。
【００１７】
一例として、ＩＡＲＣ１３０を剥離する処理はまた、ゲート誘電体だけでなく基板１０５の一部分を実質的に除去する可能性があり、その結果陥凹が生じる。浅い接合と半導体デバイスのチャンネル領域との間の距離がより大きくなり、結果として駆動電流が低下するので、金属ゲートスタック１００近傍の基板１０５の陥凹はデバイス性能を劣化させることになる。以下で更に説明するように、本発明においては、金属ゲートスタック作製プロセスにおいてこれまで行われていたよりも早期にＩＡＲＣ剥離を実施することによって、これらの有害な影響が回避される。
【００１８】
幾つかの好ましい実施形態では、ポリシリコン層１２０は、約５０ナノメートルと約２００ナノメートルの間の厚さを有し、金属層は約１ナノメートルと１０ナノメートルの間の厚さを有する。金属層１１５は、好ましくは高融点金属を含む。本発明の目的のために、高融点金属は、元素周期表の４〜６族の４〜６周期内のいずれかの元素、並びにランタノイド及びアクチノイド系（族及び周期を定めるための国際純粋・応用化学連合）の元素として定義される。より好ましくは、金属層は、窒化チタニウム等の高融点金属の窒化物又はシリサイドである。
【００１９】
保護層１２５は、ＩＡＲＣ剥離手順による除去に対してＩＡＲＣ１３０よりも耐性が高いあらゆる材料とすることができる。ＩＡＲＣ１３０が酸窒化シリコンで作られている場合には、例えば、保護層１２５は実質的に無窒素であることが有利である。無窒素の保護層１２５は、酸窒化シリコンよりも実質的に低いエッチング率を有しているので、ＩＡＲＣ剥離で用いられるドライ化学エッチングにより、保護層１２５を実質的に損傷を与えずにＩＡＲＣ１３０を選択的に除去することができる。保護層１２５として適切な材料の実施例には、炭化シリコンがあり、より好ましくは二酸化シリコンがある。
【００２０】
二酸化シリコンの保護層１２５は、金属ゲートスタック内に残留する金属層１１５に影響を及ぼすことのない水性ＨＦ浴等の従来のウェットエッチング処理によって容易に除去されるといった追加の利点を有する。好ましくは、保護層１２５は、金属層１１５のエッチング中のエッチングマスクとしての役割を果たすには十分に厚く、ポリシリコン層１２０を損傷から保護する。
【００２１】
幾つかの有利な実施形態では、保護層は、約１０ナノメートルと２０ナノメートルの間の厚さを有するが、他の厚さもまた本発明の範囲内にある。更に、半導体デバイス製造プロセスの途中でも依然として容易に除去することができるように保護層１２５の厚さを調節する方法、又はＩＡＲＣ１３０の光学特性への影響を回避する方法は当業者には理解されるであろう。
【００２２】
好ましくは、ＩＡＲＣ１３０は酸窒化シリコンで作られている。当業者には知られるように、酸窒化シリコンは有利な反射防止材料である。例えば、酸窒化シリコンの光学特性は、ＩＡＲＣ１３０のシリコン、酸素、及び窒素の比率を調節することによって異なるフォトリソグラフィプロセスに適合するように調節することができる。幾つかの好ましい実施形態では、ＩＡＲＣ１３０は約１０ナノメートルと約５０ナノメートルの間の厚さを有する。
【００２３】
図２（Ａ）から図２（Ｊ）は、本発明の別の実施形態である、半導体デバイス１０５用の金属ゲートスタック２００を作製するプロセスを図示している。図２（Ａ）から図２（Ｊ）は、本発明の原理による例示的なプロセスの選択された段階の断面図を表している。図１の関連で上に述べた金属ゲート前駆構造体の実施形態のいずれも、図２（Ａ）から図２（Ｊ）に表わされるプロセス又はこのプロセスの他の実施形態において用いることができる。
【００２４】
図２（Ａ）を参照すると、半導体基板２２０上に位置するゲート誘電体層２１５の上に金属層２１０を堆積させた後の部分的に完成した金属ゲートスタック２００が図示されている。図２（Ａ）の参照に続いて、図２（Ｂ）は、金属層２１０上にポリシリコン層２２５を形成し、該ポリシリコン層２２５上に保護層２３０を生成し、該保護層２３０上にＩＡＲＣを載置した後の部分的に完成した金属ゲートスタック２００を表している。金属層２１０、ゲート誘電体層２１５、ポリシリコン層２２５、保護層２３０、並びにＩＡＲＣ２３５を堆積させるために、あらゆる従来の方法を用いることができる。
【００２５】
かかる方法には、原子層堆積法（ＡＬＤ）を含む、物理蒸着法（ＰＶＤ）、化学蒸着法（ＣＶＤ）、及びスピンコーティング法、或いは当業者には公知の他の手法が含まれる。例えば、幾つかの実施形態において、ゲート誘電体層２１５及びＩＡＲＣ２３５が両方とも酸窒化シリコンで作られている場合には、二酸化シリコンを熱的に成長させ、次いでＮＨ３焼き鈍し又はプラズマ窒化処理により窒化物形成を行うことができる。勿論、ゲート誘電体層２１５とＩＡＲＣ２３５の異なる機能に対応するために、ゲート誘電体層２１５及びＩＡＲＣ２３５でのシリコン、酸素、及び窒素の比率を互いに顕著に相違させることができる。更にゲート誘電体層２１５及びＩＡＲＣ２３５は２つの全く異なる手法を用いて形成することができる。
【００２６】
図２（Ｂ）の参照に続いて、図２（Ｃ）は、ＩＡＲＣ２３５上にレジスト層２４０を堆積させた後の部分的に完成した金属ゲートスタック２００を図示している。図２（Ｃ）の参照に続いて、図２（Ｄ）は、レジスト層２４０をパターン形成して金属ゲートスタック２００用のパターン形成構造体２４５を形成した後の部分的に完成した金属ゲートスタック２００を示している。パターン形成にどのような数の従来技術を用いてもよい点は当業者には理解されるであろう。
【００２７】
かかる技術には、集積回路デバイス、光学デバイス、微小電子機械（ＭＥＭＳ）デバイス等のようなデバイスを作製するのに一般的に用いられるリソグラフィプロセスが含まれる。典型的なリソグラフィプロセスでは、パターン形成される構造体は、レジストとしても知られるエネルギー感度材料において定められ作製される。次いでパターン形成構造体は、レジストの下にある材料層内にパターンを転写するためのエッチングマスクとして用いられる。可視光又は紫外光等のあらゆる数の放射源を用いてパターンの転写を促進させることができる。
【００２８】
ここで図２（Ｅ）を参照すると、マスクとしてパターン形成構造体２４５を用いてＩＡＲＣ２３５をエッチングし、ＩＡＲＣマスク２５０を得た後の部分的に完成した金属ゲートスタック２００が示されている。パターン形成構造体２４５の下にないＩＡＲＣ２３５の部分を除去するために、従来型のどのようなプロセスを用いてもよい。幾つかの実施形態では、ＩＡＲＣ２３５をエッチングするために、好ましくは、以下に更に説明するような異方性ドライ化学エッチング処理が使用される。
【００２９】
図２（Ｅ）の参照に続いて、図２（Ｆ）は、パターン形成構造体２４５を除去して、ＩＡＲＣマスク２５０をマスクとして用いて保護層２３０及びポリシリコン層２２５をパターン形成し、保護層マスク２６０を上に有するポリシリコンゲート層２５５を得た後の部分的に完成した金属ゲートスタック２００を表している。幾つかの好ましい実施形態では、１つの段階では、マスクとしてＩＡＲＣマスク２５０を用いて保護層２３０のみをパターン形成し、別の段階では、マスクとしてＩＡＲＣマスク２５０及びパターン形成保護層マスク２６０を用いてポリシリコン層２２５をパターン形成する。この２段階の除去処理は、保護層２３０のパターン形成中のＩＡＲＣマスク２５０の浸食を有利に回避することができる。
【００３０】
ＩＡＲＣマスク２５０によって覆われていない保護層２３０及びポリシリコン層２２５の部分を除去するために、あらゆる従来型プロセスを用いることができる。上述のように、保護層２３０及びポリシリコン層２２５は１つの段階で共に除去するか、或いは別個の段階で除去してもよい。保護層２３０が二酸化シリコンを含む場合においては、保護層２３０のパターン形成はウェットＨＦエッチング法を用いて行うことができる。しかしながら、保護層２３０のパターン形成は、異方性プラズマエッチング処理を用いて行われるのがより好ましく、これは、保護層マスク２６０の寸法が維持されることで完成した金属ゲートスタック２００の寸法を定めることにつながることに起因する。
【００３１】
幾つかの実施形態では、ポリシリコン層２２５はまた、プラズマエッチング処理を用いてパターン形成することができる。当業者には良く理解されるように、ポリシリコンがＨＢｒ、酸素、又は他の元素を含むことはプラズマエッチング処理に有利とすることができる。幾つかの好ましい実施形態では、ポリシリコン層２２５用のプラズマエッチング処理は、例えば、ポリシリコンのバルク除去を容易にする高速の除去段階に続く１つ又はそれ以上の低速除去段階のような複数段階の処理である。
【００３２】
図２Ｆの参照に続いて、図２（Ｇ）は、ＩＡＲＣマスク２５０を剥脱し、これによって保護層マスク２６０を露出させた後の部分的に完成した金属ゲートスタック２００を図示している。金属層は下層のゲート誘電体層２１５及び基板をＩＡＲＣ剥離手法による陥凹から保護することができるので、金属層２１０が実質的に損傷を及ぼさずにＩＡＲＣマスク２５０を剥脱することは有利である。
【００３３】
上述したように、保護層マスク２６０が実質的に損傷が無いままであるように、剥離に用いられる手法が保護層マスク２６０上のＩＡＲＣマスク２５０の除去に対して選択的であることが好ましい。幾つかの実施形態では、剥離はドライ化学エッチング処理を用いて実施される。一例として、ドライ化学エッチング処理は、マイクロ波プラズマ中でフッ化炭素（例えば、四フッ化メタン）、酸素、及び窒素ガスを混合する段階を含むことができる。当業者であれば、保護層マスク２６０のエッチング率と比較して、ＩＡＲＣマスク２５０においてより高速のエッチング率を得るために、ドライ化学エッチング処理の選択を調節する方法を理解するであろう。
【００３４】
例えば、幾つかの好ましい実施形態では、ドライ化学エッチング処理は、ＩＡＲＣマスク２５０対保護層マスク２６０の選択エッチング率が少なくとも約２：１、更に好ましくは、少なくとも約１０：１を有する。ＩＡＲＣマスク２５０の選択的除去に関連して説明したが、図２Ｅに示されているＩＡＲＣ２３５をパターン形成するために実質的に同じドライ化学エッチング処理を用いる点を理解されたい。
【００３５】
図２（Ｇ）の参照に続いて、図２（Ｈ）は、保護マスク２６０をエッチングマスクとして用いて金属層２１０をパターン形成し、これによって金属ゲート層２６５を設けた後の部分的に完成した金属ゲートスタック２００を表している。金属のパターン形成のためにあらゆる従来型のエッチング処理を用いることができる。幾つかの好ましい実施形態では、第１のアルゴンプラズマエッチングに続いて、ＨＢｒ等のハロゲンドライエッチング化学作用を用いた第２のプラズマエッチングを含むプラズマエッチング処理が用いられる。当然、当業者であれば、基板２２０の実質的な陥凹が存在しないゲート誘電体層２１５及び基板２２０上の金属層２１０対して十分に選択性を有するように金属層のエッチング処理を調節する方法が理解されるであろう。
【００３６】
図２（Ｈ）の参照に続いて、図２（Ｉ）は、半導体基板２２０、ゲート誘電体層２１５、及び金属ゲート層２６５に対して実質的に非腐食性である除去剤を用いて保護層マスク２６０を除去した後の部分的に完成した金属ゲートスタック２００を示している。幾つかの事例では、例えば除去剤はＨＦ浴等のようにウェットエッチングである。保護層マスク２６０が二酸化シリコンである幾つかの有用な実施形態では、保護層マスク２６０の除去は、ウェットエッチングＨＦ浴を用いたキャップ酸化物層の除去等の他の二酸化シリコン含有構造体の除去段階と共に半導体デバイス製造の後で実施される。
【００３７】
ここで図２（Ｊ）を参照すると、半導体デバイス２０５製造を完成させるために必要な追加の従来型プロセス段階を実施した後の部分的に完成した金属ゲートスタック２００が図示されている。かかる段階は、金属ゲートスタック２００ではソース及びドレイン構造体２６５、２７０の形成を促進するインプラントマスクとして機能するドーパントをインプラントする段階と、ゲート側壁２７５、浅接合２８０、及び浅いトレンチ分離構造体２８５を形成する段階とを含み、能動デバイス２０５を形成することができる。
【００３８】
本発明の更に別の実施形態は、集積回路を製造する方法である。図３（Ａ）から図３（Ｃ）は、本発明の原理に従って集積回路３００を製造するための例示的方法の断面図を表している。図３（Ａ）を参照すると、この製造方法は、半導体基板３１５上又はその内部に位置する能動デバイス３１０内に金属ゲートスタック３０５を形成する段階を含む。上述のプロセス及び構造体のいずれかを用いて金属ゲートスタック３０５を形成することができる。図３（Ｂ）は、側壁３２０、浅接合３２５、ソース／ドレイン構造体３３０、３３２、及び浅いトレンチ分離構造体３３５の形成を含む、能動デバイス３１０を完成するための追加の段階を実施した後の集積回路３００を表している。
【００３９】
ここで図３（Ｃ）を参照すると、能動デバイス３１０上に位置する１つ又はそれ以上の絶縁層３５０の内部又はその上に相互接続金属線３４０を形成した後の集積回路３００が図示されている。当業者であれば、本方法があらゆる数の追加の相互接続３４０を形成するように更に拡張可能であることが理解され、更にまた、これらの相互接続３４０を能動デバイス３１０に接続して動作可能な集積回路３００を形成する方法が理解されるであろう。
【００４０】
本発明を詳細に説明してきたが、当業者であれば、本明細書において様々な変更、置き換え、及び代替を行うことができる点を理解されたい。
【図面の簡単な説明】
【００４１】
【図１】本発明の原理に従って製造された金属ゲートスタックの前駆構造体を示す図。
【図２Ａ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｂ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｃ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｄ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｅ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｆ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｇ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｈ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｉ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｊ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図３Ａ】本発明の原理に従って集積回路を製造するための方法の断面図。
【図３Ｂ】本発明の原理に従って集積回路を製造するための方法の断面図。
【図３Ｃ】本発明の原理に従って集積回路を製造するための方法の断面図。
【符号の説明】
【００４２】
２００ 金属ゲートスタック
２０５ 半導体デバイス
２１０ 金属層
２１５ ゲート誘電体層
２２０ 半導体基板
２２５ ポリシリコン層
２３０ 保護層
２３５ 無機反射防止被覆
２４５ パターン形成構造体
【技術分野】
【０００１】
本発明は一般的に半導体デバイス及び半導体デバイスの製造に関し、より具体的には半導体デバイスのための金属ゲートスタック構造体の製造に関する。
【背景技術】
【０００２】
ドープポリシリコンで作られたトランジスタゲート電極の使用は、金属酸化膜シリコン（ＭＯＳ）トランジスタの製造において長い間用いられてきた。しかしながら、ドープポリシリコンゲートの使用は、ゲート及びゲート誘電体の寸法が縮小されるに伴って問題となりつつある。ポリシリコンゲートは、限られた量のドーパントにしか対応することができない。この制限により、デバイスのゲート電極がチャンネルを反転するようにバイアスされたときに、ゲートとゲート誘電体との間の界面でゲート電荷担体の空乏化が生じる可能性がある。
【０００３】
この結果、ゲート誘電体の電気的厚さが実質的に増大することで、ドライブ電流及びスイッチング速度の低下などのトランジスタ性能特性が悪化することになる。例えば、あるｐＭＯＳトランジスタにおけるゲート誘電体の電気的厚さは、蓄積モード中における約１．０ナノメートルから反転モード中における約１．８ナノメートルにまで増大する可能性がある。ポリシリコンゲートの空乏化は、ＭＯＳデバイスのこれ以上のスケーリングを制限する基本的な問題である。
【０００４】
金属ゲートスタックは、電荷担体供給量がドープポリシリコンゲートよりも多いので、ポリシリコンゲートに対する魅力的な代替手段である。金属ゲートスタックは下位の金属層と上位のポリシリコン層とを有する。金属ゲートスタックの反転時には、金属ゲート層とゲート誘電体との間の境界における担体の実質的な空乏化が存在しない。従って、ゲートスタックの電気的厚さが増大しないので、トランジスタ性能は悪化しない。しかしながら、金属ゲートスタック加工の製造プロセスを既存の半導体トランジスタ製造プロセスに組み込むことにはこれまで多くの問題があった。例えば、従来のゲート製造プロセスを考察する。かかるプロセスは通常、ポリシリコンゲートを形成するためにフォトリソグラフィ技術を用いてポリシリコン層をパターン形成する段階を伴う。
【０００５】
フォトレジスト層及び下層の無機反射防止被覆（ＩＡＲＣ）がポリシリコン層上に堆積される。フォトレジスト層は、ゲートの周囲を定めるためにパターン形成され、その後除去され、ポリシリコン層上にＩＡＲＣを残す。次いで、ＩＡＲＣは、ポリシリコン層をパターン形成してポリシリコンゲートを形成するためのエッチングマスクとして用いられる。その後、ＩＡＲＣは、金属除去剤を含有する高温のリン酸溶液等のウェットエッチング処理を用いて剥離される。金属ゲートスタックの作製に同じ処理が用いられる場合には大きな問題が生じる。勿論、ＩＡＲＣは、ポリシリコン及び金属層をパターン形成して金属ゲートスタックを形成するためのエッチングマスクとして同様に用いることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＩＡＲＣを除去するのに用いられるウェットエッチング処理は、金属ゲートスタックの金属への腐食性が高いので、ゲートの金属部分にかなりのアンダーカットを生じさせる。その結果、アンダーカットされた金属ゲートスタックは、ゲート長の変性、ソース／ドレイン及び浅い接合構造の形成不良、並びに後続の処理段階中での金属ゲートスタックの剥脱傾向の増大を含む、幾つかの問題を生じる。従って、当該技術分野において必要とされていることは、従来型ゲート作製プロセスと同様の問題を生じることなく、半導体デバイス製造法に容易に組み込まれる金属ゲートスタック作製のためのプロセスである。
【課題を解決するための手段】
【０００７】
上述した従来技術の欠陥に対処するために、本発明の一実施形態は半導体デバイスにおける金属ゲートスタックの作製プロセスに関する。本方法は、半導体基板上に位置するゲート誘電体層の上に金属層を堆積させる段階を含む。本方法は、金属層上にポリシリコン層を形成する段階と、そのポリシリコン層上に保護層を生成する段階とを更に含む。また、配置段階は、保護層上に無機反射防止被覆を配置する段階を含む。
【０００８】
別の実施形態は、金属ゲートスタックの前駆構造体に関する。金属ゲートスタックの前駆構造体は、ゲート誘電体層を上に有する基板と、そのゲート誘電体層上に金属層とを含む。金属ゲートスタック前駆構造体はまた、金属層上にポリシリコン層を有する。保護層はポリシリコン層上にあり、無機反射防止被覆は保護層上にある。
【０００９】
更に、別の実施形態は集積回路の製造方法に関する。本方法は、上述のように能動デバイス内に金属ゲートスタックを形成する段階を含む。集積回路の製造は、更に、能動デバイス上に位置する１つ又はそれ以上の絶縁層上に配置された相互接続金属線にその能動デバイスを接続する段階を含む。
【００１０】
上記は、当業者が以下の本発明の詳細な説明をより理解することができるように本発明の好ましい特徴及び代替の特徴を概略的に説明している。以下に説明する本発明の追加の特徴もまた、本発明の請求項の目的を形成することができる。当業者であれば、本発明と同一の目的を実施するために他の構造を設計又は修正する基準として、開示される概念及び特定の実施形態を容易に用いることができる点は理解されるはずである。当業者はまた、かかる均等な構造が本発明の範囲から逸脱しない点を理解するはずである。
【発明を実施するための最良の形態】
【００１１】
本発明は、半導体デバイスにおける金属ゲートスタック構造体を形成するために非従来型プロセスの使用を提案する。この非従来型プロセスは、ＩＡＲＣの早期剥離、ＩＡＲＣ剥離のためのドライ化学エッチングの使用、及びポリシリコン層を覆う保護層の生成を特徴として備える。これらの特徴が協働して金属ゲートスタックを形成し、同時にゲートの金属部分だけでなく半導体デバイスの他の構成要素に対する損傷を回避する。
【００１２】
ＩＡＲＣは、金属ゲートスタック内に金属ゲートを形成するために金属層をパターン形成する前に剥離される。プロセスフローにおける早期のＩＡＲＣ剥離、及びＩＡＲＣ剥離のためのドライ化学エッチングの使用は各々、金属ゲート層のアンダーカットの回避に役立つ。また、プロセスにおいて剥離段階をより早い段階に移すことは、他の場合にドライ化学エッチング法に付随はずの半導体基板のかなりの陥凹を回避するのに役立つ。ポリシリコン層とＩＡＲＣとの間に位置する保護層は、エッチングマスクとしての役割を果たすので、金属層のパターン形成中のポリシリコン層の除去が阻止される。
【００１３】
図１に例示されている本発明の一実施形態は、金属ゲートスタックの前駆構造体１００である。前駆構造体１００は、ｐＭＯＳ及びｎＭＯＳトランジスタ等のＭＯＳトランジスタを含む従来型半導体デバイス１０１内に金属ゲートスタックを形成するため、以下に説明するように追加の処理を行うことができる。前駆構造体１００は、基板１０５を含み、その上にゲート誘電体層１１０を有する。基板１０５は、好ましくは単結晶シリコンであるが、他の半導体基板を用いることもできる。前駆構造体１００は更に、ゲート誘電体層１１０上に金属層１１５を含み、該金属層１１５上にポリシリコン層１２０を含む。
【００１４】
図１に更に図示されているように、前駆構造体１００はまた、ポリシリコン層１２０上に保護層１２５を有し、該保護層１２５上にＩＡＲＣ１３０を有する。ゲート誘電体層１１０としてどのような従来型ゲート絶縁材料を用いてもよい。幾つかの事例では、例えばゲート誘電体層１１０は二酸化シリコンである。他の事例では、ゲート誘電体層１１０は酸窒化ハフニウムシリコン又は二酸化ハフニウム等の高ｋ誘電体材料である。より好ましくは、ゲート誘電体は酸窒化シリコン（ＳｉＯＮ）で作られる。
【００１５】
酸窒化シリコンのゲート誘電体層１１０は、幾つかの理由により二酸化シリコンのゲート誘電体よりも好ましい。酸窒化シリコンは、金属ゲートスタックのポリシリコン部分からゲート誘電体の中へのドーパントの突き抜けを抑制する。酸窒化シリコンのゲート誘電体は、二酸化シリコンのゲート誘電体よりも低い漏洩電流を有する。加えて、酸窒化シリコンのゲート誘電体は、二酸化ゲート誘電体と比較して高いゲートキャパシタンスを有し、結果としてゲート酸化物の換算膜厚が小さくなる。
【００１６】
当業者には知られているように、薄いゲート誘電体層１１０は、半導体デバイスの性能特性の改善につながる。幾つかの好ましい実施形態では、例えばゲート誘電体層１１０は約２．０ナノメートルよりも小さい厚さを有し、より好ましくは約０．８ナノメートルと約２．０ナノメートルの間の厚さを有する。しかしながら薄いゲート誘電体層１１０は、また、デバイス加工中の偶発的な除去又は損傷がより生じやすい。
【００１７】
一例として、ＩＡＲＣ１３０を剥離する処理はまた、ゲート誘電体だけでなく基板１０５の一部分を実質的に除去する可能性があり、その結果陥凹が生じる。浅い接合と半導体デバイスのチャンネル領域との間の距離がより大きくなり、結果として駆動電流が低下するので、金属ゲートスタック１００近傍の基板１０５の陥凹はデバイス性能を劣化させることになる。以下で更に説明するように、本発明においては、金属ゲートスタック作製プロセスにおいてこれまで行われていたよりも早期にＩＡＲＣ剥離を実施することによって、これらの有害な影響が回避される。
【００１８】
幾つかの好ましい実施形態では、ポリシリコン層１２０は、約５０ナノメートルと約２００ナノメートルの間の厚さを有し、金属層は約１ナノメートルと１０ナノメートルの間の厚さを有する。金属層１１５は、好ましくは高融点金属を含む。本発明の目的のために、高融点金属は、元素周期表の４〜６族の４〜６周期内のいずれかの元素、並びにランタノイド及びアクチノイド系（族及び周期を定めるための国際純粋・応用化学連合）の元素として定義される。より好ましくは、金属層は、窒化チタニウム等の高融点金属の窒化物又はシリサイドである。
【００１９】
保護層１２５は、ＩＡＲＣ剥離手順による除去に対してＩＡＲＣ１３０よりも耐性が高いあらゆる材料とすることができる。ＩＡＲＣ１３０が酸窒化シリコンで作られている場合には、例えば、保護層１２５は実質的に無窒素であることが有利である。無窒素の保護層１２５は、酸窒化シリコンよりも実質的に低いエッチング率を有しているので、ＩＡＲＣ剥離で用いられるドライ化学エッチングにより、保護層１２５を実質的に損傷を与えずにＩＡＲＣ１３０を選択的に除去することができる。保護層１２５として適切な材料の実施例には、炭化シリコンがあり、より好ましくは二酸化シリコンがある。
【００２０】
二酸化シリコンの保護層１２５は、金属ゲートスタック内に残留する金属層１１５に影響を及ぼすことのない水性ＨＦ浴等の従来のウェットエッチング処理によって容易に除去されるといった追加の利点を有する。好ましくは、保護層１２５は、金属層１１５のエッチング中のエッチングマスクとしての役割を果たすには十分に厚く、ポリシリコン層１２０を損傷から保護する。
【００２１】
幾つかの有利な実施形態では、保護層は、約１０ナノメートルと２０ナノメートルの間の厚さを有するが、他の厚さもまた本発明の範囲内にある。更に、半導体デバイス製造プロセスの途中でも依然として容易に除去することができるように保護層１２５の厚さを調節する方法、又はＩＡＲＣ１３０の光学特性への影響を回避する方法は当業者には理解されるであろう。
【００２２】
好ましくは、ＩＡＲＣ１３０は酸窒化シリコンで作られている。当業者には知られるように、酸窒化シリコンは有利な反射防止材料である。例えば、酸窒化シリコンの光学特性は、ＩＡＲＣ１３０のシリコン、酸素、及び窒素の比率を調節することによって異なるフォトリソグラフィプロセスに適合するように調節することができる。幾つかの好ましい実施形態では、ＩＡＲＣ１３０は約１０ナノメートルと約５０ナノメートルの間の厚さを有する。
【００２３】
図２（Ａ）から図２（Ｊ）は、本発明の別の実施形態である、半導体デバイス１０５用の金属ゲートスタック２００を作製するプロセスを図示している。図２（Ａ）から図２（Ｊ）は、本発明の原理による例示的なプロセスの選択された段階の断面図を表している。図１の関連で上に述べた金属ゲート前駆構造体の実施形態のいずれも、図２（Ａ）から図２（Ｊ）に表わされるプロセス又はこのプロセスの他の実施形態において用いることができる。
【００２４】
図２（Ａ）を参照すると、半導体基板２２０上に位置するゲート誘電体層２１５の上に金属層２１０を堆積させた後の部分的に完成した金属ゲートスタック２００が図示されている。図２（Ａ）の参照に続いて、図２（Ｂ）は、金属層２１０上にポリシリコン層２２５を形成し、該ポリシリコン層２２５上に保護層２３０を生成し、該保護層２３０上にＩＡＲＣを載置した後の部分的に完成した金属ゲートスタック２００を表している。金属層２１０、ゲート誘電体層２１５、ポリシリコン層２２５、保護層２３０、並びにＩＡＲＣ２３５を堆積させるために、あらゆる従来の方法を用いることができる。
【００２５】
かかる方法には、原子層堆積法（ＡＬＤ）を含む、物理蒸着法（ＰＶＤ）、化学蒸着法（ＣＶＤ）、及びスピンコーティング法、或いは当業者には公知の他の手法が含まれる。例えば、幾つかの実施形態において、ゲート誘電体層２１５及びＩＡＲＣ２３５が両方とも酸窒化シリコンで作られている場合には、二酸化シリコンを熱的に成長させ、次いでＮＨ３焼き鈍し又はプラズマ窒化処理により窒化物形成を行うことができる。勿論、ゲート誘電体層２１５とＩＡＲＣ２３５の異なる機能に対応するために、ゲート誘電体層２１５及びＩＡＲＣ２３５でのシリコン、酸素、及び窒素の比率を互いに顕著に相違させることができる。更にゲート誘電体層２１５及びＩＡＲＣ２３５は２つの全く異なる手法を用いて形成することができる。
【００２６】
図２（Ｂ）の参照に続いて、図２（Ｃ）は、ＩＡＲＣ２３５上にレジスト層２４０を堆積させた後の部分的に完成した金属ゲートスタック２００を図示している。図２（Ｃ）の参照に続いて、図２（Ｄ）は、レジスト層２４０をパターン形成して金属ゲートスタック２００用のパターン形成構造体２４５を形成した後の部分的に完成した金属ゲートスタック２００を示している。パターン形成にどのような数の従来技術を用いてもよい点は当業者には理解されるであろう。
【００２７】
かかる技術には、集積回路デバイス、光学デバイス、微小電子機械（ＭＥＭＳ）デバイス等のようなデバイスを作製するのに一般的に用いられるリソグラフィプロセスが含まれる。典型的なリソグラフィプロセスでは、パターン形成される構造体は、レジストとしても知られるエネルギー感度材料において定められ作製される。次いでパターン形成構造体は、レジストの下にある材料層内にパターンを転写するためのエッチングマスクとして用いられる。可視光又は紫外光等のあらゆる数の放射源を用いてパターンの転写を促進させることができる。
【００２８】
ここで図２（Ｅ）を参照すると、マスクとしてパターン形成構造体２４５を用いてＩＡＲＣ２３５をエッチングし、ＩＡＲＣマスク２５０を得た後の部分的に完成した金属ゲートスタック２００が示されている。パターン形成構造体２４５の下にないＩＡＲＣ２３５の部分を除去するために、従来型のどのようなプロセスを用いてもよい。幾つかの実施形態では、ＩＡＲＣ２３５をエッチングするために、好ましくは、以下に更に説明するような異方性ドライ化学エッチング処理が使用される。
【００２９】
図２（Ｅ）の参照に続いて、図２（Ｆ）は、パターン形成構造体２４５を除去して、ＩＡＲＣマスク２５０をマスクとして用いて保護層２３０及びポリシリコン層２２５をパターン形成し、保護層マスク２６０を上に有するポリシリコンゲート層２５５を得た後の部分的に完成した金属ゲートスタック２００を表している。幾つかの好ましい実施形態では、１つの段階では、マスクとしてＩＡＲＣマスク２５０を用いて保護層２３０のみをパターン形成し、別の段階では、マスクとしてＩＡＲＣマスク２５０及びパターン形成保護層マスク２６０を用いてポリシリコン層２２５をパターン形成する。この２段階の除去処理は、保護層２３０のパターン形成中のＩＡＲＣマスク２５０の浸食を有利に回避することができる。
【００３０】
ＩＡＲＣマスク２５０によって覆われていない保護層２３０及びポリシリコン層２２５の部分を除去するために、あらゆる従来型プロセスを用いることができる。上述のように、保護層２３０及びポリシリコン層２２５は１つの段階で共に除去するか、或いは別個の段階で除去してもよい。保護層２３０が二酸化シリコンを含む場合においては、保護層２３０のパターン形成はウェットＨＦエッチング法を用いて行うことができる。しかしながら、保護層２３０のパターン形成は、異方性プラズマエッチング処理を用いて行われるのがより好ましく、これは、保護層マスク２６０の寸法が維持されることで完成した金属ゲートスタック２００の寸法を定めることにつながることに起因する。
【００３１】
幾つかの実施形態では、ポリシリコン層２２５はまた、プラズマエッチング処理を用いてパターン形成することができる。当業者には良く理解されるように、ポリシリコンがＨＢｒ、酸素、又は他の元素を含むことはプラズマエッチング処理に有利とすることができる。幾つかの好ましい実施形態では、ポリシリコン層２２５用のプラズマエッチング処理は、例えば、ポリシリコンのバルク除去を容易にする高速の除去段階に続く１つ又はそれ以上の低速除去段階のような複数段階の処理である。
【００３２】
図２Ｆの参照に続いて、図２（Ｇ）は、ＩＡＲＣマスク２５０を剥脱し、これによって保護層マスク２６０を露出させた後の部分的に完成した金属ゲートスタック２００を図示している。金属層は下層のゲート誘電体層２１５及び基板をＩＡＲＣ剥離手法による陥凹から保護することができるので、金属層２１０が実質的に損傷を及ぼさずにＩＡＲＣマスク２５０を剥脱することは有利である。
【００３３】
上述したように、保護層マスク２６０が実質的に損傷が無いままであるように、剥離に用いられる手法が保護層マスク２６０上のＩＡＲＣマスク２５０の除去に対して選択的であることが好ましい。幾つかの実施形態では、剥離はドライ化学エッチング処理を用いて実施される。一例として、ドライ化学エッチング処理は、マイクロ波プラズマ中でフッ化炭素（例えば、四フッ化メタン）、酸素、及び窒素ガスを混合する段階を含むことができる。当業者であれば、保護層マスク２６０のエッチング率と比較して、ＩＡＲＣマスク２５０においてより高速のエッチング率を得るために、ドライ化学エッチング処理の選択を調節する方法を理解するであろう。
【００３４】
例えば、幾つかの好ましい実施形態では、ドライ化学エッチング処理は、ＩＡＲＣマスク２５０対保護層マスク２６０の選択エッチング率が少なくとも約２：１、更に好ましくは、少なくとも約１０：１を有する。ＩＡＲＣマスク２５０の選択的除去に関連して説明したが、図２Ｅに示されているＩＡＲＣ２３５をパターン形成するために実質的に同じドライ化学エッチング処理を用いる点を理解されたい。
【００３５】
図２（Ｇ）の参照に続いて、図２（Ｈ）は、保護マスク２６０をエッチングマスクとして用いて金属層２１０をパターン形成し、これによって金属ゲート層２６５を設けた後の部分的に完成した金属ゲートスタック２００を表している。金属のパターン形成のためにあらゆる従来型のエッチング処理を用いることができる。幾つかの好ましい実施形態では、第１のアルゴンプラズマエッチングに続いて、ＨＢｒ等のハロゲンドライエッチング化学作用を用いた第２のプラズマエッチングを含むプラズマエッチング処理が用いられる。当然、当業者であれば、基板２２０の実質的な陥凹が存在しないゲート誘電体層２１５及び基板２２０上の金属層２１０対して十分に選択性を有するように金属層のエッチング処理を調節する方法が理解されるであろう。
【００３６】
図２（Ｈ）の参照に続いて、図２（Ｉ）は、半導体基板２２０、ゲート誘電体層２１５、及び金属ゲート層２６５に対して実質的に非腐食性である除去剤を用いて保護層マスク２６０を除去した後の部分的に完成した金属ゲートスタック２００を示している。幾つかの事例では、例えば除去剤はＨＦ浴等のようにウェットエッチングである。保護層マスク２６０が二酸化シリコンである幾つかの有用な実施形態では、保護層マスク２６０の除去は、ウェットエッチングＨＦ浴を用いたキャップ酸化物層の除去等の他の二酸化シリコン含有構造体の除去段階と共に半導体デバイス製造の後で実施される。
【００３７】
ここで図２（Ｊ）を参照すると、半導体デバイス２０５製造を完成させるために必要な追加の従来型プロセス段階を実施した後の部分的に完成した金属ゲートスタック２００が図示されている。かかる段階は、金属ゲートスタック２００ではソース及びドレイン構造体２６５、２７０の形成を促進するインプラントマスクとして機能するドーパントをインプラントする段階と、ゲート側壁２７５、浅接合２８０、及び浅いトレンチ分離構造体２８５を形成する段階とを含み、能動デバイス２０５を形成することができる。
【００３８】
本発明の更に別の実施形態は、集積回路を製造する方法である。図３（Ａ）から図３（Ｃ）は、本発明の原理に従って集積回路３００を製造するための例示的方法の断面図を表している。図３（Ａ）を参照すると、この製造方法は、半導体基板３１５上又はその内部に位置する能動デバイス３１０内に金属ゲートスタック３０５を形成する段階を含む。上述のプロセス及び構造体のいずれかを用いて金属ゲートスタック３０５を形成することができる。図３（Ｂ）は、側壁３２０、浅接合３２５、ソース／ドレイン構造体３３０、３３２、及び浅いトレンチ分離構造体３３５の形成を含む、能動デバイス３１０を完成するための追加の段階を実施した後の集積回路３００を表している。
【００３９】
ここで図３（Ｃ）を参照すると、能動デバイス３１０上に位置する１つ又はそれ以上の絶縁層３５０の内部又はその上に相互接続金属線３４０を形成した後の集積回路３００が図示されている。当業者であれば、本方法があらゆる数の追加の相互接続３４０を形成するように更に拡張可能であることが理解され、更にまた、これらの相互接続３４０を能動デバイス３１０に接続して動作可能な集積回路３００を形成する方法が理解されるであろう。
【００４０】
本発明を詳細に説明してきたが、当業者であれば、本明細書において様々な変更、置き換え、及び代替を行うことができる点を理解されたい。
【図面の簡単な説明】
【００４１】
【図１】本発明の原理に従って製造された金属ゲートスタックの前駆構造体を示す図。
【図２Ａ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｂ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｃ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｄ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｅ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｆ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｇ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｈ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｉ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図２Ｊ】本発明の原理に従って半導体デバイスのための金属ゲートスタック構造体を形成する方法において選択された段階の断面図。
【図３Ａ】本発明の原理に従って集積回路を製造するための方法の断面図。
【図３Ｂ】本発明の原理に従って集積回路を製造するための方法の断面図。
【図３Ｃ】本発明の原理に従って集積回路を製造するための方法の断面図。
【符号の説明】
【００４２】
２００ 金属ゲートスタック
２０５ 半導体デバイス
２１０ 金属層
２１５ ゲート誘電体層
２２０ 半導体基板
２２５ ポリシリコン層
２３０ 保護層
２３５ 無機反射防止被覆
２４５ パターン形成構造体
【特許請求の範囲】
【請求項１】
半導体デバイスの金属ゲートスタックを作製する方法であって、
半導体基板上に位置するゲート誘電体層の上に金属層を堆積させる段階と、
前記金属層上にポリシリコン層を形成する段階と、
前記ポリシリコン層上に保護層を生成する段階と、
前記保護層上に無機反射防止被覆を配置する段階と、
を含む方法。
【請求項２】
前記無機反射防止被覆は酸窒化シリコンであり、前記保護層は実質的に無窒素である請求項１に記載の方法。
【請求項３】
前記保護層は二酸化シリコンである請求項１に記載の方法。
【請求項４】
ポリシリコンのエッチングマスクとして、前記無機反射防止被覆を用いて前記ポリシリコン層をパターン化する段階、及び前記無機反射防止被覆を剥離して、それにより前記保護層を露出する段階を更に含む請求項１に記載の方法。
【請求項５】
前記剥離段階がドライ化学エッチング処理を含む請求項１に記載の方法。
【請求項６】
前記ドライ化学エッチング処理は、マイクロ波プラズマ中でフッ化炭素、酸素、及び窒素ガスを混合する段階を含む請求項５に記載の方法。
【請求項７】
前記ドライ化学エッチング処理は、前記無機反射防止被覆対前記保護層の選択エッチング率が少なくとも約２：１である請求項５に記載の方法。
【請求項８】
前記保護層は、前記無機反射防止被覆の剥離中に実質的に損傷を受けないままである請求項４に記載の方法。
【請求項９】
金属エッチングマスクとして前記保護層を用いて前記金属層をパターン化する段階を更に含む請求項４に記載の方法。
【請求項１０】
前記半導体基板、前記ゲート誘電体層、及び前記金属層に対して実質的に非腐食性である除去剤を用いて前記保護層を除去する段階を更に含む請求項９に記載の方法。
【請求項１１】
金属ゲートスタック前駆構造であって、
ゲート誘電体層を有する基板と、
前記ゲート誘電体層上の金属層と、
前記ゲート誘電体層上のポリシリコン層と、
前記ポリシリコン層上の保護層と、
前記保護層上の無機反射防止被覆と、
を有する金属ゲートスタック前駆構造。
【請求項１２】
前記保護層は実質的に無窒素である請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１３】
前記保護層は二酸化シリコンである請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１４】
前記保護層は炭化シリコンである請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１５】
前記保護層は約１０〜２０ナノメータの厚さである請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１６】
前記無機反射防止被覆層は酸窒化シリコンであり、前記ゲート誘電体は酸窒化シリコンであり、且つ、前記金属層は溶解し難い金属を含む請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１７】
前記金属層は前記溶解し難い金属のシリサイドまたは窒化物である請求項１６に記載の金属ゲートスタック前駆構造。
【請求項１８】
集積回路を製造する方法であって、
能動デバイスに金属ゲートスタックを形成する段階と、
半導体基板上に配置されたゲート誘電体層状に金属層を形成する段階と、
前記金属層上にポリシリコン層を形成する段階と、
前記ポリシリコン層上に保護層を生成する段階と、
前記保護層上に無機反射防止被覆を配置する段階と、
集積回路を形成するために、前記能動デバイス上に配置された多くの絶縁層の１つの上に配置された相互接続金属線に前記能動デバイスを接続する段階と、
を含む方法。
【請求項１９】
前記保護層は、前記無機反射防止被覆の剥離中に実質的に損傷を受けないままである請求項１８に記載の方法。
【請求項２０】
前記保護層は二酸化シリコンであり、前記無機反射防止被覆は酸窒化シリコンであり、前記金属層はＴｉＮであり、且つ、前記ゲート誘電体層は約０.８〜約２.０ナノメータの厚さを有する酸窒化シリコンである請求項１８に記載の方法。
【請求項１】
半導体デバイスの金属ゲートスタックを作製する方法であって、
半導体基板上に位置するゲート誘電体層の上に金属層を堆積させる段階と、
前記金属層上にポリシリコン層を形成する段階と、
前記ポリシリコン層上に保護層を生成する段階と、
前記保護層上に無機反射防止被覆を配置する段階と、
を含む方法。
【請求項２】
前記無機反射防止被覆は酸窒化シリコンであり、前記保護層は実質的に無窒素である請求項１に記載の方法。
【請求項３】
前記保護層は二酸化シリコンである請求項１に記載の方法。
【請求項４】
ポリシリコンのエッチングマスクとして、前記無機反射防止被覆を用いて前記ポリシリコン層をパターン化する段階、及び前記無機反射防止被覆を剥離して、それにより前記保護層を露出する段階を更に含む請求項１に記載の方法。
【請求項５】
前記剥離段階がドライ化学エッチング処理を含む請求項１に記載の方法。
【請求項６】
前記ドライ化学エッチング処理は、マイクロ波プラズマ中でフッ化炭素、酸素、及び窒素ガスを混合する段階を含む請求項５に記載の方法。
【請求項７】
前記ドライ化学エッチング処理は、前記無機反射防止被覆対前記保護層の選択エッチング率が少なくとも約２：１である請求項５に記載の方法。
【請求項８】
前記保護層は、前記無機反射防止被覆の剥離中に実質的に損傷を受けないままである請求項４に記載の方法。
【請求項９】
金属エッチングマスクとして前記保護層を用いて前記金属層をパターン化する段階を更に含む請求項４に記載の方法。
【請求項１０】
前記半導体基板、前記ゲート誘電体層、及び前記金属層に対して実質的に非腐食性である除去剤を用いて前記保護層を除去する段階を更に含む請求項９に記載の方法。
【請求項１１】
金属ゲートスタック前駆構造であって、
ゲート誘電体層を有する基板と、
前記ゲート誘電体層上の金属層と、
前記ゲート誘電体層上のポリシリコン層と、
前記ポリシリコン層上の保護層と、
前記保護層上の無機反射防止被覆と、
を有する金属ゲートスタック前駆構造。
【請求項１２】
前記保護層は実質的に無窒素である請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１３】
前記保護層は二酸化シリコンである請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１４】
前記保護層は炭化シリコンである請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１５】
前記保護層は約１０〜２０ナノメータの厚さである請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１６】
前記無機反射防止被覆層は酸窒化シリコンであり、前記ゲート誘電体は酸窒化シリコンであり、且つ、前記金属層は溶解し難い金属を含む請求項１１に記載の金属ゲートスタック前駆構造。
【請求項１７】
前記金属層は前記溶解し難い金属のシリサイドまたは窒化物である請求項１６に記載の金属ゲートスタック前駆構造。
【請求項１８】
集積回路を製造する方法であって、
能動デバイスに金属ゲートスタックを形成する段階と、
半導体基板上に配置されたゲート誘電体層状に金属層を形成する段階と、
前記金属層上にポリシリコン層を形成する段階と、
前記ポリシリコン層上に保護層を生成する段階と、
前記保護層上に無機反射防止被覆を配置する段階と、
集積回路を形成するために、前記能動デバイス上に配置された多くの絶縁層の１つの上に配置された相互接続金属線に前記能動デバイスを接続する段階と、
を含む方法。
【請求項１９】
前記保護層は、前記無機反射防止被覆の剥離中に実質的に損傷を受けないままである請求項１８に記載の方法。
【請求項２０】
前記保護層は二酸化シリコンであり、前記無機反射防止被覆は酸窒化シリコンであり、前記金属層はＴｉＮであり、且つ、前記ゲート誘電体層は約０.８〜約２.０ナノメータの厚さを有する酸窒化シリコンである請求項１８に記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【公表番号】特表２００８−５０２１４１（Ｐ２００８−５０２１４１Ａ）
【公表日】平成２０年１月２４日（２００８．１．２４）
【国際特許分類】
【出願番号】特願２００７−５１５２４３（Ｐ２００７−５１５２４３）
【出願日】平成１７年５月２３日（２００５．５．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１８１１８
【国際公開番号】ＷＯ２００５／１２２２５４
【国際公開日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（５０２２９３６１４）テキサス インスツルメンツ インコーポレイテッド (19)
【Ｆターム（参考）】
【公表日】平成２０年１月２４日（２００８．１．２４）
【国際特許分類】
【出願日】平成１７年５月２３日（２００５．５．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１８１１８
【国際公開番号】ＷＯ２００５／１２２２５４
【国際公開日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（５０２２９３６１４）テキサス インスツルメンツ インコーポレイテッド (19)
【Ｆターム（参考）】
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