ＰＭＯＳを具備する半導体素子の形成方法
【課題】本発明はＰＭＯＳを具備する半導体素子を形成する方法を提供する。
【解決手段】前記方法によると、半導体基板の全面上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。
【解決手段】前記方法によると、半導体基板の全面上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の形成方法に係わり、さらに詳細にはＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を具備する半導体素子を形成する方法に関する。
【背景技術】
【０００２】
ＰＭＯＳを具備する半導体素子として、例えばＣＭＯＳ型半導体素子がある。ＣＭＯＳ 型半導体素子はＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを一つの半導体装置にともに形成して相補的な動作をするようにした半導体装置である。したがって、半導体装置の全体の効率を高め、動作速度を改善することができ、バイポーラトランジスタと類似な特性を示すことができるので、ＣＭＯＳ型半導体装置は高速の高性能半導体装置として使用される。特に、ＣＭＯＳ型半導体装置において、集積化を高めて電圧特性、速度を高めるために素子の大きさが小さくなることによって、各チャンネル型ごとにゲートを形成するポリシリコンにチャンネル型と同一な型の不純物をドーピングさせたデュアルポリゲート方式ＣＭＯＳ型半導体装置が多用されている。デュアルポリゲート方式はチャンネル表層の機能を強化させ、対称的な低電圧動作を可能にする利点がある。
【０００３】
デュアルポリゲートを形成するための様々な方法で、ＰＭＯＳ型ポリゲートのためのポリシリコン膜にはＰ型不純物をドーピングさせ、ＮＭＯＳ型ポリゲートのためのポリシリコン膜にはＮ型不純物をドーピングさせる。各々の不純物がドーピングされたポリシリコン膜に対して熱処理工程を実施してドーピングされた不純物を活性化させる。
【０００４】
Ｐ型不純物でホウ素Ｂまたはフッ化ホウ素ＢＦ２を使用することができる。しかし、ホウ素は拡散が非常によくできる物質である。したがって、ドーピングされたホウ素は熱処理工程の間拡散してゲート酸化膜に触れるか、ゲート酸化膜を通って半導体基板へ拡散する。これは漏洩電流を発生させる。このような問題点はフッ化ホウ素を使用することで解決することができる。フッ化ホウ素はホウ素に比べて低い拡散度を有するので、前記のような問題を防止することができる。しかし、ポリシリコン膜にフッ化ホウ素をドーピングして熱処理をする場合、前記ポリシリコン膜の上部に小さいボイドが形成される。図１は半導体基板１上にゲート酸化膜３にポリシリコン膜９を形成し、前記ポリシリコン膜９にＢＦ２をドーピングし、熱処理工程を進行して、そしてタングステン膜７及びマスク用シリコン窒化膜９を順次に積層した後を示す。図１で矢印が示す部分がボイドである。このようなボイドによってゲート電極の抵抗が大きくなって素子の速度が遅くなるか、素子が全然動かないことがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記問題点を解決するために、本発明の技術的課題は漏洩電流を防止し、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成する方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するために、本発明によるＰＭＯＳを具備する半導体素子を形成する方法は次のとおりである。まず、半導体基板上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。
【０００７】
前記方法において、前記Ｐ型不純物は望ましくはＢF２である。前記除去される第１厚さに該当する導電膜の中にボイドのような欠陷が存在するおそれがある。前記ポリシリコン膜は最終的に残さなければならない厚さより前記第１厚さだけ厚く形成される。
【０００８】
前記半導体基板はＰＭＯＳ領域とＮＭＯＳ領域とを具備することができる。
【０００９】
本発明の一例によると、前記ポリシリコン膜を形成するとき、前記ポリシリコン膜の全体にＮ型不純物がドーピングされ、前記Ｐ型不純物をドーピングするとき、ＮＭＯＳ領域のポリシリコン膜を覆うマスク膜を利用する。
【００１０】
本発明の他の例によると、前記Ｐ型不純物は前記ＰＭＯＳ領域のポリシリコンにだけドーピングされ、熱処理工程を進行する前に、前記ＮＭＯＳ領域のポリシリコン膜にＮ型不純物をドーピングする。
【００１１】
前記例において、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去した後、前記ポリシリコン膜をパターニングして前記ＮＭＯＳ領域にＮ型のゲート電極を形成し、前記ＰＭＯＳ領域にＰ型のゲート電極を形成することができる。ここで、前記ポリシリコン膜をパターニングする前に前記半導体基板の全面上に金属含有膜を積層することができ、前記ポリシリコン膜をパターニングするとき、前記金属含有膜もパターニングされることができる。
【００１２】
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階は望ましくは平坦化工程で進行され、前記平坦化工程は望ましくは化学機械的研磨（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）工程である。
【発明の効果】
【００１３】
本発明によるＰＭＯＳを具備する半導体素子を形成する方法によると、欠陷が形成されたポリシリコン膜の上部が除去されるので、後続に金属含有膜を積層してパターニングしてゲート電極を形成しても抵抗が大きくなるか、素子の誤作動のような問題が発生しない。また前記欠陷を除去する平坦化工程でゲートパターンの全体の高さを低めることができるので、後続工程でギャップフィル特性がよくなり、ゲートパターン形成のためのエッチング工程やコンタクトホールを形成するエッチング工程などでエッチングが容易になる。また、ＰＭＯＳ領域のゲートポリ電極にＰ型不純物でＢＦ２をドーピングするので、従来のホウ素をドーピングしたときに発生する漏洩電流を防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。前記実施形態では本発明によるＣＭＯＳ型半導体素子を形成する方法に関する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。本発明はＰＭＯＳを具備する半導体素子を形成するときに適用されることができる。ここで紹介される実施形態は開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成することができるものであり、またはそれらの間に第３の層が介在することもできるものである。
【００１５】
<第１実施形態>
図２Ａ及び２Ｂ、そして図４乃至図８は本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【００１６】
図２Ａを参照すると、ＰＭＯＳ領域とＮＭＯＳ領域とを具備する半導体基板１に活性領域を限定する素子分離膜１２を形成する。前記素子分離膜１２は浅いトレンチ隔離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方法などで形成することができる。前記素子分離膜１２によって限定された前記活性領域にイオン注入工程を進行してウェル１６ａ、１６ｂを形成する。前記ＰＭＯＳ領域のウェル１６ａはＮ型の不純物をドーピングして形成し、前記ＮＭＯＳ領域のウェル１６ｂはＰ型の不純物をドーピングして形成する。前記Ｎ型の不純物は例えば窒素、燐及び砒素を含むグループで選択される少なくとも一つでありうる。前記Ｐ型の不純物はホウ素またはフッ化ホウ素ＢＦ２でありうる。そして前記活性領域上にゲート酸化膜１４を形成する。前記ゲート酸化膜１４は熱酸化工程または化学気相蒸着工程を進行して形成することができる。前記ゲート酸化膜１４上にＮ型の不純物がドーピングされたポリシリコン膜１８ｂを形成する。前記ポリシリコン膜１８ｂは化学気相蒸着方法を利用して形成することができ、ポリシリコン膜を蒸着する時、同時にＮ型の不純物を供給してドーピングする方法で形成することができる。前記ポリシリコン膜１８ｂは例えば４００Å〜１０００Åの厚さを有することができ、最終的に残さなければならない厚さと後続に除去しなければならない厚さを加えた厚さを有するように形成される。もし最終的に形成されなければならないポリシリコン膜の厚さが３００Åであり、後続に除去しなければならない厚さが２００Åであれば、初期に５００Åの厚さで形成しなければならない。前記ドーピングされたＮ型の不純物の濃度は例えば１ｘ１０１５〜１ｘ１０２０ｉｏｎｓ／ｃｍ２でありうる。
【００１７】
図２Ｂを参照すると、前記ＮＭＯＳ領域の前記ポリシリコン膜１８ｂを覆うようにマスク膜２０を形成する。前記マスク膜２０はフォトレジストパターンまたはシリコン窒化膜などで形成することができる 前記マスク膜２０をイオン注入マスクとして利用して前記ポリシリコン膜１８ｂにＰ型不純物を注入するイオン注入工程Ｉを進行する。前記Ｐ型不純物は望ましくはＢＦ２である。この際、前記Ｐ型不純物は１ＫｅＶ〜２０ＫｅＶのエネルギーとして、１ｘ１０１０〜１ｘ１０２０ｉｏｎｓ／ｃｍ２の濃度で注入することができる。前記Ｐ型不純物は後続に除去しなければならない厚さを考慮して適正の深さに位置するようにドーピングされる。もし最終的に形成されるポリシリコン膜が３００Åの厚さを有し、この厚さのうち２００Åの深さにＰ型不純物が集中的に位置しなければならず、後続に除去しなければならない厚さが２００Åであれば、図２Ａで前記ポリシリコン膜１８ｂは初めに５００Åの厚さで形成されなければならず、４００Åの深さを目標として前記Ｐ型不純物をドーピングしなければならない。
【００１８】
図４を参照すると、前記ＰＭＯＳ領域のポリシリコン膜１８ｂにＰ型の不純物がドーピングされた状態で熱処理工程を進行する。前記熱処理工程は、例えば８５０℃の温度で３０秒間進行することができる。前記熱処理工程の後に、従来技術の問題点で説明したように、前記Ｐ型の不純物がドーピングされたポリシリコン膜の上部にボイド（ｖｏｉｄ）のような欠陷Ｄが形成される。前記欠陷Ｄは第１厚さＴの前記ポリシリコン膜１８ａの中に形成される。
【００１９】
図４及び図５を参照すると、前記ポリシリコン膜１８ａ、１８ｂで前記欠陷Ｄが形成された部分を除去する。前記第１厚さが例えば２００Åであれば、この厚さに該当するだけのポリシリコン膜１８ａ、１８ｂの上部を除去する。この際、化学機械的研磨工程のような平坦化工程が進行することができる。前記化学機械的研磨工程は例えばスラリとしてシリカを利用し、４０〜１２０ｒｐｍの速度でポリッシングパッドまたはテーブルを回転させながら、２〜７ｐｓｉの圧力で進行することができる。図５を参照すると、このように前記欠陷Ｄが形成された部分が除去されて、前記ポリシリコン膜１８ａ、１８ｂの上部表面は、欠陷Ｄがなく、きれいになる。
【００２０】
図６を参照すると、前記ポリシリコン膜１８ａ、１８ｂの上部が第１厚さＴだけ除去された状態で前記半導体基板１０の全面上に第１金属含有膜２２、第２金属含有膜２４及びマスク膜２６を順次に積層する。前記金属含有膜２２、２４はタングステン、アルミニウム、銅、チタン、タンタル、ニッケル、イリジウム、コバルト、ロジウム、白金、パラジウム及びモリブデンを含むグループで選択される少なくとも一つの金属を含むことができる。前記第１金属含有膜２２は例えば、タングステンシリサイドまたはタングステン窒化膜の単一膜または両者の二重膜で形成することができる。前記第２金属含有膜２４は例えばタングステンでありうる。前記マスク膜２６はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜でありうる。
【００２１】
図７を参照すると、フォトレジストパターン（図示しない）を利用して前記マスク膜２６をパターニングする。前記パターニングされたマスク膜２６をエッチングマスクとして利用して前記第２金属含有膜２４、前記第１金属含有膜２２、前記ポリシリコン膜１８ａ、１８ｂを順次にパターニングして前記ゲート酸化膜１４を露出させる。これによって、前記ＰＭＯＳ領域にＰ型ゲート電極が、前記ＮＭＯＳ領域にＮ型ゲート電極が形成される。エッチング損傷を治療するためのゲート再酸化（ｒｅ−ｏｘｉｄａｔｉｏｎ）工程を進行した後、前記Ｐ型ゲート電極及びＮ型ゲート電極を各々イオン注入マスクとして利用してイオン注入工程を進行して前記ウェル１６ａ、１６ｂを含む前記半導体基板１０内に低濃度不純物領域２８ａ、２８ｂを形成する。前記ＰＭＯＳ領域の前記低濃度不純物領域２８ａにはＰ型の不純物がドーピングされ、前記ＮＭＯＳ領域の前記低濃度不純物領域２８ｂにはＮ型の不純物がドーピングされる。
【００２２】
図８を参照すると、前記低濃度不純物領域２８ａ、２８ｂが形成された前記半導体基板１０の全面上にスペーサ膜をコンフォーマルに積層して異方性エッチングして前記ゲートパターンの側壁を覆うスペーサ３０を形成する。前記スペーサ３０と前記マスク膜２６をイオン注入マスクとして利用して前記半導体基板１０内に高濃度不純物領域３２ａ、３２ｂを形成する。各々の領域に位置する前記高濃度不純物領域３２ａ、３２ｂにドーピングされた不純物は望ましくは前記低濃度不純物領域２８ａ、２８ｂにドーピングされたことと同一である。
【００２３】
前記方法において、ポリシリコン膜１８ａの欠陷Ｄが形成された上部が除去されるので、後続に金属含有膜２４、２６を積層してパターニングしてゲート電極を形成しても、抵抗が大きくなったり素子の誤作動といった問題が発生しない。また前記欠陷Ｄを除去する平坦化工程でゲートパターンの全体の高さを低めることができるので、後続工程でギャップフィル特性がよくなり、ゲートパターン形成のためのエッチング工程やコンタクトホールを形成するエッチング工程などでエッチングが容易になる。また、ＰＭＯＳ領域のゲートポリ電極にＰ型不純物でＢＦ２をドーピングするので、従来のホウ素をドーピングした時発生する漏洩電流を防止することができる。
【００２４】
<第２実施形態>
図３Ａ乃至３Ｃは本発明の他の実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【００２５】
図３Ａを参照すると、ＰＭＯＳ領域とＮＭＯＳ領域とを具備する半導体基板１に活性領域を限定する素子分離膜１２を形成する。前記素子分離膜１２は浅いトレンチ隔離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方法などで形成することができる。前記素子分離膜１２によって限定された前記活性領域にイオン注入工程を進行してウェル１６ａ、１６ｂを形成する。前記ＰＭＯＳ領域のウェル１６ａはＮ型の不純物をドーピングして形成し、前記ＮＭＯＳ領域のウェル１６ｂはＰ型の不純物をドーピングして形成する。前記Ｎ型の不純物は例えば窒素、燐及び砒素を含むグループで選択される少なくとも一つでありうる。前記Ｐ型の不純物はホウ素またはフッ化ホウ素ＢＦ２でありうる。そして前記活性領域上にゲート酸化膜１４を形成する。前記ゲート酸化膜１４は熱酸化工程または化学気相蒸着工程を進行して形成することができる。前記ゲート酸化膜１４上に、不純物がドーピングされないポリシリコン膜１８を形成する。前記ポリシリコン膜１８は化学気相蒸着方法を利用して形成することができる。前記ポリシリコン膜１８は例えば４００〜１０００Åの厚さを有することができ、最終的に残さなければならない厚さに後続に除去しなければならない厚さを加えた厚さを有するように形成される。もし最終的に形成されなければならないポリシリコン膜の厚さが３００Åであり、後続に除去しなければならない厚さが２００Åであれば、初期に５００Åの厚さで形成しなければならない。
【００２６】
図３Ｂを参照すると、前記ＮＭＯＳ領域の前記ポリシリコン膜１８を覆うマスク膜２１ｂを形成し、これをイオン注入マスクとして利用して前記ＰＭＯＳ領域のポリシリコン膜１８にＰ型不純物を注入するイオン注入工程Ｉを進行する。前記Ｐ型不純物は望ましくは ＢＦ２である。この際、前記Ｐ型不純物は１ＫｅＶ〜２０ＫｅＶのエネルギーとして１ｘ１０１０〜１ｘ１０２０ｉｏｎｓ／ｃｍ２の濃度で注入することができる。前記Ｐ型不純物は後続に除去しなければならない厚さを考慮して適正の深さに位置するようにドーピングされる。もし最終的に形成されるポリシリコン膜が３００Åの厚さを有し、この厚さのうち２００Åの深さにＰ型不純物が集中的に位置しなければならず、後続に除去しなければならない厚さが２００Åであれば、図２Ａで前記ポリシリコン膜１８ｂは初めに５００Åの厚さで形成しなければならず、４００Åの深さを目標として前記Ｐ型不純物をドーピングしなければならない。前記イオン注入工程が完了した後、前記ＮＭＯＳ領域を覆うマスク膜２１ｂを除去する。
【００２７】
図３Ｃを参照すると、前記ＰＭＯＳ領域の前記ポリシリコン膜１８ａを覆うマスク膜２１ａを形成し、これをイオン注入マスクとして利用して前記ＰＭＯＳ領域のポリシリコン膜１８にＮ型不純物を注入するイオン注入工程Ｉを進行する。前記Ｎ型不純物は窒素、燐及び砒素を含むグループで選択される少なくとも一つであることができ、例えば１ｘ１０１５〜１ｘ１０２０ｉｏｎｓ／ｃｍ２の濃度でドーピングすることができる。前記Ｎ型の不純物のドーピングの深さは前記Ｐ型のドーピングの深さと同一でありうる。前記イオン注入工程が完了した後、前記ＰＭＯＳ領域を覆うマスク膜２１ａを除去する。前記マスク膜２１ａ、２１ｂはフォトレジストパターンまたはシリコン窒化膜などで形成することができる。
【００２８】
不純物がドーピングされない前記ポリシリコン膜１８にＰ型不純物とＮ型不純物とをドーピングする順序は変えることができる。すなわち、先にＰＭＯＳ領域を覆うマスク膜を利用してＮＭＯＳ領域のポリシリコン膜１８にＮ型の不純物をドーピングし、その後にＮＭＯＳ領域を覆うマスク膜を利用してＰＭＯＳ領域のポリシリコン膜１８にＰ型の不純物をドーピングすることができる。
【００２９】
後続で、図４乃至８を参照して、実施形態１のようにデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する。
【図面の簡単な説明】
【００３０】
【図１】従来技術の問題点を示す写真である。
【図２Ａ】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図２Ｂ】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図３Ａ】本発明の他の実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図３Ｂ】本発明の他の実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図３Ｃ】本発明の他の実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図４】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図５】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図６】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図７】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図８】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【符号の説明】
【００３１】
１，１０ 半導体基板
３，１４ ゲート酸化膜
５，１８ ポリシリコン膜
７，２２，２４ 金属含有膜
９，２０，２１，２６ マスク膜
１２ 素子分離膜
１６，２８，３２ 不純物注入領域
３０ スペーサ
【技術分野】
【０００１】
本発明は半導体素子の形成方法に係わり、さらに詳細にはＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を具備する半導体素子を形成する方法に関する。
【背景技術】
【０００２】
ＰＭＯＳを具備する半導体素子として、例えばＣＭＯＳ型半導体素子がある。ＣＭＯＳ 型半導体素子はＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを一つの半導体装置にともに形成して相補的な動作をするようにした半導体装置である。したがって、半導体装置の全体の効率を高め、動作速度を改善することができ、バイポーラトランジスタと類似な特性を示すことができるので、ＣＭＯＳ型半導体装置は高速の高性能半導体装置として使用される。特に、ＣＭＯＳ型半導体装置において、集積化を高めて電圧特性、速度を高めるために素子の大きさが小さくなることによって、各チャンネル型ごとにゲートを形成するポリシリコンにチャンネル型と同一な型の不純物をドーピングさせたデュアルポリゲート方式ＣＭＯＳ型半導体装置が多用されている。デュアルポリゲート方式はチャンネル表層の機能を強化させ、対称的な低電圧動作を可能にする利点がある。
【０００３】
デュアルポリゲートを形成するための様々な方法で、ＰＭＯＳ型ポリゲートのためのポリシリコン膜にはＰ型不純物をドーピングさせ、ＮＭＯＳ型ポリゲートのためのポリシリコン膜にはＮ型不純物をドーピングさせる。各々の不純物がドーピングされたポリシリコン膜に対して熱処理工程を実施してドーピングされた不純物を活性化させる。
【０００４】
Ｐ型不純物でホウ素Ｂまたはフッ化ホウ素ＢＦ２を使用することができる。しかし、ホウ素は拡散が非常によくできる物質である。したがって、ドーピングされたホウ素は熱処理工程の間拡散してゲート酸化膜に触れるか、ゲート酸化膜を通って半導体基板へ拡散する。これは漏洩電流を発生させる。このような問題点はフッ化ホウ素を使用することで解決することができる。フッ化ホウ素はホウ素に比べて低い拡散度を有するので、前記のような問題を防止することができる。しかし、ポリシリコン膜にフッ化ホウ素をドーピングして熱処理をする場合、前記ポリシリコン膜の上部に小さいボイドが形成される。図１は半導体基板１上にゲート酸化膜３にポリシリコン膜９を形成し、前記ポリシリコン膜９にＢＦ２をドーピングし、熱処理工程を進行して、そしてタングステン膜７及びマスク用シリコン窒化膜９を順次に積層した後を示す。図１で矢印が示す部分がボイドである。このようなボイドによってゲート電極の抵抗が大きくなって素子の速度が遅くなるか、素子が全然動かないことがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記問題点を解決するために、本発明の技術的課題は漏洩電流を防止し、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成する方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するために、本発明によるＰＭＯＳを具備する半導体素子を形成する方法は次のとおりである。まず、半導体基板上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。
【０００７】
前記方法において、前記Ｐ型不純物は望ましくはＢF２である。前記除去される第１厚さに該当する導電膜の中にボイドのような欠陷が存在するおそれがある。前記ポリシリコン膜は最終的に残さなければならない厚さより前記第１厚さだけ厚く形成される。
【０００８】
前記半導体基板はＰＭＯＳ領域とＮＭＯＳ領域とを具備することができる。
【０００９】
本発明の一例によると、前記ポリシリコン膜を形成するとき、前記ポリシリコン膜の全体にＮ型不純物がドーピングされ、前記Ｐ型不純物をドーピングするとき、ＮＭＯＳ領域のポリシリコン膜を覆うマスク膜を利用する。
【００１０】
本発明の他の例によると、前記Ｐ型不純物は前記ＰＭＯＳ領域のポリシリコンにだけドーピングされ、熱処理工程を進行する前に、前記ＮＭＯＳ領域のポリシリコン膜にＮ型不純物をドーピングする。
【００１１】
前記例において、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去した後、前記ポリシリコン膜をパターニングして前記ＮＭＯＳ領域にＮ型のゲート電極を形成し、前記ＰＭＯＳ領域にＰ型のゲート電極を形成することができる。ここで、前記ポリシリコン膜をパターニングする前に前記半導体基板の全面上に金属含有膜を積層することができ、前記ポリシリコン膜をパターニングするとき、前記金属含有膜もパターニングされることができる。
【００１２】
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階は望ましくは平坦化工程で進行され、前記平坦化工程は望ましくは化学機械的研磨（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）工程である。
【発明の効果】
【００１３】
本発明によるＰＭＯＳを具備する半導体素子を形成する方法によると、欠陷が形成されたポリシリコン膜の上部が除去されるので、後続に金属含有膜を積層してパターニングしてゲート電極を形成しても抵抗が大きくなるか、素子の誤作動のような問題が発生しない。また前記欠陷を除去する平坦化工程でゲートパターンの全体の高さを低めることができるので、後続工程でギャップフィル特性がよくなり、ゲートパターン形成のためのエッチング工程やコンタクトホールを形成するエッチング工程などでエッチングが容易になる。また、ＰＭＯＳ領域のゲートポリ電極にＰ型不純物でＢＦ２をドーピングするので、従来のホウ素をドーピングしたときに発生する漏洩電流を防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。前記実施形態では本発明によるＣＭＯＳ型半導体素子を形成する方法に関する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。本発明はＰＭＯＳを具備する半導体素子を形成するときに適用されることができる。ここで紹介される実施形態は開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成することができるものであり、またはそれらの間に第３の層が介在することもできるものである。
【００１５】
<第１実施形態>
図２Ａ及び２Ｂ、そして図４乃至図８は本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【００１６】
図２Ａを参照すると、ＰＭＯＳ領域とＮＭＯＳ領域とを具備する半導体基板１に活性領域を限定する素子分離膜１２を形成する。前記素子分離膜１２は浅いトレンチ隔離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方法などで形成することができる。前記素子分離膜１２によって限定された前記活性領域にイオン注入工程を進行してウェル１６ａ、１６ｂを形成する。前記ＰＭＯＳ領域のウェル１６ａはＮ型の不純物をドーピングして形成し、前記ＮＭＯＳ領域のウェル１６ｂはＰ型の不純物をドーピングして形成する。前記Ｎ型の不純物は例えば窒素、燐及び砒素を含むグループで選択される少なくとも一つでありうる。前記Ｐ型の不純物はホウ素またはフッ化ホウ素ＢＦ２でありうる。そして前記活性領域上にゲート酸化膜１４を形成する。前記ゲート酸化膜１４は熱酸化工程または化学気相蒸着工程を進行して形成することができる。前記ゲート酸化膜１４上にＮ型の不純物がドーピングされたポリシリコン膜１８ｂを形成する。前記ポリシリコン膜１８ｂは化学気相蒸着方法を利用して形成することができ、ポリシリコン膜を蒸着する時、同時にＮ型の不純物を供給してドーピングする方法で形成することができる。前記ポリシリコン膜１８ｂは例えば４００Å〜１０００Åの厚さを有することができ、最終的に残さなければならない厚さと後続に除去しなければならない厚さを加えた厚さを有するように形成される。もし最終的に形成されなければならないポリシリコン膜の厚さが３００Åであり、後続に除去しなければならない厚さが２００Åであれば、初期に５００Åの厚さで形成しなければならない。前記ドーピングされたＮ型の不純物の濃度は例えば１ｘ１０１５〜１ｘ１０２０ｉｏｎｓ／ｃｍ２でありうる。
【００１７】
図２Ｂを参照すると、前記ＮＭＯＳ領域の前記ポリシリコン膜１８ｂを覆うようにマスク膜２０を形成する。前記マスク膜２０はフォトレジストパターンまたはシリコン窒化膜などで形成することができる 前記マスク膜２０をイオン注入マスクとして利用して前記ポリシリコン膜１８ｂにＰ型不純物を注入するイオン注入工程Ｉを進行する。前記Ｐ型不純物は望ましくはＢＦ２である。この際、前記Ｐ型不純物は１ＫｅＶ〜２０ＫｅＶのエネルギーとして、１ｘ１０１０〜１ｘ１０２０ｉｏｎｓ／ｃｍ２の濃度で注入することができる。前記Ｐ型不純物は後続に除去しなければならない厚さを考慮して適正の深さに位置するようにドーピングされる。もし最終的に形成されるポリシリコン膜が３００Åの厚さを有し、この厚さのうち２００Åの深さにＰ型不純物が集中的に位置しなければならず、後続に除去しなければならない厚さが２００Åであれば、図２Ａで前記ポリシリコン膜１８ｂは初めに５００Åの厚さで形成されなければならず、４００Åの深さを目標として前記Ｐ型不純物をドーピングしなければならない。
【００１８】
図４を参照すると、前記ＰＭＯＳ領域のポリシリコン膜１８ｂにＰ型の不純物がドーピングされた状態で熱処理工程を進行する。前記熱処理工程は、例えば８５０℃の温度で３０秒間進行することができる。前記熱処理工程の後に、従来技術の問題点で説明したように、前記Ｐ型の不純物がドーピングされたポリシリコン膜の上部にボイド（ｖｏｉｄ）のような欠陷Ｄが形成される。前記欠陷Ｄは第１厚さＴの前記ポリシリコン膜１８ａの中に形成される。
【００１９】
図４及び図５を参照すると、前記ポリシリコン膜１８ａ、１８ｂで前記欠陷Ｄが形成された部分を除去する。前記第１厚さが例えば２００Åであれば、この厚さに該当するだけのポリシリコン膜１８ａ、１８ｂの上部を除去する。この際、化学機械的研磨工程のような平坦化工程が進行することができる。前記化学機械的研磨工程は例えばスラリとしてシリカを利用し、４０〜１２０ｒｐｍの速度でポリッシングパッドまたはテーブルを回転させながら、２〜７ｐｓｉの圧力で進行することができる。図５を参照すると、このように前記欠陷Ｄが形成された部分が除去されて、前記ポリシリコン膜１８ａ、１８ｂの上部表面は、欠陷Ｄがなく、きれいになる。
【００２０】
図６を参照すると、前記ポリシリコン膜１８ａ、１８ｂの上部が第１厚さＴだけ除去された状態で前記半導体基板１０の全面上に第１金属含有膜２２、第２金属含有膜２４及びマスク膜２６を順次に積層する。前記金属含有膜２２、２４はタングステン、アルミニウム、銅、チタン、タンタル、ニッケル、イリジウム、コバルト、ロジウム、白金、パラジウム及びモリブデンを含むグループで選択される少なくとも一つの金属を含むことができる。前記第１金属含有膜２２は例えば、タングステンシリサイドまたはタングステン窒化膜の単一膜または両者の二重膜で形成することができる。前記第２金属含有膜２４は例えばタングステンでありうる。前記マスク膜２６はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜でありうる。
【００２１】
図７を参照すると、フォトレジストパターン（図示しない）を利用して前記マスク膜２６をパターニングする。前記パターニングされたマスク膜２６をエッチングマスクとして利用して前記第２金属含有膜２４、前記第１金属含有膜２２、前記ポリシリコン膜１８ａ、１８ｂを順次にパターニングして前記ゲート酸化膜１４を露出させる。これによって、前記ＰＭＯＳ領域にＰ型ゲート電極が、前記ＮＭＯＳ領域にＮ型ゲート電極が形成される。エッチング損傷を治療するためのゲート再酸化（ｒｅ−ｏｘｉｄａｔｉｏｎ）工程を進行した後、前記Ｐ型ゲート電極及びＮ型ゲート電極を各々イオン注入マスクとして利用してイオン注入工程を進行して前記ウェル１６ａ、１６ｂを含む前記半導体基板１０内に低濃度不純物領域２８ａ、２８ｂを形成する。前記ＰＭＯＳ領域の前記低濃度不純物領域２８ａにはＰ型の不純物がドーピングされ、前記ＮＭＯＳ領域の前記低濃度不純物領域２８ｂにはＮ型の不純物がドーピングされる。
【００２２】
図８を参照すると、前記低濃度不純物領域２８ａ、２８ｂが形成された前記半導体基板１０の全面上にスペーサ膜をコンフォーマルに積層して異方性エッチングして前記ゲートパターンの側壁を覆うスペーサ３０を形成する。前記スペーサ３０と前記マスク膜２６をイオン注入マスクとして利用して前記半導体基板１０内に高濃度不純物領域３２ａ、３２ｂを形成する。各々の領域に位置する前記高濃度不純物領域３２ａ、３２ｂにドーピングされた不純物は望ましくは前記低濃度不純物領域２８ａ、２８ｂにドーピングされたことと同一である。
【００２３】
前記方法において、ポリシリコン膜１８ａの欠陷Ｄが形成された上部が除去されるので、後続に金属含有膜２４、２６を積層してパターニングしてゲート電極を形成しても、抵抗が大きくなったり素子の誤作動といった問題が発生しない。また前記欠陷Ｄを除去する平坦化工程でゲートパターンの全体の高さを低めることができるので、後続工程でギャップフィル特性がよくなり、ゲートパターン形成のためのエッチング工程やコンタクトホールを形成するエッチング工程などでエッチングが容易になる。また、ＰＭＯＳ領域のゲートポリ電極にＰ型不純物でＢＦ２をドーピングするので、従来のホウ素をドーピングした時発生する漏洩電流を防止することができる。
【００２４】
<第２実施形態>
図３Ａ乃至３Ｃは本発明の他の実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【００２５】
図３Ａを参照すると、ＰＭＯＳ領域とＮＭＯＳ領域とを具備する半導体基板１に活性領域を限定する素子分離膜１２を形成する。前記素子分離膜１２は浅いトレンチ隔離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方法などで形成することができる。前記素子分離膜１２によって限定された前記活性領域にイオン注入工程を進行してウェル１６ａ、１６ｂを形成する。前記ＰＭＯＳ領域のウェル１６ａはＮ型の不純物をドーピングして形成し、前記ＮＭＯＳ領域のウェル１６ｂはＰ型の不純物をドーピングして形成する。前記Ｎ型の不純物は例えば窒素、燐及び砒素を含むグループで選択される少なくとも一つでありうる。前記Ｐ型の不純物はホウ素またはフッ化ホウ素ＢＦ２でありうる。そして前記活性領域上にゲート酸化膜１４を形成する。前記ゲート酸化膜１４は熱酸化工程または化学気相蒸着工程を進行して形成することができる。前記ゲート酸化膜１４上に、不純物がドーピングされないポリシリコン膜１８を形成する。前記ポリシリコン膜１８は化学気相蒸着方法を利用して形成することができる。前記ポリシリコン膜１８は例えば４００〜１０００Åの厚さを有することができ、最終的に残さなければならない厚さに後続に除去しなければならない厚さを加えた厚さを有するように形成される。もし最終的に形成されなければならないポリシリコン膜の厚さが３００Åであり、後続に除去しなければならない厚さが２００Åであれば、初期に５００Åの厚さで形成しなければならない。
【００２６】
図３Ｂを参照すると、前記ＮＭＯＳ領域の前記ポリシリコン膜１８を覆うマスク膜２１ｂを形成し、これをイオン注入マスクとして利用して前記ＰＭＯＳ領域のポリシリコン膜１８にＰ型不純物を注入するイオン注入工程Ｉを進行する。前記Ｐ型不純物は望ましくは ＢＦ２である。この際、前記Ｐ型不純物は１ＫｅＶ〜２０ＫｅＶのエネルギーとして１ｘ１０１０〜１ｘ１０２０ｉｏｎｓ／ｃｍ２の濃度で注入することができる。前記Ｐ型不純物は後続に除去しなければならない厚さを考慮して適正の深さに位置するようにドーピングされる。もし最終的に形成されるポリシリコン膜が３００Åの厚さを有し、この厚さのうち２００Åの深さにＰ型不純物が集中的に位置しなければならず、後続に除去しなければならない厚さが２００Åであれば、図２Ａで前記ポリシリコン膜１８ｂは初めに５００Åの厚さで形成しなければならず、４００Åの深さを目標として前記Ｐ型不純物をドーピングしなければならない。前記イオン注入工程が完了した後、前記ＮＭＯＳ領域を覆うマスク膜２１ｂを除去する。
【００２７】
図３Ｃを参照すると、前記ＰＭＯＳ領域の前記ポリシリコン膜１８ａを覆うマスク膜２１ａを形成し、これをイオン注入マスクとして利用して前記ＰＭＯＳ領域のポリシリコン膜１８にＮ型不純物を注入するイオン注入工程Ｉを進行する。前記Ｎ型不純物は窒素、燐及び砒素を含むグループで選択される少なくとも一つであることができ、例えば１ｘ１０１５〜１ｘ１０２０ｉｏｎｓ／ｃｍ２の濃度でドーピングすることができる。前記Ｎ型の不純物のドーピングの深さは前記Ｐ型のドーピングの深さと同一でありうる。前記イオン注入工程が完了した後、前記ＰＭＯＳ領域を覆うマスク膜２１ａを除去する。前記マスク膜２１ａ、２１ｂはフォトレジストパターンまたはシリコン窒化膜などで形成することができる。
【００２８】
不純物がドーピングされない前記ポリシリコン膜１８にＰ型不純物とＮ型不純物とをドーピングする順序は変えることができる。すなわち、先にＰＭＯＳ領域を覆うマスク膜を利用してＮＭＯＳ領域のポリシリコン膜１８にＮ型の不純物をドーピングし、その後にＮＭＯＳ領域を覆うマスク膜を利用してＰＭＯＳ領域のポリシリコン膜１８にＰ型の不純物をドーピングすることができる。
【００２９】
後続で、図４乃至８を参照して、実施形態１のようにデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する。
【図面の簡単な説明】
【００３０】
【図１】従来技術の問題点を示す写真である。
【図２Ａ】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図２Ｂ】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図３Ａ】本発明の他の実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図３Ｂ】本発明の他の実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図３Ｃ】本発明の他の実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図４】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図５】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図６】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図７】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【図８】本発明の一実施形態によってデュアルゲートを具備するＣＭＯＳ型半導体素子を形成する方法を示す工程断面図である。
【符号の説明】
【００３１】
１，１０ 半導体基板
３，１４ ゲート酸化膜
５，１８ ポリシリコン膜
７，２２，２４ 金属含有膜
９，２０，２１，２６ マスク膜
１２ 素子分離膜
１６，２８，３２ 不純物注入領域
３０ スペーサ
【特許請求の範囲】
【請求項１】
半導体基板上にポリシリコン膜を形成する段階と、
前記ポリシリコン膜にＰ型不純物をドーピングする段階と、
熱処理工程を進行する段階と、
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階とを具備し、
前記第１厚さはドーピング及び／又は熱処理の間前記ポリシリコン膜内に形成される欠陷を除去するように選択されることを特徴とする半導体素子の形成方法。
【請求項２】
前記Ｐ型不純物はＢＦ２であることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記ポリシリコン膜は残さなければならない厚さより前記第１厚さだけ厚く形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階の後に、前記ポリシリコン膜をパターニングしてＰ型のゲート電極を形成する段階をさらに具備することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記ポリシリコン膜をパターニングする前に、前記半導体基板の全面上に金属含有膜を積層する段階をさらに具備し、前記ポリシリコン膜をパターニングする時、前記金属含有膜もパターニングされることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記金属含有膜はタングステン、アルミニウム、銅、チタン、タンタル、ニッケル、イリジウム、コバルト、ロジウム、白金、パラジウム及びモリブデンを含むグループで選択される少なくとも一つの金属、または前記金属の窒化物またはシリサイドを含むことを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項７】
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階は平坦化工程で進行されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記平坦化工程は化学機械的研磨工程であることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項９】
前記ポリシリコン膜を形成する前に、半導体基板上にゲート酸化膜を形成する段階をさらに具備し、
前記ポリシリコン膜の上部を除去した後、前記Ｐ型不純物がドーピングされたポリシリコン膜をパターニングしてＰ型ゲート電極を形成する段階と、前記Ｐ型ゲート電極の両側の前記半導体基板にＰ型の不純物領域を形成する段階とをさらに具備することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１０】
前記ポリシリコン膜は残さなければならない厚さより前記第１厚さだけ厚く形成されることを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１１】
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階は化学機械的研磨工程で進行されることを特徴とする請求項１０に記載の半導体素子の形成方法。
【請求項１２】
前記半導体基板はＮＭＯＳ領域とＰＭＯＳ領域とを具備し、
前記ポリシリコン膜を形成するとき、前記ポリシリコン膜の全体にＮ型不純物がドーピングされ、
前記Ｐ型不純物をドーピングする段階は前記ＰＭＯＳ領域の前記ポリシリコン膜にＰ型不純物をドーピングすることを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１３】
前記半導体基板はＮＭＯＳ領域とＰＭＯＳ領域とを具備し、
前記Ｐ型不純物をドーピングする段階は前記ＰＭＯＳ領域の前記ポリシリコン膜にＰ型不純物をドーピングし、
前記熱処理工程を進行する前に、前記ＮＭＯＳ領域の前記ポリシリコン膜にＮ型不純物をドーピングする段階をさらに具備することを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１４】
前記ＮＭＯＳ領域の前記ポリシリコン膜をパターニングして前記ＮＭＯＳ領域にＮ型のゲート電極を形成する段階と、
前記Ｎ型のゲート電極の両側の前記半導体基板にＮ型の不純物領域を形成する段階とをさらに具備することを特徴とする請求項１２に記載の半導体素子の形成方法。
【請求項１５】
前記ポリシリコン膜をパターニングする前に、前記半導体基板の全面上に金属含有膜を積層する段階をさらに具備し、前記ポリシリコン膜をパターニングするとき、前記金属含有膜もパターニングされることを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１６】
前記金属含有膜はタングステン、アルミニウム、銅、チタン、タンタル、ニッケル、イリジウム、コバルト、ロジウム、白金、パラジウム及びモリブデンを含むグループで選択される少なくとも一つの金属を含むことを特徴とする請求項１５に記載の半導体素子の形成方法。
【請求項１７】
ＮＭＯＳ領域とＰＭＯＳ領域とを具備する半導体基板上にゲート酸化膜及びＮ型の不純物でドーピングされたポリシリコン膜を形成する段階と、
前記ＮＭＯＳ領域の前記ポリシリコン膜を覆うマスク膜を利用して前記ＰＭＯＳ領域の前記ポリシリコン膜にＰ型の不純物をドーピングする段階と、
熱処理工程を進行する段階と、
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階と、
前記ポリシリコン膜をパターニングして前記ＰＭＯＳ領域にＰ型ゲート電極を形成し、前記ＮＭＯＳ領域にＮ型ゲート電極を形成する段階と、
前記Ｐ型ゲート電極の両側の前記半導体基板にＰ型の不純物領域を形成する段階と、
前記Ｎ型ゲート電極の両側の前記半導体基板にＮ型の不純物領域を形成する段階とを具備し、
前記第１厚さはドーピング及び／又は熱処理の間前記ポリシリコン膜内に形成される欠陷を除去するように選択されることを特徴とする半導体素子の形成方法。
【請求項１８】
前記ポリシリコン膜をパターニングする前に、前記半導体基板の全面上に金属含有膜を積層する段階をさらに具備し、前記ポリシリコン膜をパターニングするとき、前記金属含有膜もパターニングされることを特徴とする請求項１７に記載の半導体素子の形成方法。
【請求項１９】
ＮＭＯＳ領域とＰＭＯＳ領域とを具備する半導体基板上にゲート酸化膜を形成する段階と、
前記ゲート酸化膜が形成された前記半導体基板の全面上に不純物がドーピングされないポリシリコン膜を形成する段階と、
前記ＰＭＯＳ領域の前記ポリシリコン膜を覆うマスク膜を利用して前記ＮＭＯＳ領域の前記ポリシリコン膜にＮ型の不純物をドーピングする段階と、
前記ＮＭＯＳ領域の前記ポリシリコン膜を覆うマスク膜を利用して前記ＰＭＯＳ領域の前記ポリシリコン膜にＰ型の不純物をドーピングする段階と、
熱処理工程を進行する段階と、
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階と、
前記ポリシリコン膜をパターニングして前記ＰＭＯＳ領域にＰ型ゲート電極を形成し、前記ＮＭＯＳ領域にＮ型ゲート電極を形成する段階と、
前記Ｐ型ゲート電極の両側の前記半導体基板にＰ型の不純物領域を形成する段階と、
前記Ｎ型ゲート電極の両側の前記半導体基板にＮ型の不純物領域を形成する段階とを具備し、
前記第１厚さはドーピング及び／又は熱処理の間前記ポリシリコン膜内に形成される欠陷を除去するように選択されることを特徴とする半導体素子の形成方法。
【請求項２０】
前記ポリシリコン膜をパターニングする前に、前記半導体基板の全面上に金属含有膜を積層する段階をさらに具備し、前記ポリシリコン膜をパターニングするとき、前記金属含有膜もパターニングされることを特徴とする請求項１９に記載の半導体素子の形成方法。
【請求項１】
半導体基板上にポリシリコン膜を形成する段階と、
前記ポリシリコン膜にＰ型不純物をドーピングする段階と、
熱処理工程を進行する段階と、
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階とを具備し、
前記第１厚さはドーピング及び／又は熱処理の間前記ポリシリコン膜内に形成される欠陷を除去するように選択されることを特徴とする半導体素子の形成方法。
【請求項２】
前記Ｐ型不純物はＢＦ２であることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記ポリシリコン膜は残さなければならない厚さより前記第１厚さだけ厚く形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階の後に、前記ポリシリコン膜をパターニングしてＰ型のゲート電極を形成する段階をさらに具備することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記ポリシリコン膜をパターニングする前に、前記半導体基板の全面上に金属含有膜を積層する段階をさらに具備し、前記ポリシリコン膜をパターニングする時、前記金属含有膜もパターニングされることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記金属含有膜はタングステン、アルミニウム、銅、チタン、タンタル、ニッケル、イリジウム、コバルト、ロジウム、白金、パラジウム及びモリブデンを含むグループで選択される少なくとも一つの金属、または前記金属の窒化物またはシリサイドを含むことを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項７】
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階は平坦化工程で進行されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記平坦化工程は化学機械的研磨工程であることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項９】
前記ポリシリコン膜を形成する前に、半導体基板上にゲート酸化膜を形成する段階をさらに具備し、
前記ポリシリコン膜の上部を除去した後、前記Ｐ型不純物がドーピングされたポリシリコン膜をパターニングしてＰ型ゲート電極を形成する段階と、前記Ｐ型ゲート電極の両側の前記半導体基板にＰ型の不純物領域を形成する段階とをさらに具備することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１０】
前記ポリシリコン膜は残さなければならない厚さより前記第１厚さだけ厚く形成されることを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１１】
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階は化学機械的研磨工程で進行されることを特徴とする請求項１０に記載の半導体素子の形成方法。
【請求項１２】
前記半導体基板はＮＭＯＳ領域とＰＭＯＳ領域とを具備し、
前記ポリシリコン膜を形成するとき、前記ポリシリコン膜の全体にＮ型不純物がドーピングされ、
前記Ｐ型不純物をドーピングする段階は前記ＰＭＯＳ領域の前記ポリシリコン膜にＰ型不純物をドーピングすることを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１３】
前記半導体基板はＮＭＯＳ領域とＰＭＯＳ領域とを具備し、
前記Ｐ型不純物をドーピングする段階は前記ＰＭＯＳ領域の前記ポリシリコン膜にＰ型不純物をドーピングし、
前記熱処理工程を進行する前に、前記ＮＭＯＳ領域の前記ポリシリコン膜にＮ型不純物をドーピングする段階をさらに具備することを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１４】
前記ＮＭＯＳ領域の前記ポリシリコン膜をパターニングして前記ＮＭＯＳ領域にＮ型のゲート電極を形成する段階と、
前記Ｎ型のゲート電極の両側の前記半導体基板にＮ型の不純物領域を形成する段階とをさらに具備することを特徴とする請求項１２に記載の半導体素子の形成方法。
【請求項１５】
前記ポリシリコン膜をパターニングする前に、前記半導体基板の全面上に金属含有膜を積層する段階をさらに具備し、前記ポリシリコン膜をパターニングするとき、前記金属含有膜もパターニングされることを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１６】
前記金属含有膜はタングステン、アルミニウム、銅、チタン、タンタル、ニッケル、イリジウム、コバルト、ロジウム、白金、パラジウム及びモリブデンを含むグループで選択される少なくとも一つの金属を含むことを特徴とする請求項１５に記載の半導体素子の形成方法。
【請求項１７】
ＮＭＯＳ領域とＰＭＯＳ領域とを具備する半導体基板上にゲート酸化膜及びＮ型の不純物でドーピングされたポリシリコン膜を形成する段階と、
前記ＮＭＯＳ領域の前記ポリシリコン膜を覆うマスク膜を利用して前記ＰＭＯＳ領域の前記ポリシリコン膜にＰ型の不純物をドーピングする段階と、
熱処理工程を進行する段階と、
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階と、
前記ポリシリコン膜をパターニングして前記ＰＭＯＳ領域にＰ型ゲート電極を形成し、前記ＮＭＯＳ領域にＮ型ゲート電極を形成する段階と、
前記Ｐ型ゲート電極の両側の前記半導体基板にＰ型の不純物領域を形成する段階と、
前記Ｎ型ゲート電極の両側の前記半導体基板にＮ型の不純物領域を形成する段階とを具備し、
前記第１厚さはドーピング及び／又は熱処理の間前記ポリシリコン膜内に形成される欠陷を除去するように選択されることを特徴とする半導体素子の形成方法。
【請求項１８】
前記ポリシリコン膜をパターニングする前に、前記半導体基板の全面上に金属含有膜を積層する段階をさらに具備し、前記ポリシリコン膜をパターニングするとき、前記金属含有膜もパターニングされることを特徴とする請求項１７に記載の半導体素子の形成方法。
【請求項１９】
ＮＭＯＳ領域とＰＭＯＳ領域とを具備する半導体基板上にゲート酸化膜を形成する段階と、
前記ゲート酸化膜が形成された前記半導体基板の全面上に不純物がドーピングされないポリシリコン膜を形成する段階と、
前記ＰＭＯＳ領域の前記ポリシリコン膜を覆うマスク膜を利用して前記ＮＭＯＳ領域の前記ポリシリコン膜にＮ型の不純物をドーピングする段階と、
前記ＮＭＯＳ領域の前記ポリシリコン膜を覆うマスク膜を利用して前記ＰＭＯＳ領域の前記ポリシリコン膜にＰ型の不純物をドーピングする段階と、
熱処理工程を進行する段階と、
前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する段階と、
前記ポリシリコン膜をパターニングして前記ＰＭＯＳ領域にＰ型ゲート電極を形成し、前記ＮＭＯＳ領域にＮ型ゲート電極を形成する段階と、
前記Ｐ型ゲート電極の両側の前記半導体基板にＰ型の不純物領域を形成する段階と、
前記Ｎ型ゲート電極の両側の前記半導体基板にＮ型の不純物領域を形成する段階とを具備し、
前記第１厚さはドーピング及び／又は熱処理の間前記ポリシリコン膜内に形成される欠陷を除去するように選択されることを特徴とする半導体素子の形成方法。
【請求項２０】
前記ポリシリコン膜をパターニングする前に、前記半導体基板の全面上に金属含有膜を積層する段階をさらに具備し、前記ポリシリコン膜をパターニングするとき、前記金属含有膜もパターニングされることを特徴とする請求項１９に記載の半導体素子の形成方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−４９８９９（Ｐ２００６−４９８９９Ａ）
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願番号】特願２００５−２２１８３４（Ｐ２００５−２２１８３４）
【出願日】平成１７年７月２９日（２００５．７．２９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願日】平成１７年７月２９日（２００５．７．２９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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