【課題】 ＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動能力のバラつきを減らす
ことができる半導体装置を提供する。
【解決手段】 半導体基板１０上にゲート電極２０が形成され、ゲート電極２０の両側方
にｎ型ソース／ドレイン拡散層２４、２６が形成されるＮＭＯＳトランジスタと、半導体
基板１０上にゲート電極２０が形成され、ゲート電極２０の両側方にｐ型ソース／ドレイ
ン拡散層４４、４６が形成されるＰＭＯＳトランジスタと、ＮＭＯＳトランジスタ及びＰ
ＭＯＳトランジスタ上に形成される、ゲート電極２０下部のチャネル領域に応力を与える
絶縁膜３０、５０と、ｎ型ソース／ドレイン拡散層２４、２６上に絶縁膜３０を貫通して
形成されるコンタクト３４と、ｐ型ソース／ドレイン拡散層４４、４６上に絶縁膜５０を
貫通して形成されるコンタクト５４を備える。そして、コンタクト３４の寄生抵抗は、コ
ンタクト５４の寄生抵抗よりも小さい。 （もっと読む）

全体的なデバイス性能を得るように、別個のプロセスシーケンスに基づいて異なる種類の内部応力の分離トレンチ（１０２Ａ，１０２Ｂ）を形成することにより、隣接する能動半導体領域（１０５Ａ，１０５Ｂ）の歪み特性が調整されうる。例えば、個々のチャネル領域（１２１Ａ，１２１Ｂ）の電荷キャリヤ移動度を対応して適応させるために、圧縮応力および引張応力を有する高応力印加誘電埋め込み材料（１０７Ａ，１０７Ｂ）が、前記個々の分離トレンチ（１０２Ａ，１０２Ｂ）内に適切に提供されうる。
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【課題】応力制御膜に生ずる複数の歪によって異なる複数種のトランジスタのチャネル移動度を向上させる。
【解決手段】シリコン基板２１上にｎ型ＦＥＴ素子領域３０aとｐ型ＦＥＴ素子領域３０bとを形成し、ゲート電極２５a,２５bおよびソース・ドレイン領域２８a,２８bを内包すると共に、ｐ型ＦＥＴ素子領域３０bに対して最適化された真性応力を有する応力制御膜３１を形成し、ｎ型ＦＥＴ素子領域３０a上の応力制御膜３１に対して化学反応処理を施すことによって、ｎ型ＦＥＴ素子領域３０a上に他とは異なる真性応力を有する応力制御膜３１aにす。こうして、互いに異なる応力を両ＦＥＴ素子領域３０a,３０bに作用させてチャネル領域の電子移動度を向上させ、ドレイン電流を向上させる。 （もっと読む）

【課題】ＭＩＳＦＥＴを有する半導体装置であって、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上を可能である半導体装置と、その製造方法を提供する。
【解決手段】活性領域における半導体基板１０上にゲート絶縁膜１４及びゲート電極１５ａが形成されており、ゲート電極１５ａの両側部における半導体基板１０中にソース・ドレイン領域１０ｃが形成されており、ゲート電極１５ａを被覆して、ゲート電極１５ａの延伸方向における両端において半導体基板１０の活性領域に接して応力膜１６が形成されており、ここで、上記の応力膜１６が半導体基板１０の活性領域に対して作用する応力は、ゲート電極１５ａの延伸方向に作用する応力を有する構成とする。 （もっと読む）

【課題】 製造方法が容易なデュアルメタルゲート構造を実現することができ、ＣＭＯＳデバイス等の特性向上に寄与する。
【解決手段】 基板上に、ｐチャネルＭＩＳトランジスタ５１とｎチャネルＭＩＳトランジスタ５２を具備した半導体装置であって、ｐチャネルＭＩＳトランジスタ５１のゲート電極３２の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、ｎチャネルＭＩＳトランジスタ５２のゲート電極５３の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下である。 （もっと読む）

【課題】 膜の内部応力を向上できる膜形成方法を提供する。
【解決手段】 この膜形成方法では、まず、基板２を第１の方向Ｚ１に反らせる。次に、反った基板２上に膜４を形成する。次に、反った基板２を第１の方向Ｚ１とは反対の第２の方向Ｚ２に反らせる。 （もっと読む）

本発明のＬＤＭＯＳトランジスタ（１）は、基板（２）、ゲート電極（１０）、基板コンタクト領域（１１）、ソース領域（３）、チャネル領域（４）、ならびに、ドレインコンタクト領域（６）およびドレイン拡張領域（７）を具えるドレイン領域（５）を具える。前記ドレインコンタクト領域(６)は、前記ドレイン拡張領域（７）の上方に延在するトップメタル層（２３）に電気的に接続され、前記トップメタル層（２３）と前記ドレイン拡張領域（７）との間に、２μｍよりも大きい距離（７２３）を有する。このように、前記ドレインコンタクト領域(６)の面積を減少させることができ、前記ＬＤＭＯＳトランジスタ(１)のＲＦ電力出力効率を増加させることができる。別の実施形態において、前記ソース領域(３)は、第１メタル層（２１）の代わりに、ケイ素化合物層（３２）を介して前記基板コンタクト領域(１１)に電気的に接続され、それによって、前記ソース領域(３)と前記ドレイン領域(５)との間の静電結合を減少させ、それゆえに、前記ＬＤＭＯＳトランジスタ（１）のＲＦ電力出力効率を増加させる。
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【課題】耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、増幅素子のオン抵抗が小さい電界効果トランジスタを提供する。
【解決手段】本発明に係る電界効果トランジスタは、半導体基板２上に離間して形成されたソース電極３０およびドレイン電極２９と、ソース電極３０とドレイン電極２９との間に配置されたゲート電極２２と、を備え、
ゲート電極２２とドレイン電極２９との間の領域において、半導体基板２の上部に絶縁膜２１を介してフィールドプレート電極（２４，２６）が設けられ、
半導体基板２の表面は平坦であり、半導体基板２とフィールドプレート電極（２４，２６）との距離が、ゲート電極２２からドレイン電極２９に向かうに従って増大するように構成されている。 （もっと読む）

【課題】所望の比誘電率を有し、機械的強度に優れる絶縁膜、この絶縁膜を容易に形成し得る絶縁膜の形成方法、この絶縁膜を備える半導体素子、電子デバイスおよび電子機器を提供すること。
【解決手段】本発明の絶縁膜は、導電体同士を絶縁するものであって、絶縁性基材４２中に、当該絶縁膜の膜強度を向上させる絶縁性粒子４１を含有してなるものである。この絶縁膜は、絶縁性粒子４１として、絶縁性基材４２の比誘電率と異なる比誘電率の粒子を用いることにより、その比誘電率を調整したものである。例えば、絶縁性粒子４１として、絶縁性基材４２の比誘電率より低い比誘電率の粒子を用いることにより、絶縁膜全体の比誘電率を調整（低下）することができ、かかる絶縁膜は、層間絶縁膜に好適に適用される。 （もっと読む）

【課題】所望の比誘電率を有し、機械的強度に優れる絶縁膜、この絶縁膜を容易に形成し得る絶縁膜の形成方法、この絶縁膜を備える半導体素子、電子デバイスおよび電子機器を提供すること。
【解決手段】本発明の絶縁膜は、導電体同士を絶縁するものであって、絶縁性粒子４１の集合体の間隙を、当該絶縁膜の膜強度を向上させる絶縁性の充填物４２で充填してなるものである。この絶縁膜は、充填物４２として、絶縁性粒子４１の比誘電率と異なる比誘電率の材料を用いることにより、その比誘電率を調整したものである。例えば、充填物４２として、絶縁性粒子４１の比誘電率より低い比誘電率の材料を用いることにより、絶縁膜全体の比誘電率を調整（低下）することができ、かかる絶縁膜は、層間絶縁膜に好適に適用される。 （もっと読む）

【課題】 光の照射をうけても、その特性が変動することのない半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０に設けられた絶縁ゲート電界効果型トランジスタ２０と、
前記絶縁ゲート電界効果型トランジスタ２０の上方に設けられたエッチングストッパ膜３２と、
前記エッチングストッパ膜３２の上方に設けられた層間絶縁層３４と、を含み、
前記絶縁ゲート電界効果型トランジスタ２０は、
前記半導体層１０の上方に設けられたゲート絶縁層２２と、
前記ゲート絶縁層２２の上方に設けられたゲート電極２４と、
前記半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２８と、を含み、
前記ゲート絶縁層２２の外側であって、該ゲート絶縁層２２と前記不純物領域２８とに挟まれた位置以外の領域の上方には前記エッチングストッパ膜３２が除去されてなる除去領域３４が設けられている。 （もっと読む）

【課題】 ＣＭＯＳＦＥＴ内の歪みを最適化するための構造体及び方法を提供すること。
【解決手段】 ＭＯＳＦＥＴ内の歪みを最適化し、より具体的には、１つの種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方を含む歪みＭＯＳＦＥＴの半導体構造体、及び歪みＭＯＳＦＥＴを製造する方法が開示される。元の完全な厚さを有する歪み誘起ＣＡ窒化物コーティングが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方の上に形成され、この歪み誘起コーティングは、１つの種類の半導体デバイス内に最適化された十分な歪みをもたらし、別の種類の半導体デバイスの性能を劣化させる。歪み誘起ＣＡ窒化物コーティングは、別の種類の半導体デバイスの上で減少した厚さまでエッチングされ、減少した厚さの歪み誘起コーティングは、他方のＭＯＳＦＥＴ内でより少ない歪みを緩和し、他方のＭＯＳＦＥＴ内により少ない歪みをもたらす。 （もっと読む）

【課題】 ｎチャネルＭＯＳトランジスタにおいてチャネル領域に大きな圧縮応力を基板面に垂直方向に印加して特性を向上させると同時に、ｐチャネルＭＯＳトランジスタにおいて、かかる圧縮応力による特性の劣化を軽減する。
【解決手段】 前記ゲート電極を覆うように、応力を蓄積した応力蓄積絶縁膜が形成し、その際、前記応力蓄積絶縁膜のうち、前記ゲート電極を覆う部分の膜厚を、その外側の部分よりも増大させる。 （もっと読む）