半導体装置及びその製造方法
【課題】 製造方法が容易なデュアルメタルゲート構造を実現することができ、CMOSデバイス等の特性向上に寄与する。
【解決手段】 基板上に、pチャネルMISトランジスタ51とnチャネルMISトランジスタ52を具備した半導体装置であって、pチャネルMISトランジスタ51のゲート電極32の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は80%以上であり、nチャネルMISトランジスタ52のゲート電極53の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は60%以下である。
【解決手段】 基板上に、pチャネルMISトランジスタ51とnチャネルMISトランジスタ52を具備した半導体装置であって、pチャネルMISトランジスタ51のゲート電極32の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は80%以上であり、nチャネルMISトランジスタ52のゲート電極53の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は60%以下である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、同一基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを形成した半導体装置に係わり、特にゲート電極構造の改良をはかった半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、シリコンCMOS(Complementary Metal Oxide Semiconductor)デバイスにおいては、チタン,モリブデン,タングステン,タンタルなどの高融点金属、或いはこれらの窒化物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
【0003】
メタルゲート技術では、ゲート電極内部には原理的に空乏層が発生しないので、シリコンゲートの場合のように空乏層によるMISトランジスタの電流駆動力の低下は発生しない。TaCxメタルゲート技術については、例えば(非特許文献1)に記載されている。しかし、(非特許文献1)においては、TaCx物性に関して仕事関数、比抵抗以外の物性値に関しては一切報告されていない。
【0004】
ここで、nチャネルMISトランジスタにn+ シリコンと同じ仕事関数、pチャネルMISトランジスタにp+ シリコンと同じ仕事関数を有するメタルゲート電極を配する、いわゆるデュアルメタルゲート技術が存在する。デュアルメタルゲート技術では、従来のシリコンゲート技術と同じしきい値電圧の制御ができ、低いしきい値電圧を持つトランジスタの設計が可能となる。
【0005】
しかし、デュアルメタルゲート技術では、pチャネルMISトランジスタとnチャネルMISトランジスタのゲート電極材料が異なるため、ゲート電極の成膜を別々に行う必要が生じ、成膜プロセス工程増加、複雑化などの問題に加え、ゲート電極加工をpチャネルMISトランジスタとnチャネルMISトランジスタで独立に行う必要がある点が大きな問題であった。トランジスタ性能的には最も好ましいデュアルメタルゲート技術ではあるが、その実現のためには上記製造方法の複雑化の問題を解決する必要がある。
【非特許文献1】J. K. Schaeffer et al.,“Challenges for the Integration of Metal Gate Electrodes”, 2004 IEDM, p.p.287-209
【発明の開示】
【発明が解決しようとする課題】
【0006】
以上のように、トランジスタの電流駆動力を向上させ、処理速度の速いシリコンCMOSデバイスを実現するために、従来のシリコンゲートに替えてメタルゲート技術を導入することが必須である。デュアルメタルゲート技術は、トランジスタのしきい値電圧を低く設定できるため高性能化に必須な技術だが、その製造方法の複雑化が実用化の大きな障壁となっていた。
【0007】
本発明は、上記事情を考慮してなされたものであって、製造方法が容易なデュアルメタルゲート構造を実現することができ、CMOSデバイス等の特性向上に寄与し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するために本発明は、次のような構成を採用している。
【0009】
即ち、本発明の一態様は、基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを具備した半導体装置であって、前記pチャネルMISトランジスタ及びnチャネルMISトランジスタの各ゲート電極は結晶質のTa−C合金で形成され、前記pチャネルMISトランジスタのゲート電極の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は80%以上であり、前記nチャネルMISトランジスタのゲート電極の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は60%以下であることを特徴とする。
【0010】
また、本発明の別の一態様は、基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを具備した半導体装置であって、前記基板上に形成されたn型半導体領域と、前記基板上に前記n型半導体領域とは絶縁分離して形成されたp型半導体領域と、前記n型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であるTa−C合金で形成された第1下層ゲート電極と、該第1下層ゲート電極上に形成され、TaとCとの組成比(C/Ta)が1.5以上のTa−C合金で形成された第1中層ゲート電極と、該第1中層ゲート電極上に形成され、p+ 型シリコン又はシリコンゲルマニウムで形成された第1上層ゲート電極と、を含んで構成されたpチャネルMISトランジスタと、前記p型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であるTa−C合金で形成された第2下層ゲート電極と、該第2下層ゲート電極上に形成され、TaとCとの組成比(C/Ta)が1.5以上のTa−C合金で形成された第2中層ゲート電極と、該第2中層ゲート電極上に形成され、n+ 型シリコン又はシリコンゲルマニウムで形成された第2上層ゲート電極と、を含んで構成されたnチャネルMISトランジスタと、を具備したことを特徴とする。
【0011】
また、本発明の別の一態様は、基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを具備した半導体装置であって、前記基板上に前記n型半導体領域とは絶縁分離して形成されたp型半導体領域と、前記n型半導体領域上に第1ゲート絶縁膜を介して形成され、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であるTa−C合金で形成された第1下層ゲート電極と、前記第1下層ゲート電極上に形成された、金属シリサイドからなる第1上層ゲート電極と、前記第1下層ゲート電極の前記第1ゲート絶縁膜との界面領域にボロン,アルミニウムの何れかを偏析して形成された第1元素偏析層と、を含んで構成されたpチャネルMISトランジスタと、前記p型半導体領域上に第2ゲート絶縁膜を介して形成され、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であるTa−C合金で形成された第2下層ゲート電極と、前記第2下層ゲート電極上に形成された、金属シリサイドからなる第2上層ゲート電極と、前記第2下層ゲート電極の前記第2ゲート絶縁膜との界面領域にリン,砒素,アンチモンの何れかを偏析して形成された第2元素偏析層と、を含んで構成されたnチャネルMISトランジスタと、を具備したことを特徴とする。
【0012】
また、本発明の別の一態様は、基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを具備した半導体装置の製造方法において、互いに絶縁分離されたn型半導体領域及びp型半導体領域を有する基板を用意し、この基板の各領域上にゲート絶縁膜を形成する工程と、前記n型半導体領域上の前記ゲート絶縁膜上に、タンタル(Ta)と炭素(C)を交互に供給することにより、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上のTa−C合金膜を形成する工程と、前記p型半導体領域上の前記ゲート絶縁膜上に、タンタル(Ta)と炭素(C)を同時に供給することにより、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下のTa−C合金膜を形成する工程と、前記n型半導体領域及びp型半導体領域上の各合金膜をゲート電極パターンに加工する工程と、を含むことを特徴とする。
【発明の効果】
【0013】
本発明によれば、pチャネル及びnチャネルの各MISトランジスタのゲート電極のTaC(111)面の結晶配向比率を最適に設定することにより、各々のチャネルに適した仕事関数を実現することができる。そしてこの場合、各MISトランジスタのゲート電極は共に同じ材料系であることから、製造工程の簡略化をはかることができる。
【発明を実施するための最良の形態】
【0014】
まず、実施形態を説明する前に、本発明の概要及び原理を説明する。
【0015】
本発明の一実施形態は、図1に示すようなCMOSデバイスを備えた半導体装置であって、その最大の特徴は、結晶化したTaCxをpチャネルMISトランジスタ、nチャネルMISトランジスタの両方のゲート電極として有し、pチャネルMISトランジスタのTaCxは(111)配向性が強く、nチャネルMISトランジスタは(200)配向成分を増加させることにより、それぞれのゲート電極仕事関数をp+ シリコン、n+ シリコンのそれに近づけ、単一材料TaCxによってデュアルメタルゲートを実現するものである。
【0016】
なお、図中の11はSi基板、22はn型ウェル、23はp型ウェル、24は素子分離絶縁膜、25はp型拡散層、26はp型エクステンション層、27はn型拡散層、28はn型エクステンション層、31はゲート絶縁膜、32はpチャネル側のTaCxゲート電極、33はnチャネル側のTaCxゲート電極、34はゲート側壁絶縁膜、35は層間絶縁膜、51はpチャネルMISトランジスタ、52はnチャネルMISトランジスタを示している。
【0017】
ところで、TaCxメタルゲート技術については、前述した(非特許文献1)に記載されている。この従来技術と本発明が異なるのは、本発明ではTaCxをpチャネルMISトランジスタとnチャネルMISトランジスタの双方に用いているのに対し、従来技術ではnチャネルMISトランジスタにしかTaCx電極を用いていない点である。従来技術では、TaCx電極の仕事関数が4.18eVであったため、このような制約が生じていた。仮に、従来技術のTaCxをpチャネルMISトランジスタのゲート電極に用いたとしても、そのしきい値電圧は非常に高くなり、CMOSの正常動作は不可能になる。ちなみに、(非特許文献1)においては、TaCx物性に関して仕事関数、比抵抗以外の物性値に関しては一切報告されていない。
【0018】
本発明では、TaとCとの組成比(C/Ta)を0.5〜1.5に設定し、TaCxを結晶化状態で用いた。さらに、本発明者らは、(111)配向性を強くすることで4.8eV程度のp+ シリコンに近い仕事関数が得られ、(111)配向に対し(200)配向成分を増やすことでn+ シリコンに近い仕事関数が得られることを新たに見出し、これをCMOSトランジスタのデュアルメタルゲートに適用した。
【0019】
図2はその発見を示す、膜厚100nmのTaCx薄膜の結晶性を調べた実験結果を示す図である。横軸は角度(2θ)、縦軸は強度を示している。また、pMOS用TaC電極とnMOS用TaC電極のそれぞれの特性が区別できるように、縦軸方向にオフセットして示している。TaCx膜の組成は共にC/Ta〜1であるが、成膜法の違いによって、(111)回折ピークが最も強くなるものと、(200)回折ピークが最も強くなるものに作り分けできることが示された。
【0020】
上記では、TaC膜/ゲート絶縁膜/Si基板の分析用試料を用いた結果を示した。このような実験はもちろん完成したトランジスタでも実施可能であり、その場合はトランジスタのゲート電極の部分をTEM観察などで用いられるピックアップ法で切り出し、ゲート電極の断面を電子線回折法で分析すれば、(111)配向と(200)配向の割合を確認することが可能である。この場合、TEM法の電子ビームを用いるので分析位置のポジショニング精度が高い。これにより、実際にしきい値電圧制御に強く関係する、ゲート絶縁膜と接した領域のTaC膜の配向性を確認することが容易となる。
【0021】
図3は、上記のようにして配向性を変化させたときの仕事関数の変化を示した図である。TaCxがp+ シリコン同等の4.75eV以上の仕事関数を示すために、下記の(1)式で示す(111)面の結晶配向比率は80%以上の必要があることが分かった。
【0022】
TaC(111)ピーク強度
/{TaC(111)ピーク強度+TaC(200)ピーク強度}×100 …(1)
ここで、(111)面結晶配向比率は、図4のXRDスペクトルにおいて、TaC(111)ピークとTaC(200)ピーク強度の絶対値を求め、式(1)から計算する。ここで、ピーク強度の代わりに、ピーク面積を用いても良い。また、(111)面結晶配向比率を求める際には、ゲート電極のゲート絶縁膜に隣接する面と垂直方向、即ちゲート電極の膜厚方向を基準にしている。
【0023】
一方、TaCxがn+ シリコン同等の4.4eV以下の仕事関数を示すために、(111)結晶配向比率は60%以下の必要があることを本発明者らは発見した。
【0024】
なお、より望ましい(111)面結晶配向比率は、pチャネルMISトランジスタについて90%以上であり、nチャネルMISトランジスタについて5%以下である。これにより、pチャネルMISトランジスタについて4.9eV以上、nチャネルMISトランジスタについて4.2eV以下という、バルク型CMOSデバイスにとって充分しきい値電圧を、チャネル領域の不純物濃度設定などの手法に頼ることなく、低く設定できるメタルゲート電極を実現できる。
【0025】
ちなみに、図2においてそれぞれの(111)面結晶配向比率を計算すると、上側のスペクトルは84%、下側のスペクトルは10%となった。このときのTaC電極の仕事関数はそれぞれ4.80eV、4.25eVとなり、バルクCMOSトランジスタのしきい値電圧を低く設定するのに充分な値を示している。
【0026】
図4は、TaCxの組成比(C/Ta)の変化に対する結晶性変化を示す実験結果である。この実験の薄膜形成は同一の手法を用いた。C/Taを増すに従い膜の結晶回折強度が弱くなり、C/Taが2.7では回折ピークが得られていない。本発明のTaCxは結晶化していることが前提となる。組成をより細かく変化させた実験から、TaCxが結晶化するための要件としてのC/Taは1.5以下である。
【0027】
図5は、本発明のC/Taの低濃度限界を決める、TaCx/SiO2 構造を1000℃熱処理した後の断面観察結果である。C/Ta〜1.0に対しては、TaCx/SiO2 界面は1000℃熱処理後でも全く反応している様子を見せていない。これに対し、C/Ta<0.5の場合には、1000℃熱処理によりTaCx/SiO2 界面に厚さ2nm弱の界面反応層を生じていることが分かった。反応層は仕事関数変調、電気的トラップ形成などの性能劣化を引き起こすため、実用化できない。
【0028】
以上の予備的実験を通して、本発明のデュアルメタルゲートTaCxの組成的特徴は以下のように規定される。まず、本発明は結晶配向制御でデュアルメタルの機能を得るため、膜は結晶化していなくてはならないので、C/Taは1.5以下となる。一方、>1000℃耐熱性維持の観点からは、C/Taは0.5以上でなくてはならない。これにより、本発明のTaCxは0.5≦C/Ta≦1.5の範囲に規定される。本発明におけるC/Ta比の限定範囲を模式的に図6に示した。
【0029】
このように、本発明者らはTaCx薄膜の物性的特徴を詳細に調べた結果として、あるC/Ta組成範囲でTaCx膜を結晶化させ、一方でその配向性を制御することでTaCx仕事関数をn+ シリコン寄り或いはp+ シリコン寄りに変調可能であることを見出した。本発明はこの新しい発見に基づいて行われたものであり、従来技術の範疇とは異なる構成、効果を有するものである。
【0030】
本発明の構造では、pチャネルMISトランジスタとnチャネルMISトランジスタのゲート電極は共にTaCxであるため、ゲート電極加工を一括化できるという大きなメリットを有する。これにより、従来デュアルメタルゲートのように別材料を用いた場合と比較し、プロセス工程数が格段に減少し、さらにエッチングプロセス開発も短縮化される。これにより、デュアルメタルゲートの実用性が飛躍的に前進した。
【0031】
以上その概要を述べたような構成により、しきい値電圧を低く設定可能で、かつゲート空乏化の無い高性能なメタルゲートCMOSデバイスを備えた半導体装置を、容易なプロセスによって提供することが可能となる。
【0032】
以下、本発明の詳細を図示の実施形態によって説明する。
【0033】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。
【0034】
Si基板11上に、n型ウェル領域22及びp型ウェル領域23が設けられている。n型ウェル領域22とp型ウェル領域23は、STI(Shallow Trench Isolation)構造の素子分離絶縁膜24により分離されている。なお、本実施形態では基板としてバルク基板を用いたが、SOI(Silicon On Insulator)基板を用いることも可能である。
【0035】
n型ウェル領域22には、pチャネルMISトランジスタ51が設けられる。pチャネルMISトランジスタ51は、p型拡散層25と、p型エクステンション層26と、ゲート絶縁膜31と、pMOS用のTaCx電極32とを備えている。ゲート絶縁膜31はn型ウェル領域22上に設けられ、このゲート絶縁膜31上にpMOS用のTaCx電極32が設けられている。なお、本実施形態においては、ゲート絶縁膜31と、pMOS用TaCx電極32の積層構造の両側部には、シリコン窒化膜、シリコン酸化膜などの絶縁体からなるサイドウォール34が設けられている。
【0036】
また、p型エクステンション層26はゲート絶縁膜31と、pMOS用TaCx電極32の積層構造の両側のn型ウェル領域22に設けられ、p型拡散層25はサイドウォール34の両側のn型ウェル領域22に設けられている。そして、p型拡散層25はp型エクステンション層26よりもn型ウェル領域22との接合深さが深くなるように構成されている。そして、p型拡散層25及びp型エクステンション層26がpチャネルMISトランジスタ51のソース・ドレイン領域となる。
【0037】
一方、p型ウェル領域23内には、nチャネルMISトランジスタ52が設けられる。nチャネルMISトランジスタ52は、n型拡散層27と、n型エクステンション層28と、ゲート絶縁膜31と、nMOS用のTaCx電極33とを備えている。ゲート絶縁膜31はp型ウェル領域23上に設けられ、このゲート絶縁膜31上にnMOS用TaCx電極33が設けられている。なお、本実施形態においては、ゲート絶縁膜31と、nMOS用TaCx電極33の積層構造の両側部には、絶縁体からなるサイドウォール34が設けられている。
【0038】
また、n型エクステンション層28はゲート絶縁膜31と、nMOS用TaCx電極33の積層構造の両側のp型ウェル領域23に設けられ、n型拡散層27はサイドウォール34の両側のp型ウェル領域23に設けられている。そして、n型拡散層27はn型エクステンション層28よりもp型ウェル領域23との接合深さが深くなるように構成されている。そして、n型拡散層27及びn型エクステンション層28がnチャネルMISトランジスタ52のソース・ドレイン領域となる。
【0039】
次に、本実施形態の半導体装置の製造方法を、図7〜図9を参照して説明する。
【0040】
まず、図7(a)に示すように、Si基板11上に、素子分離絶縁膜24によって分離されたn型ウェル領域22及びp型ウェル領域23を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜31、pMOS用TaCx電極32を堆積する。
【0041】
ゲート絶縁膜としては、例えば、Ti・Hf・Zr及びLa等希土類元素の酸化物或いは混合酸化物、Ti・Hf・Zr及びLa等希土類元素のシリケート・アルミネート或いはこれらに窒素を添加した絶縁膜、Si3 N4 ・Al2 O3 ・Ta2 O5 ・TiO2 ・La2 O3 ・CeO2 ・ZrO2 ・HfO2 ・SrTiO3 ・Pr2 O3 或いはこれらに窒素を添加した絶縁膜などを用いることができる。ここでは一例として、厚さ1.5nmのSiONを熱酸化及びプラズマ窒化により堆積した。High-Kゲート絶縁膜の形成には、MOCVD(Metal organic chemical vapor deposition)法、ALD(Atomic layer deposition)法、MBE(Molecular beam epitaxy)法、PVD(Physical vapor deposition)法などを用いることができる。
【0042】
pMOS用TaCx電極32は、TaとCの組成比(C/Ta)を0.5〜1.5の範囲に調整したTaC化合物ターゲットを用いたAr雰囲気によるスパッタリングにより形成した。本実施形態における組成比(C/Ta)は1.0、膜厚は100nmであった。また、Ar流量は1〜20sccm、TaCターゲットに印加する電力は50〜500W、スパッタリング時の装置内真空度は0.01〜0.4Paの範囲で行うことが可能である。これにより、(111)面結晶配向比率が80%以上のTaC電極32を形成することができる。上記の方法で形成されたTaC層は膜内部にストレスを有しており、このストレスが(111)面の優先的に配向させるための駆動力となっている。
【0043】
また、(111)面結晶配向比率80%以上のpMOS用TaC電極32をより効率良く形成するためには、膜厚方向にTa層とC層を交互に存在させることが有効である。この成膜方法の原理を、図10(a)〜(c)に模式的に示す。TaCは立方晶の結晶構造をとり、その(111)面は、Taと層とC層が交互に積み重ねられた構造となっている。従って、成膜段階でTaC(111)面と同様の原子配置を意図的に形成することで、より効率的に(111)面に配向したTaC薄膜を得ることが可能になる。
【0044】
このような製造方法は、ALD的手法により実現することが可能である。即ち、Taソースの供給とCソースの供給を、図10に示すように1層ずつ、交互に行えば良い。ここで、Taソースとしてクロライド系、アミド系、イミド系などの比較的蒸気圧の高い原料を用いることができ、Cソースとしてはアセチレン、CH4 ,C2 H4 ,CCl4 ,COなどを用いることが可能である。
【0045】
また、スパッタ法を用いても、上記製造方法は実現可能である。この場合には、複数のカソードを有するマルチカソードスパッタリング装置を用い、TaターゲットとCターゲットを装着する。Taターゲット1層分のスパッタリングと、Cターゲット1層分のスパッタリングを交互に行うことにより、pMOS用TaC薄膜を成膜できる。
【0046】
ここで、ゲート絶縁膜上に成膜する順序は、Cから始めてもTaから始めても、(111)面配向性の良し悪しには大きな影響を与えない。但し、ゲート絶縁膜上にCから成膜した場合には、ゲート絶縁膜上でCがTaと結合しない状態で存在することになるから、この成膜段階においてはゲート絶縁膜中への炭素の移動がより起こりやすい状況となる。ゲート絶縁膜中におけるCは固定電荷の起源となりデバイス特性を劣化させることが知られているため、本実施形態における成膜の順序としては、Ta層を先に堆積することがより望ましい。
【0047】
また、この工程の後に、pMOS用TaCx電極32の表面を極薄く酸化する処理を施すと、後工程におけるTaCx電極の耐プロセス性が向上する。ここでは、1000℃のスパイクアニールを、1%酸素雰囲気で行うことにより、TaCx表面に膜厚1nm以下の酸化層を形成した。
【0048】
次に、図7(a)の構造に対し全面にSiN層36を堆積し、通常のリソグラフィー技術とエッチング技術を用いて、n型ウェル領域22上部のみSiN層36で被覆する。このSiN層36をマスクとして、通常のエッチングガスによって、p型ウェル領域23上のpMOS用TaCx電極32を除去する。これにより、図7(b)の構造を得る。
【0049】
次に、図7(b)の構造全面に、nMOS用TaCx電極33を堆積し、図7(c)の構造を得る。(111)面結晶配向比率が60%以下のnMOS用TaCx電極33を形成するためには、先述のpMOS用TaCx電極32の形成とは異なり、膜厚方向にTaとCが交互に存在しないように成膜することが重要である。この成膜原理の模式図を、図11に示す。
【0050】
CVD法によりnMOS用TaCx電極33を形成するためには、TaソースとCソースを同時供給することが重要である。これにより、1層にTaとCは共存しながらTaCの成膜が進行するため、(111)面が形成されにくく、むしろ(200)面が形成されやすくなる。ここで、TaソースとCソースはpMOS用TaCx電極32の形成に用いたものと同様でかまわない。
【0051】
スパッタリング法を用いる場合、TaターゲットとCターゲットの同時スパッタリングを用いることが望ましい。この場合、pMOS用TaCx電極32の形成法とは異なり、TaとCを同時にスパッタリングすることで、(111)面が形成されにくく、(200)面が形成されやすくなる。本実施形態においては、C/Ta=1.0のTaCx膜を、TaとCの2ターゲットの同時スパッタリングにより100nm堆積した。この膜の堆積はCVD法やMBE法などの手法を用いてもかまわない。
【0052】
また、この工程の後に、nMOS用TaCx電極33の表面を極薄く酸化する処理を施すと、後工程におけるTaCx電極の耐プロセス性が向上する。ここでは、1000℃のスパイクアニールを、1%酸素雰囲気で行うことにより、TaCx表面に膜厚1nm以下の酸化層を形成した。
【0053】
次に、図7(d)に示すように、SiN膜36の除去により、n型ウェル領域22上部のnMOS用TaCx電極33をリフトオフにより除去する。具体的には、例えば熱燐酸プロセスによってSiNを溶解することができる。そしてこの場合、TaCxはその配向性によらず熱燐酸には溶解しないため、図7(d)の構造を得ることが可能である。
【0054】
次に、図8(e)に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン37を形成し、塩素系、臭素系などの通常のエッチングガスを用いてTaCx電極32,33及びゲート絶縁膜31を加工した。このプロセスで、pMOS用TaCx電極32とnMOS用TaCx電極33は、配向性は異なるものの組成が同一であり、エッチングレートは殆ど同一であるため、両トランジスタの一括加工が可能となる。
【0055】
次に、図8(f)に示すように、O2 アッシャー処理によりレジストパターン37を除去する。この際、pMOS用TaCx電極32及びnMOS用TaCx電極33の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってO2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、pMOS用TaCx電極32及びnMOS用TaCx電極33は元来耐薬品性が強いが、これに加えてその表面(上面、側面とも)が薄い酸化物で被覆されているため、硫酸と過酸化水素水の混合液に浸食されにくい。
【0056】
次に、図8(g)に示すように、n型ウェル領域22の上部をレジスト(図示せず)で保護し、p型ウェル領域23の領域に、n型の不純物、例えばリン,砒素,アンチモンなどをイオン注入する。そして、n型ウェル領域22上のレジストを除去した後、1000℃以上のスパイクアニールにより、n型エクステンション層28を形成した。
【0057】
次に、図8(h)に示すように、p型ウェル領域22の上部をレジスト(図示せず)で保護し、n型ウェル領域22の領域に、p型の不純物、例えばボロン,インジウムなどをイオン注入する。そして、p型ウェル領域22上のレジストを除去した後、1000℃以上のスパイクアニールにより、p型エクステンション層26を形成した。
【0058】
次に、図9(i)に示すように、通常のプロセスでゲート側壁絶縁膜34を形成した。即ち、基板上の全面にCVD法等により酸化膜などを堆積した後、TaCx電極32,33の上面が露出するまでRIE等でエッチバックする。
【0059】
次に、図9(j)に示すように、n型ウェル領域22の上部をレジスト38で保護し、p型ウェル領域23の領域に、n型の不純物、例えばリン,砒素,アンチモンなどをイオン注入し、n型注入領域27aを形成した。
【0060】
次に、図9(k)に示すように、n型ウェル領域22上のレジスト38を剥離し、p型ウェル領域23の上部をレジスト39で保護した後に、n型ウェル領域22に、p型の不純物、例えばボロン,インジウムなどをイオン注入し、p型注入領域25aを形成した。
【0061】
次に、図9(l)に示すように、p型ウェル領域23上のレジスト39を剥離した後に、900℃以上の熱処理を行うことで、n型拡散層27、p型拡散層25を完全に活性化させた。
【0062】
これ以降は、層間絶縁膜35の形成、平坦化処理など通常の工程を経て、前記図1の構造を得ることができた。
【0063】
ところで、先述のXRDを用いた実験では、TaCx膜の配向性に関する平均的情報しか分からないため、膜厚方向に配向性の分布があった場合、膜の平均的な配向性とゲート絶縁膜近傍の配向性が異なる可能性もあった。MIS構造の仕事関数を決定するのはゲート絶縁膜界面近傍のTaCx配向性なので、この深さ方向分布を確認する必要がある。
【0064】
図12は、本実施形態におけるnMOS用TaCx電極33((200)配向成分が多い)/SiO2 /Si−MIS構造のデバイス完成時点での断面を示すTEM写真である。上図は通常の明視野TEM像であり、下図はTaCx電極内部の結晶粒連続性を確認するための暗視野TEM像の実験結果である。暗視野像において、白いコントラストで示される部分は特定の方位に配向したTaC結晶粒を示す。
【0065】
図12の暗視野観察結果から、膜厚方向に連続した単一TaC粒子が形成されていることが分かった。即ちこの実施形態においては、厚さ100nmのTaCx膜のゲート絶縁膜に接する部分で(200)配向の割合が高くなっていて、このことが低い仕事関数につながっていることが確認された。
【0066】
以上説明したように本実施形態によれば、pチャネルMISトランジスタ51のゲート電極32及びnチャネルMISトランジスタ52の各ゲート電極33を共にTa−C合金で形成し、各々のゲート電極32,33におけるTaCの結晶配向比率を最適に設定することにより、各々のMISトランジスタのしきい値電圧を低く設定でき、低抵抗で耐熱性を有し、空乏化の問題がないゲート電極を有するCMOSデバイスを得ることができる。また、各々のMISトランジスタのゲート電極は共に同じ材料系であることから、このCMOSデバイスを製造する際のステップ数が増加するのを防止できると共に、複雑なプロセスが必要でなくなる。
【0067】
(第2の実施形態)
図13は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0068】
本実施形態におけるCMOSデバイスの構造は、第1の実施形態の構造において、pチャネルMISトランジスタ51のpMOS用TaCx電極32の上部にnMOS用TaCx電極33を配した構造となっている。この構造は、TaCx電極形成プロセス容易化の工夫をしたときの特徴であり、実施可能性の高い構造である。
【0069】
本実施形態の半導体装置の製造方法を、図14(a)〜(d)を参照して説明する。
【0070】
まず、図14(a)に示すように、Si基板11上に、素子分離絶縁膜24によって分離されたn型ウェル領域22及びp型ウェル領域23を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜31を堆積する。ここで、ゲート絶縁膜としては、Ti・Hf・Zr及びLa等希土類元素の酸化物或いは混合酸化物、Ti・Hf・Zr及びLa等希土類元素のシリケート・アルミネート或いはこれらに窒素を添加した絶縁膜、Si3 N4 ・Al2 O3 ・Ta2 O5 ・TiO2 ・La2 O3 ・CeO2 ・ZrO2 ・HfO2 ・SrTiO3 ・Pr2 O3 或いはこれらに窒素を添加した絶縁膜などを用いることができる。ここでは一例として、厚さ3nmのHfSiON(Hf/Hf+Si〜0.5、窒素濃度20原子%)をMOCVD法により堆積した。堆積法としては、ALD法,MBE法,PVD法などを用いることができる。
【0071】
引き続いて、ゲート絶縁膜31上に通常のプロセスを用いてSiN層36を堆積し、通常のリソグラフィー技術とウェットエッチング技術を用いて、n型ウェル領域22上のSiN膜36のみを除去する。これに続いて、ウェハ全面にpMOS用TaCx電極32を堆積し、図14(a)の構造を得る。ここで、TaCx電極の膜厚は1.5nm以上の必要がある。本実施形態では、TaCx電極の膜厚は5nmとした。
【0072】
次に、図14(b)に示すように、熱燐酸エッチングなどによりSiN層36を除去することによって、その上部に形成されたpMOS用TaCx電極32をリフトオフにより除去した。第1の実施形態と比較し、TaCx除去にドライエッチングでなくリフトオフ法を用いたことが本実施形態の特徴であり、これによりドライエッチングによるゲート絶縁膜へのダメージ導入、有限の選択比しか得られないことに起因するp型ウェル領域23上部のゲート絶縁膜31の薄膜化(オーバーエッチング)等の問題を回避可能となる。
【0073】
次に、図14(c)に示すように、ウェハ上の全面にnMOS用TaCx電極33を堆積した。
【0074】
次に、図14(d)に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン37を形成した後、通常のエッチングガスを用いてTaCx電極33,32及びゲート絶縁膜31を加工した。このプロセスで、pMOS用TaCx電極32とnMOS用TaCx電極33は配向性は異なるものの組成が同一であり、エッチングレートは殆ど同一であるため、両トランジスタの一括加工が可能となる。
【0075】
この後、レジスト除去、n型エクステンション層28、p型エクステンション層26、ゲート側壁絶縁膜34、n型拡散層27、p型拡散層25、層間絶縁膜35の形成を経て、前記図13の構造を完成させた。
【0076】
このような構成であれば、先の第1の実施形態と同様の効果が得られるのは勿論のこと、ゲート絶縁膜31に対するエッチングダメージの低減及びゲート絶縁膜の薄膜化を回避することができ、より高性能のCMOSデバイスを実現することが可能となる。
【0077】
(第3の実施形態)
図15は、本発明の第3の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0078】
本実施形態におけるCMOSデバイスの構造は、第1の実施形態の構造において、pチャネルMISトランジスタ51におけるpMOS用TaCx電極32上に、シリコンゲート緩衝TaCx層41、その上部にp+ シリコンゲート電極42を有し、nチャネルMISトランジスタ52におけるnMOS用TaCx電極33上に、シリコンゲート緩衝TaCx層41、n+ シリコンゲート電極43を有する構造である。
【0079】
この構造は、ゲート電極の最上部にシリコンゲートを配することでプロセス整合性を高めた構造であり、実施可能性の高い構造である。
【0080】
本実施形態の半導体装置の製造方法を、図16及び図17を参照して説明する。
【0081】
まず、図16(a)に示すように、Si基板11上に、素子分離絶縁膜24によって分離されたn型ウェル領域22及びp型ウェル領域23を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜31、pMOS用TaCx電極32、SiN層36を連続して堆積する。続いて、通常のリソグラフィー技術、エッチング技術によってp型ウェル領域23上部のSiN層36、pMOS用TaCx電極32を除去した後、レジストを剥離することで図16(a)の構造を得る。
【0082】
ここで、本実施形態ではゲート絶縁膜はいかなるものでもよいが、ここでは一例として、厚さ3nmのHfSiON(Hf/Hf+Si〜0.5、窒素濃度20原子%)をMOCVD法により堆積した。堆積法としては、ALD法,MBE法,PVD法などを用いることができる。また、pMOS用TaCx電極32は6nmの厚さで成膜し、SiN層36は50nmの厚さで堆積した。pMOS用TaCx電極32は、後述の理由により5nmより大きい必要がある。
【0083】
次に、図16(b)に示すように、ウェハ上の全面にnMOS用TaCx電極33を堆積した。次に、図16(c)に示すように、熱燐酸処理によりSiN層16を除去することによって、その上部を被覆していたnMOS用TaCx電極33をリフトオフにより除去する。
【0084】
次に、図16(d)に示すように、ウェハ上の全面にシリコンゲート緩衝用TaCx層41、ノンドープシリコン44を連続して堆積した。シリコンゲート緩衝用TaCx層41の組成比(C/Ta)は、後述の要請から1.5以上に限定される。また、その膜厚は後述の理由により5nm以上であることが必要である。本実施形態のシリコンゲート緩衝用TaCx層41はC/Ta=2.7、膜厚10nmであった。ここで、ノンドープシリコン層にGe/Ge+Si〜0.3程度のGeが添加されていても良く、その膜厚は本実施例においては100nmであった。
【0085】
次に、図17(e)に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン37を形成する。このレジストパターン37をマスクとして、通常用いられるエッチングガスによってノンドープシリコン44、シリコンゲート緩衝用TaCx層41、pMOS用TaCx電極32及びnMOS用TaCx電極33、ゲート絶縁膜31を一括でエッチングした。
【0086】
次に、図17(f)に示すように、O2 アッシャー処理によりレジストパターン37を除去する。この際、シリコンゲート緩衝用TaCx層41、pMOS用TaCx電極32及びnMOS用TaCx電極33の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってO2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。
【0087】
本実施形態は第1及び第2の実施形態とは異なり、TaCx電極上部はノンドープシリコン44で被覆されており、僅かに端面が露出しているのみである。その僅かに露出したTaCx電極の表面は薄い酸化物で被覆されている。これにより、本実施形態のゲート積層構造は、第1、2の実施形態にもまして硫酸と過酸化水素水の混合液に浸食されにくく、プロセス条件の余裕が大きい。例えば、残渣物をより徹底的に除去するための長時間処理などを施す場合には本実施形態の構造耐性が効果を発揮する。
【0088】
次に、第1、2の実施形態と同様のプロセスで、図17(g)に示すように、n型エクステンション層28、p型エクステンション層26を形成した。さらに、第1、2の実施形態と同様の工程で、図17(h)に示すように、ゲート側壁絶縁膜34を形成し、引き続いてn型拡散層27、p型拡散層25を形成した。
【0089】
これ以降は、層間絶縁膜35の形成、平坦化処理など通常の工程を経て、前記図15の構造を得ることができた。
【0090】
本実施形態の特徴は、第1の実施形態と同様のデバイス特性を、TaCx層をシリコンゲートにより被覆することで格段に高いプロセス耐性を持って実現できる点である。そして、本実施形態が特に優れているのは、仕事関数を制御するためのメタルゲートと全く同じ構成元素でシリコンゲートとの緩衝層を形成することで、非常に安定性の高いゲートスタック構造を提供できる点にある。
【0091】
従来技術で、仕事関数を制御するメタルゲートの上部にシリコンゲートを積層させる際、シリコンを低抵抗化させるための不純物がメタルゲートに拡散し、メタルゲートの仕事関数変調、シリコンゲートの不純物濃度低下などの弊害を招いていた。これに対し、TaSiNなどの非晶質的な構造を持つメタルゲートをシリコンとの緩衝層に利用すれば、上記弊害は回避される。
【0092】
しかしながら、不純物の侵入を防ぐシリコンゲートとの緩衝層として適した非晶質メタル材料としては、従来TaSiN以外の材料が存在しなかった。一方、仕事関数を制御するためのデュアルメタルゲートはTaSiN以外の材料で構成される。このような異種元素の積層構造では、熱処理によって相互拡散が起き易い。これにより、仕事関数を制御するためのデュアルメタルゲートの内部までTa,Si,Nなどの元素が拡散し、仕事関数が意図しない値になる可能性が高かった。
【0093】
本実施形態では、仕事関数を制御するためのメタルゲートは配向を変えたTaCx層、シリコンゲートとの緩衝層としてはC/Taを1.5以上に高くしてその構造を非晶質的なものにしたTaCx層を用いている。仕事関数制御メタルゲートと緩衝層が同一元素で構成されるため、従来のTaSiNのような異種元素を用いるが故の弊害が完全に解決される。
【0094】
本実施形態におけるpMOS用TaCx電極32、nMOS用TaCx電極33のC/Taは、それが結晶化するための制約として前記図4及び図6から、0.5以上で1.5以下でなくてはならない。
【0095】
また、本実施形態における仕事関数制御のためのpMOS用TaCx電極32、nMOS用TaCx電極33の厚さは5nmより大きい必要である。これ以下の膜厚だと、シリコンゲート緩衝用TaCx層41の仕事関数が機能してしまい、下層電極の仕事関数でしきい値電圧を制御できなくなるためである。
【0096】
また、本実施形態におけるシリコンゲート緩衝用TaCx層41の組成はこの層が非晶質、或いは母相と5nm以下のサイズの析出相とに相分離した構造を持つために、C/Taが1.5以上であることが必要である(図4、図6参照)。これにより、シリコンゲートからの不純物拡散を効率的に抑制できる。
【0097】
図23は、(C/Ta)〜2.7の場合のTaCx膜の断面TEM像である。TaCx膜は白黒のコントラストを示している。黒い箇所にはTaが集積しており、白い箇所はカーボンがリッチになっている。Taが集積している領域のサイズは、この組成では1nm以下であった。
【0098】
図24は、本発明のTaCゲート電極の特徴を示した模式図である。CリッチなTaCx(2<x)母相の中に、直径5nm以下のTaC析出相が形成されている。TaC析出相は結晶化していてもよく、非晶質状態であってもよい。TaCx(2<x)母相は非晶質状態である。TaC析出相は、前記図23の実験結果では黒いコントラストで示されている。
【0099】
また、シリコンゲート緩衝用TaCx層41の厚さは5nm以上の必要がある。これは、TaCx電極層がこれより薄くなると、上記不純物侵入抑制効果が発揮されなくなるためである。
【0100】
(第4実施形態)
図18は、本発明の第4の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0101】
本実施形態におけるCMOSデバイスの構造は、pチャネルMISトランジスタ51のゲート絶縁膜31の上部に第1元素偏析層46を配し、そのさらに上部にpMOS用TaCx電極32、金属シリサイド45がこの順に積層されたゲート積層構造を有し、nチャネルMISトランジスタ52におけるゲート絶縁膜31の上部に第2元素偏析層47を配し、そのさらに上部にnMOS用TaCx電極33、金属シリサイド45がこの順に積層されたゲート積層構造を有する構造である。
【0102】
本実施形態の構造は、p(n)チャネルMISトランジスタのp(n)MOS用TaCx電極のゲート絶縁膜との界面に元素偏析層を配することで、第1〜第3の実施形態で説明したよりも、pMOS用には更に仕事関数を高く、nMOS用には更に仕事関数を低くすることができ、しきい値電圧を更に低くした高性能なCMOSデバイスを可能とするものである。
【0103】
本実施形態の半導体装置の製造方法を、図19〜図21を参照して説明する。
【0104】
まず、第3の実施形態と同様の工程を行って、前記図16(c)と同様の図19(a)の構造を得る。ここで、n型ウェル領域22上にはpMOS用TaCx電極32、p型ウェル領域23上にはnMOS用TaCx電極33が形成されている。
【0105】
次に、図19(a)のウェハ上の全面にノンドープシリコン44、SiN膜36をこの順序で堆積し、図19(b)の構造を得た。ノンドープシリコン44、SiN膜36とも、通常用いられるCVDなどの堆積手法により成膜することができる。また、ノンドープシリコン44には、30原子%程度までのゲルマニウムが含まれていても良い。
【0106】
次に、通常のLSI工程で用いられるフォトリソグラフィー技術によりゲート電極パターンをレジストにより形成し、SiN膜36をゲート電極形状に加工する。引き続いて、SiN膜36をマスクとして、ノンドープシリコン44、pMOS用TaCx電極32、nMOS用TaCx電極33、ゲート絶縁膜31を一括加工して図19(c)の構造を得る。このプロセスは、塩素を含むエッチングガスなどを用いた反応性イオンエッチングによって行うことができる。
【0107】
引き続き、先の実施形態と同様にエクステンション形成、ゲート側壁形成、拡散層の形成を行い、層間絶縁膜の堆積と平坦化を行うことにより、図20(d)の構造を得た。ここで、エクステンション及び拡散層形成プロセスにおいては、ノンドープシリコン44はその上部をSiNで被覆されているため不純物は導入されていない。
【0108】
次に、図20(e)に示すように、図20(d)の構造全面に金属層48、ここでは一例としてNiを100nm堆積した。
【0109】
続いて、比較的低温でウェハを熱処理することで、金属層48とノンドープシリコン44を固相反応させ、全てのノンドープシリコンを金属シリサイド45へと変化させる。その熱処理条件は、350〜600℃の範囲で、60秒程度の時間、窒素雰囲気で行うことができる。熱処理時間は適宜変更することができ、熱処理雰囲気はアルゴン、水素などの不活性ガスを用いても良い。このような実験条件のもとで、Niを用いた場合には、NiSi(モノシリサイド)層45が形成される。NiSi層45の上部には未反応のNi層44が残されるが、これは硫酸と過酸化水素水の混合溶液に浸すことにより、Ni層44のみを溶解し、NiSi層45をウェハ上に残すことが可能である。これにより、図20(f)の構造を得ることができた。
【0110】
ノンドープシリコンにGeが含まれていたときには、上記のプロセスと全く同様の工程によって金属ジャーマノシリサイド、本実施形態の場合にはNiSiGeが形成される。未反応Niの選択エッチングは、NiSi同様に実施することができる。
【0111】
次に、図21(g)に示すように、pチャネルMISトランジスタ領域の上部をマスク材61で被覆して、nチャネルMISトランジスタ領域のみ開口し、nチャネルMISトランジスタ52のNiSi層45に対し不純物をイオン注入した。この場合、不純物の種類はリン,砒素,アンチモンなどを用い、注入量はおよそ1015〜1016cm-2、加速エネルギーは不純物の質量に応じて、NiSi層45内部にとどまるような条件で行う。
【0112】
さらに、図21(g)の構造を熱処理することで、注入したリンなどの不純物をゲート絶縁膜31とnMOS用TaCx電極33の界面に偏析させ、第2元素偏析層47を形成し、図21(h)の構造を得た。熱処理条件は400℃〜600℃の間で、60秒程度の時間、窒素などの不活性雰囲気で行えば良い。
【0113】
次に、図21(i)に示すように、nチャネルMISトランジスタ領域の上部をマスク材62で被覆し、pチャネルMISトランジスタ領域のNiSi層45に対し不純物をイオン注入した。この場合、不純物の種類はボロン,BF2 ,アルミニウムなどを用い、注入量はおよそ1015〜1016cm-2、加速エネルギーは不純物の質量に応じて、NiSi層45の内部にとどまるような条件で行う。
【0114】
引き続き熱処理を行い、注入したボロンなどの不純物をゲート絶縁膜31とpMOS用TaCx電極32の界面領域に偏析させ、第1元素偏析層46を形成した。熱処理条件は400℃〜600℃の間で、60秒程度の時間、窒素などの不活性雰囲気で行えば良い。この後、マスク材62を除去することにより、前記図18の構造を実現した。第1元素偏析層46の厚さは、1原子層以上5原子層以下となる。1原子層あれば、しきい値電圧を制御するのに充分安定した仕事関数の変化が得られるが、これ以下では図22のような不純物変調による仕事関数変化は得られがたい。5原子層以上だと、偏析不純物そのものが有する仕事関数が作用しはじめる。この場合、図22に示したようなTaC配向と不純物偏析による変調の足し合わせによる仕事関数とは全く異なる仕事関数が示されるので、本発明の効果が得られない。
【0115】
不純物偏析層の厚さは、さらに好ましくは、1原子層以上3原子層以下である。原理的には、不純物偏析層は1原子層あれば本発明の効果が得られるが、不純物が界面以外の箇所に拡散する可能性、不純物偏析層が空間的に不均一に形成される可能性などを考慮すれば、余裕を見てある程度厚めの不純物偏析層を形成することにより、確実な効果を期待できる。5原子層までは本発明の効果が得られるが、厚い極限としては3原子層程度が最適である。
【0116】
これは、本発明が電極形成後のイオン注入により不純物を添加していることが関係している。典型的には、3原子層は1×1016cm-2で実現できるが、4原子層を作るためには2×1016cm-2必要である。4原子層作るために注入するイオンは機能的には無駄である。かたや1016cm-2台のイオン注入には大電流、長時間のイオン注入が必要で、このオーダーとなると少しでも注入量を下げることがコスト的に求められる。以上のように、3原子層以下の制約は、製造コスト上の課題から決まる制約である。
【0117】
ここで、第1元素偏析層46ないし第2元素偏析層47を別々の熱処理で形成するプロセスを説明したが、両元素偏析層を同一の熱処理で形成させることも可能である。これは、金属シリサイド/TaCx積層ゲート電極中の拡散係数が同程度の不純物元素を用いる場合に可能となることであり、例えばnチャネルMISトランジスタに対してリン、pチャネルMISトランジスタに対してボロンといった組み合わせの不純物元素を用いるときにはこのプロセスが実現できる。これにより、製造プロセスが簡略化する。
【0118】
本実施形態は、金属シリサイド/TaCx電極積層ゲート電極を形成後、金属シリサイドに対し元素注入を行い、それを熱拡散させゲート絶縁膜とTaCx電極界面に偏析させる、というやや複雑な工程をとる。本実施形態においては、金属シリサイド、TaCxとも多結晶構造であり、その結晶粒界は不純物拡散にとっての高速拡散路として作用する。従って、金属シリサイドに導入された不純物元素は比較的容易に電極中を拡散し、ゲート絶縁膜との界面に偏析する。金属ゲート中の拡散は600℃以下の低温で高速に生じるため、この拡散プロセスによりゲート絶縁膜31中へ不純物が浸透しデバイス特性を劣化させる恐れは全く無い。
【0119】
図22は、本実施形態の効果を説明するための図である。第1〜第3の実施形態においては、ほぼ理想的な仕事関数がTaCx電極の配向制御により実現されていたものの、更にトランジスタのしきい値電圧を下げるためには、nチャネルMISトランジスタ52に対し4eV、pチャネルMISトランジスタ51に対し5eV程度の仕事関数がそれぞれ必要であった。本実施形態では、TaCxの配向制御による仕事関数制御に、元素偏析による仕事関数変調作用を組み合わせることにより、この理想的仕事関数を達成することが可能となった。これにより、理想に近い低しきい値電圧のCMOSデバイスを実現することができた。
【0120】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0121】
【図1】第1の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図2】成膜法の違いによるTaCx電極の配向性変化を示す特性図。
【図3】TaCx電極配向性と仕事関数との関係を示す特性図。
【図4】TaCx電極組成と結晶性の変化との関係を示す特性図。
【図5】TaCxの組成比(C/Ta)の変化に対するMIS構造の耐熱性能変化を説明するためのもので、TaCx電極の断面TEM像を示す顕微鏡写真。
【図6】TaとCとの混合比(C/Ta)規定の根拠を示す模式図。
【図7】第1の実施形態に係わる半導体装置の製造工程を示す断面図。
【図8】第1の実施形態に係わる半導体装置の製造工程を示す断面図。
【図9】第1の実施形態に係わる半導体装置の製造工程を示す断面図。
【図10】pMOS用TaCx電極の形成方法を説明するための模式図。
【図11】nMOS用TaCx電極の形成方法を説明するための模式図。
【図12】第1の実施形態におけるnMOS用TaCx電極/SiO2 /Si構造のデバイス完成時点での断面TEM像を示す顕微鏡写真。
【図13】第2の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図14】第2の実施形態に係わる半導体装置の製造工程を示す断面図。
【図15】第3の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図16】第3の実施形態に係わる半導体装置の製造工程を示す断面図。
【図17】第3の実施形態に係わる半導体装置の製造工程を示す断面図。
【図18】第4の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図19】第4の実施形態に係わる半導体装置の製造工程を示す断面図。
【図20】第4の実施形態に係わる半導体装置の製造工程を示す断面図。
【図21】第4の実施形態に係わる半導体装置の製造工程を示す断面図。
【図22】第4の実施形態に係わる半導体装置の仕事関数機能の改良を説明するための図。
【図23】C/Ta〜2.7の場合のTaCx膜の断面TEM像を示す顕微鏡写真。
【図24】TaCx電極の特徴を説明するための模式図。
【符号の説明】
【0122】
11…Si基板
22…n型ウェル領域
23…p型ウェル領域
24…素子分離絶縁膜
25…p型拡散層
25a…p型注入領域
26…p型エクステンション層
27…n型拡散層
27a…n型注入領域
28…n型エクステンション層
31…ゲート絶縁膜
32…pMOS用TaCx電極
33…nMOS用TaCx電極
34…ゲート側壁絶縁膜
35…層間絶縁膜
51…pチャネルMISトランジスタ
52…nチャネルMISトランジスタ
36…SiN層
37…ゲート電極レジストパターン
38,39…レジスト
41…シリコンゲート緩衝用TaCx層
42…p+ シリコンゲート電極
43…n+ シリコンゲート電極
44…ノンドープシリコン
45…金属シリサイド
46…第1元素偏析層
47…第2元素偏析層
48…金属層
61,62…マスク材
【技術分野】
【0001】
本発明は、同一基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを形成した半導体装置に係わり、特にゲート電極構造の改良をはかった半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、シリコンCMOS(Complementary Metal Oxide Semiconductor)デバイスにおいては、チタン,モリブデン,タングステン,タンタルなどの高融点金属、或いはこれらの窒化物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
【0003】
メタルゲート技術では、ゲート電極内部には原理的に空乏層が発生しないので、シリコンゲートの場合のように空乏層によるMISトランジスタの電流駆動力の低下は発生しない。TaCxメタルゲート技術については、例えば(非特許文献1)に記載されている。しかし、(非特許文献1)においては、TaCx物性に関して仕事関数、比抵抗以外の物性値に関しては一切報告されていない。
【0004】
ここで、nチャネルMISトランジスタにn+ シリコンと同じ仕事関数、pチャネルMISトランジスタにp+ シリコンと同じ仕事関数を有するメタルゲート電極を配する、いわゆるデュアルメタルゲート技術が存在する。デュアルメタルゲート技術では、従来のシリコンゲート技術と同じしきい値電圧の制御ができ、低いしきい値電圧を持つトランジスタの設計が可能となる。
【0005】
しかし、デュアルメタルゲート技術では、pチャネルMISトランジスタとnチャネルMISトランジスタのゲート電極材料が異なるため、ゲート電極の成膜を別々に行う必要が生じ、成膜プロセス工程増加、複雑化などの問題に加え、ゲート電極加工をpチャネルMISトランジスタとnチャネルMISトランジスタで独立に行う必要がある点が大きな問題であった。トランジスタ性能的には最も好ましいデュアルメタルゲート技術ではあるが、その実現のためには上記製造方法の複雑化の問題を解決する必要がある。
【非特許文献1】J. K. Schaeffer et al.,“Challenges for the Integration of Metal Gate Electrodes”, 2004 IEDM, p.p.287-209
【発明の開示】
【発明が解決しようとする課題】
【0006】
以上のように、トランジスタの電流駆動力を向上させ、処理速度の速いシリコンCMOSデバイスを実現するために、従来のシリコンゲートに替えてメタルゲート技術を導入することが必須である。デュアルメタルゲート技術は、トランジスタのしきい値電圧を低く設定できるため高性能化に必須な技術だが、その製造方法の複雑化が実用化の大きな障壁となっていた。
【0007】
本発明は、上記事情を考慮してなされたものであって、製造方法が容易なデュアルメタルゲート構造を実現することができ、CMOSデバイス等の特性向上に寄与し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するために本発明は、次のような構成を採用している。
【0009】
即ち、本発明の一態様は、基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを具備した半導体装置であって、前記pチャネルMISトランジスタ及びnチャネルMISトランジスタの各ゲート電極は結晶質のTa−C合金で形成され、前記pチャネルMISトランジスタのゲート電極の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は80%以上であり、前記nチャネルMISトランジスタのゲート電極の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は60%以下であることを特徴とする。
【0010】
また、本発明の別の一態様は、基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを具備した半導体装置であって、前記基板上に形成されたn型半導体領域と、前記基板上に前記n型半導体領域とは絶縁分離して形成されたp型半導体領域と、前記n型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であるTa−C合金で形成された第1下層ゲート電極と、該第1下層ゲート電極上に形成され、TaとCとの組成比(C/Ta)が1.5以上のTa−C合金で形成された第1中層ゲート電極と、該第1中層ゲート電極上に形成され、p+ 型シリコン又はシリコンゲルマニウムで形成された第1上層ゲート電極と、を含んで構成されたpチャネルMISトランジスタと、前記p型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であるTa−C合金で形成された第2下層ゲート電極と、該第2下層ゲート電極上に形成され、TaとCとの組成比(C/Ta)が1.5以上のTa−C合金で形成された第2中層ゲート電極と、該第2中層ゲート電極上に形成され、n+ 型シリコン又はシリコンゲルマニウムで形成された第2上層ゲート電極と、を含んで構成されたnチャネルMISトランジスタと、を具備したことを特徴とする。
【0011】
また、本発明の別の一態様は、基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを具備した半導体装置であって、前記基板上に前記n型半導体領域とは絶縁分離して形成されたp型半導体領域と、前記n型半導体領域上に第1ゲート絶縁膜を介して形成され、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であるTa−C合金で形成された第1下層ゲート電極と、前記第1下層ゲート電極上に形成された、金属シリサイドからなる第1上層ゲート電極と、前記第1下層ゲート電極の前記第1ゲート絶縁膜との界面領域にボロン,アルミニウムの何れかを偏析して形成された第1元素偏析層と、を含んで構成されたpチャネルMISトランジスタと、前記p型半導体領域上に第2ゲート絶縁膜を介して形成され、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であるTa−C合金で形成された第2下層ゲート電極と、前記第2下層ゲート電極上に形成された、金属シリサイドからなる第2上層ゲート電極と、前記第2下層ゲート電極の前記第2ゲート絶縁膜との界面領域にリン,砒素,アンチモンの何れかを偏析して形成された第2元素偏析層と、を含んで構成されたnチャネルMISトランジスタと、を具備したことを特徴とする。
【0012】
また、本発明の別の一態様は、基板上にpチャネルMISトランジスタとnチャネルMISトランジスタを具備した半導体装置の製造方法において、互いに絶縁分離されたn型半導体領域及びp型半導体領域を有する基板を用意し、この基板の各領域上にゲート絶縁膜を形成する工程と、前記n型半導体領域上の前記ゲート絶縁膜上に、タンタル(Ta)と炭素(C)を交互に供給することにより、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上のTa−C合金膜を形成する工程と、前記p型半導体領域上の前記ゲート絶縁膜上に、タンタル(Ta)と炭素(C)を同時に供給することにより、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下のTa−C合金膜を形成する工程と、前記n型半導体領域及びp型半導体領域上の各合金膜をゲート電極パターンに加工する工程と、を含むことを特徴とする。
【発明の効果】
【0013】
本発明によれば、pチャネル及びnチャネルの各MISトランジスタのゲート電極のTaC(111)面の結晶配向比率を最適に設定することにより、各々のチャネルに適した仕事関数を実現することができる。そしてこの場合、各MISトランジスタのゲート電極は共に同じ材料系であることから、製造工程の簡略化をはかることができる。
【発明を実施するための最良の形態】
【0014】
まず、実施形態を説明する前に、本発明の概要及び原理を説明する。
【0015】
本発明の一実施形態は、図1に示すようなCMOSデバイスを備えた半導体装置であって、その最大の特徴は、結晶化したTaCxをpチャネルMISトランジスタ、nチャネルMISトランジスタの両方のゲート電極として有し、pチャネルMISトランジスタのTaCxは(111)配向性が強く、nチャネルMISトランジスタは(200)配向成分を増加させることにより、それぞれのゲート電極仕事関数をp+ シリコン、n+ シリコンのそれに近づけ、単一材料TaCxによってデュアルメタルゲートを実現するものである。
【0016】
なお、図中の11はSi基板、22はn型ウェル、23はp型ウェル、24は素子分離絶縁膜、25はp型拡散層、26はp型エクステンション層、27はn型拡散層、28はn型エクステンション層、31はゲート絶縁膜、32はpチャネル側のTaCxゲート電極、33はnチャネル側のTaCxゲート電極、34はゲート側壁絶縁膜、35は層間絶縁膜、51はpチャネルMISトランジスタ、52はnチャネルMISトランジスタを示している。
【0017】
ところで、TaCxメタルゲート技術については、前述した(非特許文献1)に記載されている。この従来技術と本発明が異なるのは、本発明ではTaCxをpチャネルMISトランジスタとnチャネルMISトランジスタの双方に用いているのに対し、従来技術ではnチャネルMISトランジスタにしかTaCx電極を用いていない点である。従来技術では、TaCx電極の仕事関数が4.18eVであったため、このような制約が生じていた。仮に、従来技術のTaCxをpチャネルMISトランジスタのゲート電極に用いたとしても、そのしきい値電圧は非常に高くなり、CMOSの正常動作は不可能になる。ちなみに、(非特許文献1)においては、TaCx物性に関して仕事関数、比抵抗以外の物性値に関しては一切報告されていない。
【0018】
本発明では、TaとCとの組成比(C/Ta)を0.5〜1.5に設定し、TaCxを結晶化状態で用いた。さらに、本発明者らは、(111)配向性を強くすることで4.8eV程度のp+ シリコンに近い仕事関数が得られ、(111)配向に対し(200)配向成分を増やすことでn+ シリコンに近い仕事関数が得られることを新たに見出し、これをCMOSトランジスタのデュアルメタルゲートに適用した。
【0019】
図2はその発見を示す、膜厚100nmのTaCx薄膜の結晶性を調べた実験結果を示す図である。横軸は角度(2θ)、縦軸は強度を示している。また、pMOS用TaC電極とnMOS用TaC電極のそれぞれの特性が区別できるように、縦軸方向にオフセットして示している。TaCx膜の組成は共にC/Ta〜1であるが、成膜法の違いによって、(111)回折ピークが最も強くなるものと、(200)回折ピークが最も強くなるものに作り分けできることが示された。
【0020】
上記では、TaC膜/ゲート絶縁膜/Si基板の分析用試料を用いた結果を示した。このような実験はもちろん完成したトランジスタでも実施可能であり、その場合はトランジスタのゲート電極の部分をTEM観察などで用いられるピックアップ法で切り出し、ゲート電極の断面を電子線回折法で分析すれば、(111)配向と(200)配向の割合を確認することが可能である。この場合、TEM法の電子ビームを用いるので分析位置のポジショニング精度が高い。これにより、実際にしきい値電圧制御に強く関係する、ゲート絶縁膜と接した領域のTaC膜の配向性を確認することが容易となる。
【0021】
図3は、上記のようにして配向性を変化させたときの仕事関数の変化を示した図である。TaCxがp+ シリコン同等の4.75eV以上の仕事関数を示すために、下記の(1)式で示す(111)面の結晶配向比率は80%以上の必要があることが分かった。
【0022】
TaC(111)ピーク強度
/{TaC(111)ピーク強度+TaC(200)ピーク強度}×100 …(1)
ここで、(111)面結晶配向比率は、図4のXRDスペクトルにおいて、TaC(111)ピークとTaC(200)ピーク強度の絶対値を求め、式(1)から計算する。ここで、ピーク強度の代わりに、ピーク面積を用いても良い。また、(111)面結晶配向比率を求める際には、ゲート電極のゲート絶縁膜に隣接する面と垂直方向、即ちゲート電極の膜厚方向を基準にしている。
【0023】
一方、TaCxがn+ シリコン同等の4.4eV以下の仕事関数を示すために、(111)結晶配向比率は60%以下の必要があることを本発明者らは発見した。
【0024】
なお、より望ましい(111)面結晶配向比率は、pチャネルMISトランジスタについて90%以上であり、nチャネルMISトランジスタについて5%以下である。これにより、pチャネルMISトランジスタについて4.9eV以上、nチャネルMISトランジスタについて4.2eV以下という、バルク型CMOSデバイスにとって充分しきい値電圧を、チャネル領域の不純物濃度設定などの手法に頼ることなく、低く設定できるメタルゲート電極を実現できる。
【0025】
ちなみに、図2においてそれぞれの(111)面結晶配向比率を計算すると、上側のスペクトルは84%、下側のスペクトルは10%となった。このときのTaC電極の仕事関数はそれぞれ4.80eV、4.25eVとなり、バルクCMOSトランジスタのしきい値電圧を低く設定するのに充分な値を示している。
【0026】
図4は、TaCxの組成比(C/Ta)の変化に対する結晶性変化を示す実験結果である。この実験の薄膜形成は同一の手法を用いた。C/Taを増すに従い膜の結晶回折強度が弱くなり、C/Taが2.7では回折ピークが得られていない。本発明のTaCxは結晶化していることが前提となる。組成をより細かく変化させた実験から、TaCxが結晶化するための要件としてのC/Taは1.5以下である。
【0027】
図5は、本発明のC/Taの低濃度限界を決める、TaCx/SiO2 構造を1000℃熱処理した後の断面観察結果である。C/Ta〜1.0に対しては、TaCx/SiO2 界面は1000℃熱処理後でも全く反応している様子を見せていない。これに対し、C/Ta<0.5の場合には、1000℃熱処理によりTaCx/SiO2 界面に厚さ2nm弱の界面反応層を生じていることが分かった。反応層は仕事関数変調、電気的トラップ形成などの性能劣化を引き起こすため、実用化できない。
【0028】
以上の予備的実験を通して、本発明のデュアルメタルゲートTaCxの組成的特徴は以下のように規定される。まず、本発明は結晶配向制御でデュアルメタルの機能を得るため、膜は結晶化していなくてはならないので、C/Taは1.5以下となる。一方、>1000℃耐熱性維持の観点からは、C/Taは0.5以上でなくてはならない。これにより、本発明のTaCxは0.5≦C/Ta≦1.5の範囲に規定される。本発明におけるC/Ta比の限定範囲を模式的に図6に示した。
【0029】
このように、本発明者らはTaCx薄膜の物性的特徴を詳細に調べた結果として、あるC/Ta組成範囲でTaCx膜を結晶化させ、一方でその配向性を制御することでTaCx仕事関数をn+ シリコン寄り或いはp+ シリコン寄りに変調可能であることを見出した。本発明はこの新しい発見に基づいて行われたものであり、従来技術の範疇とは異なる構成、効果を有するものである。
【0030】
本発明の構造では、pチャネルMISトランジスタとnチャネルMISトランジスタのゲート電極は共にTaCxであるため、ゲート電極加工を一括化できるという大きなメリットを有する。これにより、従来デュアルメタルゲートのように別材料を用いた場合と比較し、プロセス工程数が格段に減少し、さらにエッチングプロセス開発も短縮化される。これにより、デュアルメタルゲートの実用性が飛躍的に前進した。
【0031】
以上その概要を述べたような構成により、しきい値電圧を低く設定可能で、かつゲート空乏化の無い高性能なメタルゲートCMOSデバイスを備えた半導体装置を、容易なプロセスによって提供することが可能となる。
【0032】
以下、本発明の詳細を図示の実施形態によって説明する。
【0033】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。
【0034】
Si基板11上に、n型ウェル領域22及びp型ウェル領域23が設けられている。n型ウェル領域22とp型ウェル領域23は、STI(Shallow Trench Isolation)構造の素子分離絶縁膜24により分離されている。なお、本実施形態では基板としてバルク基板を用いたが、SOI(Silicon On Insulator)基板を用いることも可能である。
【0035】
n型ウェル領域22には、pチャネルMISトランジスタ51が設けられる。pチャネルMISトランジスタ51は、p型拡散層25と、p型エクステンション層26と、ゲート絶縁膜31と、pMOS用のTaCx電極32とを備えている。ゲート絶縁膜31はn型ウェル領域22上に設けられ、このゲート絶縁膜31上にpMOS用のTaCx電極32が設けられている。なお、本実施形態においては、ゲート絶縁膜31と、pMOS用TaCx電極32の積層構造の両側部には、シリコン窒化膜、シリコン酸化膜などの絶縁体からなるサイドウォール34が設けられている。
【0036】
また、p型エクステンション層26はゲート絶縁膜31と、pMOS用TaCx電極32の積層構造の両側のn型ウェル領域22に設けられ、p型拡散層25はサイドウォール34の両側のn型ウェル領域22に設けられている。そして、p型拡散層25はp型エクステンション層26よりもn型ウェル領域22との接合深さが深くなるように構成されている。そして、p型拡散層25及びp型エクステンション層26がpチャネルMISトランジスタ51のソース・ドレイン領域となる。
【0037】
一方、p型ウェル領域23内には、nチャネルMISトランジスタ52が設けられる。nチャネルMISトランジスタ52は、n型拡散層27と、n型エクステンション層28と、ゲート絶縁膜31と、nMOS用のTaCx電極33とを備えている。ゲート絶縁膜31はp型ウェル領域23上に設けられ、このゲート絶縁膜31上にnMOS用TaCx電極33が設けられている。なお、本実施形態においては、ゲート絶縁膜31と、nMOS用TaCx電極33の積層構造の両側部には、絶縁体からなるサイドウォール34が設けられている。
【0038】
また、n型エクステンション層28はゲート絶縁膜31と、nMOS用TaCx電極33の積層構造の両側のp型ウェル領域23に設けられ、n型拡散層27はサイドウォール34の両側のp型ウェル領域23に設けられている。そして、n型拡散層27はn型エクステンション層28よりもp型ウェル領域23との接合深さが深くなるように構成されている。そして、n型拡散層27及びn型エクステンション層28がnチャネルMISトランジスタ52のソース・ドレイン領域となる。
【0039】
次に、本実施形態の半導体装置の製造方法を、図7〜図9を参照して説明する。
【0040】
まず、図7(a)に示すように、Si基板11上に、素子分離絶縁膜24によって分離されたn型ウェル領域22及びp型ウェル領域23を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜31、pMOS用TaCx電極32を堆積する。
【0041】
ゲート絶縁膜としては、例えば、Ti・Hf・Zr及びLa等希土類元素の酸化物或いは混合酸化物、Ti・Hf・Zr及びLa等希土類元素のシリケート・アルミネート或いはこれらに窒素を添加した絶縁膜、Si3 N4 ・Al2 O3 ・Ta2 O5 ・TiO2 ・La2 O3 ・CeO2 ・ZrO2 ・HfO2 ・SrTiO3 ・Pr2 O3 或いはこれらに窒素を添加した絶縁膜などを用いることができる。ここでは一例として、厚さ1.5nmのSiONを熱酸化及びプラズマ窒化により堆積した。High-Kゲート絶縁膜の形成には、MOCVD(Metal organic chemical vapor deposition)法、ALD(Atomic layer deposition)法、MBE(Molecular beam epitaxy)法、PVD(Physical vapor deposition)法などを用いることができる。
【0042】
pMOS用TaCx電極32は、TaとCの組成比(C/Ta)を0.5〜1.5の範囲に調整したTaC化合物ターゲットを用いたAr雰囲気によるスパッタリングにより形成した。本実施形態における組成比(C/Ta)は1.0、膜厚は100nmであった。また、Ar流量は1〜20sccm、TaCターゲットに印加する電力は50〜500W、スパッタリング時の装置内真空度は0.01〜0.4Paの範囲で行うことが可能である。これにより、(111)面結晶配向比率が80%以上のTaC電極32を形成することができる。上記の方法で形成されたTaC層は膜内部にストレスを有しており、このストレスが(111)面の優先的に配向させるための駆動力となっている。
【0043】
また、(111)面結晶配向比率80%以上のpMOS用TaC電極32をより効率良く形成するためには、膜厚方向にTa層とC層を交互に存在させることが有効である。この成膜方法の原理を、図10(a)〜(c)に模式的に示す。TaCは立方晶の結晶構造をとり、その(111)面は、Taと層とC層が交互に積み重ねられた構造となっている。従って、成膜段階でTaC(111)面と同様の原子配置を意図的に形成することで、より効率的に(111)面に配向したTaC薄膜を得ることが可能になる。
【0044】
このような製造方法は、ALD的手法により実現することが可能である。即ち、Taソースの供給とCソースの供給を、図10に示すように1層ずつ、交互に行えば良い。ここで、Taソースとしてクロライド系、アミド系、イミド系などの比較的蒸気圧の高い原料を用いることができ、Cソースとしてはアセチレン、CH4 ,C2 H4 ,CCl4 ,COなどを用いることが可能である。
【0045】
また、スパッタ法を用いても、上記製造方法は実現可能である。この場合には、複数のカソードを有するマルチカソードスパッタリング装置を用い、TaターゲットとCターゲットを装着する。Taターゲット1層分のスパッタリングと、Cターゲット1層分のスパッタリングを交互に行うことにより、pMOS用TaC薄膜を成膜できる。
【0046】
ここで、ゲート絶縁膜上に成膜する順序は、Cから始めてもTaから始めても、(111)面配向性の良し悪しには大きな影響を与えない。但し、ゲート絶縁膜上にCから成膜した場合には、ゲート絶縁膜上でCがTaと結合しない状態で存在することになるから、この成膜段階においてはゲート絶縁膜中への炭素の移動がより起こりやすい状況となる。ゲート絶縁膜中におけるCは固定電荷の起源となりデバイス特性を劣化させることが知られているため、本実施形態における成膜の順序としては、Ta層を先に堆積することがより望ましい。
【0047】
また、この工程の後に、pMOS用TaCx電極32の表面を極薄く酸化する処理を施すと、後工程におけるTaCx電極の耐プロセス性が向上する。ここでは、1000℃のスパイクアニールを、1%酸素雰囲気で行うことにより、TaCx表面に膜厚1nm以下の酸化層を形成した。
【0048】
次に、図7(a)の構造に対し全面にSiN層36を堆積し、通常のリソグラフィー技術とエッチング技術を用いて、n型ウェル領域22上部のみSiN層36で被覆する。このSiN層36をマスクとして、通常のエッチングガスによって、p型ウェル領域23上のpMOS用TaCx電極32を除去する。これにより、図7(b)の構造を得る。
【0049】
次に、図7(b)の構造全面に、nMOS用TaCx電極33を堆積し、図7(c)の構造を得る。(111)面結晶配向比率が60%以下のnMOS用TaCx電極33を形成するためには、先述のpMOS用TaCx電極32の形成とは異なり、膜厚方向にTaとCが交互に存在しないように成膜することが重要である。この成膜原理の模式図を、図11に示す。
【0050】
CVD法によりnMOS用TaCx電極33を形成するためには、TaソースとCソースを同時供給することが重要である。これにより、1層にTaとCは共存しながらTaCの成膜が進行するため、(111)面が形成されにくく、むしろ(200)面が形成されやすくなる。ここで、TaソースとCソースはpMOS用TaCx電極32の形成に用いたものと同様でかまわない。
【0051】
スパッタリング法を用いる場合、TaターゲットとCターゲットの同時スパッタリングを用いることが望ましい。この場合、pMOS用TaCx電極32の形成法とは異なり、TaとCを同時にスパッタリングすることで、(111)面が形成されにくく、(200)面が形成されやすくなる。本実施形態においては、C/Ta=1.0のTaCx膜を、TaとCの2ターゲットの同時スパッタリングにより100nm堆積した。この膜の堆積はCVD法やMBE法などの手法を用いてもかまわない。
【0052】
また、この工程の後に、nMOS用TaCx電極33の表面を極薄く酸化する処理を施すと、後工程におけるTaCx電極の耐プロセス性が向上する。ここでは、1000℃のスパイクアニールを、1%酸素雰囲気で行うことにより、TaCx表面に膜厚1nm以下の酸化層を形成した。
【0053】
次に、図7(d)に示すように、SiN膜36の除去により、n型ウェル領域22上部のnMOS用TaCx電極33をリフトオフにより除去する。具体的には、例えば熱燐酸プロセスによってSiNを溶解することができる。そしてこの場合、TaCxはその配向性によらず熱燐酸には溶解しないため、図7(d)の構造を得ることが可能である。
【0054】
次に、図8(e)に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン37を形成し、塩素系、臭素系などの通常のエッチングガスを用いてTaCx電極32,33及びゲート絶縁膜31を加工した。このプロセスで、pMOS用TaCx電極32とnMOS用TaCx電極33は、配向性は異なるものの組成が同一であり、エッチングレートは殆ど同一であるため、両トランジスタの一括加工が可能となる。
【0055】
次に、図8(f)に示すように、O2 アッシャー処理によりレジストパターン37を除去する。この際、pMOS用TaCx電極32及びnMOS用TaCx電極33の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってO2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、pMOS用TaCx電極32及びnMOS用TaCx電極33は元来耐薬品性が強いが、これに加えてその表面(上面、側面とも)が薄い酸化物で被覆されているため、硫酸と過酸化水素水の混合液に浸食されにくい。
【0056】
次に、図8(g)に示すように、n型ウェル領域22の上部をレジスト(図示せず)で保護し、p型ウェル領域23の領域に、n型の不純物、例えばリン,砒素,アンチモンなどをイオン注入する。そして、n型ウェル領域22上のレジストを除去した後、1000℃以上のスパイクアニールにより、n型エクステンション層28を形成した。
【0057】
次に、図8(h)に示すように、p型ウェル領域22の上部をレジスト(図示せず)で保護し、n型ウェル領域22の領域に、p型の不純物、例えばボロン,インジウムなどをイオン注入する。そして、p型ウェル領域22上のレジストを除去した後、1000℃以上のスパイクアニールにより、p型エクステンション層26を形成した。
【0058】
次に、図9(i)に示すように、通常のプロセスでゲート側壁絶縁膜34を形成した。即ち、基板上の全面にCVD法等により酸化膜などを堆積した後、TaCx電極32,33の上面が露出するまでRIE等でエッチバックする。
【0059】
次に、図9(j)に示すように、n型ウェル領域22の上部をレジスト38で保護し、p型ウェル領域23の領域に、n型の不純物、例えばリン,砒素,アンチモンなどをイオン注入し、n型注入領域27aを形成した。
【0060】
次に、図9(k)に示すように、n型ウェル領域22上のレジスト38を剥離し、p型ウェル領域23の上部をレジスト39で保護した後に、n型ウェル領域22に、p型の不純物、例えばボロン,インジウムなどをイオン注入し、p型注入領域25aを形成した。
【0061】
次に、図9(l)に示すように、p型ウェル領域23上のレジスト39を剥離した後に、900℃以上の熱処理を行うことで、n型拡散層27、p型拡散層25を完全に活性化させた。
【0062】
これ以降は、層間絶縁膜35の形成、平坦化処理など通常の工程を経て、前記図1の構造を得ることができた。
【0063】
ところで、先述のXRDを用いた実験では、TaCx膜の配向性に関する平均的情報しか分からないため、膜厚方向に配向性の分布があった場合、膜の平均的な配向性とゲート絶縁膜近傍の配向性が異なる可能性もあった。MIS構造の仕事関数を決定するのはゲート絶縁膜界面近傍のTaCx配向性なので、この深さ方向分布を確認する必要がある。
【0064】
図12は、本実施形態におけるnMOS用TaCx電極33((200)配向成分が多い)/SiO2 /Si−MIS構造のデバイス完成時点での断面を示すTEM写真である。上図は通常の明視野TEM像であり、下図はTaCx電極内部の結晶粒連続性を確認するための暗視野TEM像の実験結果である。暗視野像において、白いコントラストで示される部分は特定の方位に配向したTaC結晶粒を示す。
【0065】
図12の暗視野観察結果から、膜厚方向に連続した単一TaC粒子が形成されていることが分かった。即ちこの実施形態においては、厚さ100nmのTaCx膜のゲート絶縁膜に接する部分で(200)配向の割合が高くなっていて、このことが低い仕事関数につながっていることが確認された。
【0066】
以上説明したように本実施形態によれば、pチャネルMISトランジスタ51のゲート電極32及びnチャネルMISトランジスタ52の各ゲート電極33を共にTa−C合金で形成し、各々のゲート電極32,33におけるTaCの結晶配向比率を最適に設定することにより、各々のMISトランジスタのしきい値電圧を低く設定でき、低抵抗で耐熱性を有し、空乏化の問題がないゲート電極を有するCMOSデバイスを得ることができる。また、各々のMISトランジスタのゲート電極は共に同じ材料系であることから、このCMOSデバイスを製造する際のステップ数が増加するのを防止できると共に、複雑なプロセスが必要でなくなる。
【0067】
(第2の実施形態)
図13は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0068】
本実施形態におけるCMOSデバイスの構造は、第1の実施形態の構造において、pチャネルMISトランジスタ51のpMOS用TaCx電極32の上部にnMOS用TaCx電極33を配した構造となっている。この構造は、TaCx電極形成プロセス容易化の工夫をしたときの特徴であり、実施可能性の高い構造である。
【0069】
本実施形態の半導体装置の製造方法を、図14(a)〜(d)を参照して説明する。
【0070】
まず、図14(a)に示すように、Si基板11上に、素子分離絶縁膜24によって分離されたn型ウェル領域22及びp型ウェル領域23を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜31を堆積する。ここで、ゲート絶縁膜としては、Ti・Hf・Zr及びLa等希土類元素の酸化物或いは混合酸化物、Ti・Hf・Zr及びLa等希土類元素のシリケート・アルミネート或いはこれらに窒素を添加した絶縁膜、Si3 N4 ・Al2 O3 ・Ta2 O5 ・TiO2 ・La2 O3 ・CeO2 ・ZrO2 ・HfO2 ・SrTiO3 ・Pr2 O3 或いはこれらに窒素を添加した絶縁膜などを用いることができる。ここでは一例として、厚さ3nmのHfSiON(Hf/Hf+Si〜0.5、窒素濃度20原子%)をMOCVD法により堆積した。堆積法としては、ALD法,MBE法,PVD法などを用いることができる。
【0071】
引き続いて、ゲート絶縁膜31上に通常のプロセスを用いてSiN層36を堆積し、通常のリソグラフィー技術とウェットエッチング技術を用いて、n型ウェル領域22上のSiN膜36のみを除去する。これに続いて、ウェハ全面にpMOS用TaCx電極32を堆積し、図14(a)の構造を得る。ここで、TaCx電極の膜厚は1.5nm以上の必要がある。本実施形態では、TaCx電極の膜厚は5nmとした。
【0072】
次に、図14(b)に示すように、熱燐酸エッチングなどによりSiN層36を除去することによって、その上部に形成されたpMOS用TaCx電極32をリフトオフにより除去した。第1の実施形態と比較し、TaCx除去にドライエッチングでなくリフトオフ法を用いたことが本実施形態の特徴であり、これによりドライエッチングによるゲート絶縁膜へのダメージ導入、有限の選択比しか得られないことに起因するp型ウェル領域23上部のゲート絶縁膜31の薄膜化(オーバーエッチング)等の問題を回避可能となる。
【0073】
次に、図14(c)に示すように、ウェハ上の全面にnMOS用TaCx電極33を堆積した。
【0074】
次に、図14(d)に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン37を形成した後、通常のエッチングガスを用いてTaCx電極33,32及びゲート絶縁膜31を加工した。このプロセスで、pMOS用TaCx電極32とnMOS用TaCx電極33は配向性は異なるものの組成が同一であり、エッチングレートは殆ど同一であるため、両トランジスタの一括加工が可能となる。
【0075】
この後、レジスト除去、n型エクステンション層28、p型エクステンション層26、ゲート側壁絶縁膜34、n型拡散層27、p型拡散層25、層間絶縁膜35の形成を経て、前記図13の構造を完成させた。
【0076】
このような構成であれば、先の第1の実施形態と同様の効果が得られるのは勿論のこと、ゲート絶縁膜31に対するエッチングダメージの低減及びゲート絶縁膜の薄膜化を回避することができ、より高性能のCMOSデバイスを実現することが可能となる。
【0077】
(第3の実施形態)
図15は、本発明の第3の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0078】
本実施形態におけるCMOSデバイスの構造は、第1の実施形態の構造において、pチャネルMISトランジスタ51におけるpMOS用TaCx電極32上に、シリコンゲート緩衝TaCx層41、その上部にp+ シリコンゲート電極42を有し、nチャネルMISトランジスタ52におけるnMOS用TaCx電極33上に、シリコンゲート緩衝TaCx層41、n+ シリコンゲート電極43を有する構造である。
【0079】
この構造は、ゲート電極の最上部にシリコンゲートを配することでプロセス整合性を高めた構造であり、実施可能性の高い構造である。
【0080】
本実施形態の半導体装置の製造方法を、図16及び図17を参照して説明する。
【0081】
まず、図16(a)に示すように、Si基板11上に、素子分離絶縁膜24によって分離されたn型ウェル領域22及びp型ウェル領域23を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜31、pMOS用TaCx電極32、SiN層36を連続して堆積する。続いて、通常のリソグラフィー技術、エッチング技術によってp型ウェル領域23上部のSiN層36、pMOS用TaCx電極32を除去した後、レジストを剥離することで図16(a)の構造を得る。
【0082】
ここで、本実施形態ではゲート絶縁膜はいかなるものでもよいが、ここでは一例として、厚さ3nmのHfSiON(Hf/Hf+Si〜0.5、窒素濃度20原子%)をMOCVD法により堆積した。堆積法としては、ALD法,MBE法,PVD法などを用いることができる。また、pMOS用TaCx電極32は6nmの厚さで成膜し、SiN層36は50nmの厚さで堆積した。pMOS用TaCx電極32は、後述の理由により5nmより大きい必要がある。
【0083】
次に、図16(b)に示すように、ウェハ上の全面にnMOS用TaCx電極33を堆積した。次に、図16(c)に示すように、熱燐酸処理によりSiN層16を除去することによって、その上部を被覆していたnMOS用TaCx電極33をリフトオフにより除去する。
【0084】
次に、図16(d)に示すように、ウェハ上の全面にシリコンゲート緩衝用TaCx層41、ノンドープシリコン44を連続して堆積した。シリコンゲート緩衝用TaCx層41の組成比(C/Ta)は、後述の要請から1.5以上に限定される。また、その膜厚は後述の理由により5nm以上であることが必要である。本実施形態のシリコンゲート緩衝用TaCx層41はC/Ta=2.7、膜厚10nmであった。ここで、ノンドープシリコン層にGe/Ge+Si〜0.3程度のGeが添加されていても良く、その膜厚は本実施例においては100nmであった。
【0085】
次に、図17(e)に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン37を形成する。このレジストパターン37をマスクとして、通常用いられるエッチングガスによってノンドープシリコン44、シリコンゲート緩衝用TaCx層41、pMOS用TaCx電極32及びnMOS用TaCx電極33、ゲート絶縁膜31を一括でエッチングした。
【0086】
次に、図17(f)に示すように、O2 アッシャー処理によりレジストパターン37を除去する。この際、シリコンゲート緩衝用TaCx層41、pMOS用TaCx電極32及びnMOS用TaCx電極33の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってO2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。
【0087】
本実施形態は第1及び第2の実施形態とは異なり、TaCx電極上部はノンドープシリコン44で被覆されており、僅かに端面が露出しているのみである。その僅かに露出したTaCx電極の表面は薄い酸化物で被覆されている。これにより、本実施形態のゲート積層構造は、第1、2の実施形態にもまして硫酸と過酸化水素水の混合液に浸食されにくく、プロセス条件の余裕が大きい。例えば、残渣物をより徹底的に除去するための長時間処理などを施す場合には本実施形態の構造耐性が効果を発揮する。
【0088】
次に、第1、2の実施形態と同様のプロセスで、図17(g)に示すように、n型エクステンション層28、p型エクステンション層26を形成した。さらに、第1、2の実施形態と同様の工程で、図17(h)に示すように、ゲート側壁絶縁膜34を形成し、引き続いてn型拡散層27、p型拡散層25を形成した。
【0089】
これ以降は、層間絶縁膜35の形成、平坦化処理など通常の工程を経て、前記図15の構造を得ることができた。
【0090】
本実施形態の特徴は、第1の実施形態と同様のデバイス特性を、TaCx層をシリコンゲートにより被覆することで格段に高いプロセス耐性を持って実現できる点である。そして、本実施形態が特に優れているのは、仕事関数を制御するためのメタルゲートと全く同じ構成元素でシリコンゲートとの緩衝層を形成することで、非常に安定性の高いゲートスタック構造を提供できる点にある。
【0091】
従来技術で、仕事関数を制御するメタルゲートの上部にシリコンゲートを積層させる際、シリコンを低抵抗化させるための不純物がメタルゲートに拡散し、メタルゲートの仕事関数変調、シリコンゲートの不純物濃度低下などの弊害を招いていた。これに対し、TaSiNなどの非晶質的な構造を持つメタルゲートをシリコンとの緩衝層に利用すれば、上記弊害は回避される。
【0092】
しかしながら、不純物の侵入を防ぐシリコンゲートとの緩衝層として適した非晶質メタル材料としては、従来TaSiN以外の材料が存在しなかった。一方、仕事関数を制御するためのデュアルメタルゲートはTaSiN以外の材料で構成される。このような異種元素の積層構造では、熱処理によって相互拡散が起き易い。これにより、仕事関数を制御するためのデュアルメタルゲートの内部までTa,Si,Nなどの元素が拡散し、仕事関数が意図しない値になる可能性が高かった。
【0093】
本実施形態では、仕事関数を制御するためのメタルゲートは配向を変えたTaCx層、シリコンゲートとの緩衝層としてはC/Taを1.5以上に高くしてその構造を非晶質的なものにしたTaCx層を用いている。仕事関数制御メタルゲートと緩衝層が同一元素で構成されるため、従来のTaSiNのような異種元素を用いるが故の弊害が完全に解決される。
【0094】
本実施形態におけるpMOS用TaCx電極32、nMOS用TaCx電極33のC/Taは、それが結晶化するための制約として前記図4及び図6から、0.5以上で1.5以下でなくてはならない。
【0095】
また、本実施形態における仕事関数制御のためのpMOS用TaCx電極32、nMOS用TaCx電極33の厚さは5nmより大きい必要である。これ以下の膜厚だと、シリコンゲート緩衝用TaCx層41の仕事関数が機能してしまい、下層電極の仕事関数でしきい値電圧を制御できなくなるためである。
【0096】
また、本実施形態におけるシリコンゲート緩衝用TaCx層41の組成はこの層が非晶質、或いは母相と5nm以下のサイズの析出相とに相分離した構造を持つために、C/Taが1.5以上であることが必要である(図4、図6参照)。これにより、シリコンゲートからの不純物拡散を効率的に抑制できる。
【0097】
図23は、(C/Ta)〜2.7の場合のTaCx膜の断面TEM像である。TaCx膜は白黒のコントラストを示している。黒い箇所にはTaが集積しており、白い箇所はカーボンがリッチになっている。Taが集積している領域のサイズは、この組成では1nm以下であった。
【0098】
図24は、本発明のTaCゲート電極の特徴を示した模式図である。CリッチなTaCx(2<x)母相の中に、直径5nm以下のTaC析出相が形成されている。TaC析出相は結晶化していてもよく、非晶質状態であってもよい。TaCx(2<x)母相は非晶質状態である。TaC析出相は、前記図23の実験結果では黒いコントラストで示されている。
【0099】
また、シリコンゲート緩衝用TaCx層41の厚さは5nm以上の必要がある。これは、TaCx電極層がこれより薄くなると、上記不純物侵入抑制効果が発揮されなくなるためである。
【0100】
(第4実施形態)
図18は、本発明の第4の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0101】
本実施形態におけるCMOSデバイスの構造は、pチャネルMISトランジスタ51のゲート絶縁膜31の上部に第1元素偏析層46を配し、そのさらに上部にpMOS用TaCx電極32、金属シリサイド45がこの順に積層されたゲート積層構造を有し、nチャネルMISトランジスタ52におけるゲート絶縁膜31の上部に第2元素偏析層47を配し、そのさらに上部にnMOS用TaCx電極33、金属シリサイド45がこの順に積層されたゲート積層構造を有する構造である。
【0102】
本実施形態の構造は、p(n)チャネルMISトランジスタのp(n)MOS用TaCx電極のゲート絶縁膜との界面に元素偏析層を配することで、第1〜第3の実施形態で説明したよりも、pMOS用には更に仕事関数を高く、nMOS用には更に仕事関数を低くすることができ、しきい値電圧を更に低くした高性能なCMOSデバイスを可能とするものである。
【0103】
本実施形態の半導体装置の製造方法を、図19〜図21を参照して説明する。
【0104】
まず、第3の実施形態と同様の工程を行って、前記図16(c)と同様の図19(a)の構造を得る。ここで、n型ウェル領域22上にはpMOS用TaCx電極32、p型ウェル領域23上にはnMOS用TaCx電極33が形成されている。
【0105】
次に、図19(a)のウェハ上の全面にノンドープシリコン44、SiN膜36をこの順序で堆積し、図19(b)の構造を得た。ノンドープシリコン44、SiN膜36とも、通常用いられるCVDなどの堆積手法により成膜することができる。また、ノンドープシリコン44には、30原子%程度までのゲルマニウムが含まれていても良い。
【0106】
次に、通常のLSI工程で用いられるフォトリソグラフィー技術によりゲート電極パターンをレジストにより形成し、SiN膜36をゲート電極形状に加工する。引き続いて、SiN膜36をマスクとして、ノンドープシリコン44、pMOS用TaCx電極32、nMOS用TaCx電極33、ゲート絶縁膜31を一括加工して図19(c)の構造を得る。このプロセスは、塩素を含むエッチングガスなどを用いた反応性イオンエッチングによって行うことができる。
【0107】
引き続き、先の実施形態と同様にエクステンション形成、ゲート側壁形成、拡散層の形成を行い、層間絶縁膜の堆積と平坦化を行うことにより、図20(d)の構造を得た。ここで、エクステンション及び拡散層形成プロセスにおいては、ノンドープシリコン44はその上部をSiNで被覆されているため不純物は導入されていない。
【0108】
次に、図20(e)に示すように、図20(d)の構造全面に金属層48、ここでは一例としてNiを100nm堆積した。
【0109】
続いて、比較的低温でウェハを熱処理することで、金属層48とノンドープシリコン44を固相反応させ、全てのノンドープシリコンを金属シリサイド45へと変化させる。その熱処理条件は、350〜600℃の範囲で、60秒程度の時間、窒素雰囲気で行うことができる。熱処理時間は適宜変更することができ、熱処理雰囲気はアルゴン、水素などの不活性ガスを用いても良い。このような実験条件のもとで、Niを用いた場合には、NiSi(モノシリサイド)層45が形成される。NiSi層45の上部には未反応のNi層44が残されるが、これは硫酸と過酸化水素水の混合溶液に浸すことにより、Ni層44のみを溶解し、NiSi層45をウェハ上に残すことが可能である。これにより、図20(f)の構造を得ることができた。
【0110】
ノンドープシリコンにGeが含まれていたときには、上記のプロセスと全く同様の工程によって金属ジャーマノシリサイド、本実施形態の場合にはNiSiGeが形成される。未反応Niの選択エッチングは、NiSi同様に実施することができる。
【0111】
次に、図21(g)に示すように、pチャネルMISトランジスタ領域の上部をマスク材61で被覆して、nチャネルMISトランジスタ領域のみ開口し、nチャネルMISトランジスタ52のNiSi層45に対し不純物をイオン注入した。この場合、不純物の種類はリン,砒素,アンチモンなどを用い、注入量はおよそ1015〜1016cm-2、加速エネルギーは不純物の質量に応じて、NiSi層45内部にとどまるような条件で行う。
【0112】
さらに、図21(g)の構造を熱処理することで、注入したリンなどの不純物をゲート絶縁膜31とnMOS用TaCx電極33の界面に偏析させ、第2元素偏析層47を形成し、図21(h)の構造を得た。熱処理条件は400℃〜600℃の間で、60秒程度の時間、窒素などの不活性雰囲気で行えば良い。
【0113】
次に、図21(i)に示すように、nチャネルMISトランジスタ領域の上部をマスク材62で被覆し、pチャネルMISトランジスタ領域のNiSi層45に対し不純物をイオン注入した。この場合、不純物の種類はボロン,BF2 ,アルミニウムなどを用い、注入量はおよそ1015〜1016cm-2、加速エネルギーは不純物の質量に応じて、NiSi層45の内部にとどまるような条件で行う。
【0114】
引き続き熱処理を行い、注入したボロンなどの不純物をゲート絶縁膜31とpMOS用TaCx電極32の界面領域に偏析させ、第1元素偏析層46を形成した。熱処理条件は400℃〜600℃の間で、60秒程度の時間、窒素などの不活性雰囲気で行えば良い。この後、マスク材62を除去することにより、前記図18の構造を実現した。第1元素偏析層46の厚さは、1原子層以上5原子層以下となる。1原子層あれば、しきい値電圧を制御するのに充分安定した仕事関数の変化が得られるが、これ以下では図22のような不純物変調による仕事関数変化は得られがたい。5原子層以上だと、偏析不純物そのものが有する仕事関数が作用しはじめる。この場合、図22に示したようなTaC配向と不純物偏析による変調の足し合わせによる仕事関数とは全く異なる仕事関数が示されるので、本発明の効果が得られない。
【0115】
不純物偏析層の厚さは、さらに好ましくは、1原子層以上3原子層以下である。原理的には、不純物偏析層は1原子層あれば本発明の効果が得られるが、不純物が界面以外の箇所に拡散する可能性、不純物偏析層が空間的に不均一に形成される可能性などを考慮すれば、余裕を見てある程度厚めの不純物偏析層を形成することにより、確実な効果を期待できる。5原子層までは本発明の効果が得られるが、厚い極限としては3原子層程度が最適である。
【0116】
これは、本発明が電極形成後のイオン注入により不純物を添加していることが関係している。典型的には、3原子層は1×1016cm-2で実現できるが、4原子層を作るためには2×1016cm-2必要である。4原子層作るために注入するイオンは機能的には無駄である。かたや1016cm-2台のイオン注入には大電流、長時間のイオン注入が必要で、このオーダーとなると少しでも注入量を下げることがコスト的に求められる。以上のように、3原子層以下の制約は、製造コスト上の課題から決まる制約である。
【0117】
ここで、第1元素偏析層46ないし第2元素偏析層47を別々の熱処理で形成するプロセスを説明したが、両元素偏析層を同一の熱処理で形成させることも可能である。これは、金属シリサイド/TaCx積層ゲート電極中の拡散係数が同程度の不純物元素を用いる場合に可能となることであり、例えばnチャネルMISトランジスタに対してリン、pチャネルMISトランジスタに対してボロンといった組み合わせの不純物元素を用いるときにはこのプロセスが実現できる。これにより、製造プロセスが簡略化する。
【0118】
本実施形態は、金属シリサイド/TaCx電極積層ゲート電極を形成後、金属シリサイドに対し元素注入を行い、それを熱拡散させゲート絶縁膜とTaCx電極界面に偏析させる、というやや複雑な工程をとる。本実施形態においては、金属シリサイド、TaCxとも多結晶構造であり、その結晶粒界は不純物拡散にとっての高速拡散路として作用する。従って、金属シリサイドに導入された不純物元素は比較的容易に電極中を拡散し、ゲート絶縁膜との界面に偏析する。金属ゲート中の拡散は600℃以下の低温で高速に生じるため、この拡散プロセスによりゲート絶縁膜31中へ不純物が浸透しデバイス特性を劣化させる恐れは全く無い。
【0119】
図22は、本実施形態の効果を説明するための図である。第1〜第3の実施形態においては、ほぼ理想的な仕事関数がTaCx電極の配向制御により実現されていたものの、更にトランジスタのしきい値電圧を下げるためには、nチャネルMISトランジスタ52に対し4eV、pチャネルMISトランジスタ51に対し5eV程度の仕事関数がそれぞれ必要であった。本実施形態では、TaCxの配向制御による仕事関数制御に、元素偏析による仕事関数変調作用を組み合わせることにより、この理想的仕事関数を達成することが可能となった。これにより、理想に近い低しきい値電圧のCMOSデバイスを実現することができた。
【0120】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0121】
【図1】第1の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図2】成膜法の違いによるTaCx電極の配向性変化を示す特性図。
【図3】TaCx電極配向性と仕事関数との関係を示す特性図。
【図4】TaCx電極組成と結晶性の変化との関係を示す特性図。
【図5】TaCxの組成比(C/Ta)の変化に対するMIS構造の耐熱性能変化を説明するためのもので、TaCx電極の断面TEM像を示す顕微鏡写真。
【図6】TaとCとの混合比(C/Ta)規定の根拠を示す模式図。
【図7】第1の実施形態に係わる半導体装置の製造工程を示す断面図。
【図8】第1の実施形態に係わる半導体装置の製造工程を示す断面図。
【図9】第1の実施形態に係わる半導体装置の製造工程を示す断面図。
【図10】pMOS用TaCx電極の形成方法を説明するための模式図。
【図11】nMOS用TaCx電極の形成方法を説明するための模式図。
【図12】第1の実施形態におけるnMOS用TaCx電極/SiO2 /Si構造のデバイス完成時点での断面TEM像を示す顕微鏡写真。
【図13】第2の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図14】第2の実施形態に係わる半導体装置の製造工程を示す断面図。
【図15】第3の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図16】第3の実施形態に係わる半導体装置の製造工程を示す断面図。
【図17】第3の実施形態に係わる半導体装置の製造工程を示す断面図。
【図18】第4の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図19】第4の実施形態に係わる半導体装置の製造工程を示す断面図。
【図20】第4の実施形態に係わる半導体装置の製造工程を示す断面図。
【図21】第4の実施形態に係わる半導体装置の製造工程を示す断面図。
【図22】第4の実施形態に係わる半導体装置の仕事関数機能の改良を説明するための図。
【図23】C/Ta〜2.7の場合のTaCx膜の断面TEM像を示す顕微鏡写真。
【図24】TaCx電極の特徴を説明するための模式図。
【符号の説明】
【0122】
11…Si基板
22…n型ウェル領域
23…p型ウェル領域
24…素子分離絶縁膜
25…p型拡散層
25a…p型注入領域
26…p型エクステンション層
27…n型拡散層
27a…n型注入領域
28…n型エクステンション層
31…ゲート絶縁膜
32…pMOS用TaCx電極
33…nMOS用TaCx電極
34…ゲート側壁絶縁膜
35…層間絶縁膜
51…pチャネルMISトランジスタ
52…nチャネルMISトランジスタ
36…SiN層
37…ゲート電極レジストパターン
38,39…レジスト
41…シリコンゲート緩衝用TaCx層
42…p+ シリコンゲート電極
43…n+ シリコンゲート電極
44…ノンドープシリコン
45…金属シリサイド
46…第1元素偏析層
47…第2元素偏析層
48…金属層
61,62…マスク材
【特許請求の範囲】
【請求項1】
基板上に、pチャネルMISトランジスタとnチャネルMISトランジスタを具備し、
前記pチャネルMISトランジスタ及びnチャネルMISトランジスタの各ゲート電極は結晶質のTa−C合金で形成され、
前記pチャネルMISトランジスタのゲート電極の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は80%以上であり、
前記nチャネルMISトランジスタのゲート電極の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は60%以下であることを特徴とする半導体装置。
【請求項2】
前記各ゲート電極のTaに対するCの組成比(C/Ta)が0.5以上1.5以下であることを特徴とする請求項1記載の半導体装置。
【請求項3】
基板と、
前記基板上に形成されたn型半導体領域と、
前記基板上に前記n型半導体領域とは絶縁分離して形成されたp型半導体領域と、
前記n型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であるTa−C合金で形成された第1下層ゲート電極と、該第1下層ゲート電極上に形成され、TaとCとの組成比(C/Ta)が1.5以上のTa−C合金で形成された第1中層ゲート電極と、該第1中層ゲート電極上に形成され、p+ 型シリコン又はシリコンゲルマニウムで形成された第1上層ゲート電極と、を含んで構成されたpチャネルMISトランジスタと、
前記p型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であるTa−C合金で形成された第2下層ゲート電極と、該第2下層ゲート電極上に形成され、TaとCとの組成比(C/Ta)が1.5以上のTa−C合金で形成された第2中層ゲート電極と、該第2中層ゲート電極上に形成され、n+ 型シリコン又はシリコンゲルマニウムで形成された第2上層ゲート電極と、を含んで構成されたnチャネルMISトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項4】
前記第1下層ゲート電極及び第2下層ゲート電極のTaとCとの組成比(C/Ta)は、0.5以上1.5以下であることを特徴とする請求項3記載の半導体装置。
【請求項5】
前記第1下層ゲート電極及び第2下層ゲート電極の膜厚は、5nmより大であることを特徴とする請求項3記載の半導体装置。
【請求項6】
前記第1中層ゲート電極及び第2中層ゲート電極は、非晶質の母相とTaCが析出している相とに相分離している、又は非晶質であることを特徴とする請求項3記載の半導体装置。
【請求項7】
基板と、
前記基板上に形成されたn型半導体領域と、
前記基板上に前記n型半導体領域とは絶縁分離して形成されたp型半導体領域と、
前記n型半導体領域上に第1ゲート絶縁膜を介して形成され、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であるTa−C合金で形成された第1下層ゲート電極と、前記第1下層ゲート電極上に形成された、金属シリサイドからなる第1上層ゲート電極と、前記第1下層ゲート電極の前記第1ゲート絶縁膜との界面領域にボロン,アルミニウムの何れかを偏析して形成された第1元素偏析層と、を含んで構成されたpチャネルMISトランジスタと、
前記p型半導体領域上に第2ゲート絶縁膜を介して形成され、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であるTa−C合金で形成された第2下層ゲート電極と、前記第2下層ゲート電極上に形成された、金属シリサイドからなる第2上層ゲート電極と、前記第2下層ゲート電極の前記第2ゲート絶縁膜との界面領域にリン,砒素,アンチモンの何れかを偏析して形成された第2元素偏析層と、を含んで構成されたnチャネルMISトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項8】
前記金属シリサイドは、少なくともNi,Co,Pt,Irの何れか一つを含有することを特徴とする請求項7記載の半導体装置。
【請求項9】
前記金属シリサイドは、更にゲルマニウムを含有することを特徴とする請求項8記載の半導体装置。
【請求項10】
互いに絶縁分離されたn型半導体領域及びp型半導体領域を有する基板を用意し、この基板の各領域上にゲート絶縁膜を形成する工程と、
前記n型半導体領域上の前記ゲート絶縁膜上に、タンタル(Ta)と炭素(C)を交互に供給することにより、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上のTa−C合金膜を形成する工程と、
前記p型半導体領域上の前記ゲート絶縁膜上に、タンタル(Ta)と炭素(C)を同時に供給することにより、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下のTa−C合金膜を形成する工程と、
前記n型半導体領域及びp型半導体領域上の各合金膜をゲート電極パターンに加工する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項11】
前記TaとCとの交互供給を、双方とも一原子層ずつ行うことを特徴とする請求項10記載の半導体装置の製造方法。
【請求項12】
前記TaとCとの交互供給を、化学堆積原材料を用いた原子層堆積法(Atomic Layer Deposition)、又はスパッタリング法で行うことを特徴とする請求項10記載の半導体装置の製造方法。
【請求項1】
基板上に、pチャネルMISトランジスタとnチャネルMISトランジスタを具備し、
前記pチャネルMISトランジスタ及びnチャネルMISトランジスタの各ゲート電極は結晶質のTa−C合金で形成され、
前記pチャネルMISトランジスタのゲート電極の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は80%以上であり、
前記nチャネルMISトランジスタのゲート電極の膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]は60%以下であることを特徴とする半導体装置。
【請求項2】
前記各ゲート電極のTaに対するCの組成比(C/Ta)が0.5以上1.5以下であることを特徴とする請求項1記載の半導体装置。
【請求項3】
基板と、
前記基板上に形成されたn型半導体領域と、
前記基板上に前記n型半導体領域とは絶縁分離して形成されたp型半導体領域と、
前記n型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であるTa−C合金で形成された第1下層ゲート電極と、該第1下層ゲート電極上に形成され、TaとCとの組成比(C/Ta)が1.5以上のTa−C合金で形成された第1中層ゲート電極と、該第1中層ゲート電極上に形成され、p+ 型シリコン又はシリコンゲルマニウムで形成された第1上層ゲート電極と、を含んで構成されたpチャネルMISトランジスタと、
前記p型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であるTa−C合金で形成された第2下層ゲート電極と、該第2下層ゲート電極上に形成され、TaとCとの組成比(C/Ta)が1.5以上のTa−C合金で形成された第2中層ゲート電極と、該第2中層ゲート電極上に形成され、n+ 型シリコン又はシリコンゲルマニウムで形成された第2上層ゲート電極と、を含んで構成されたnチャネルMISトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項4】
前記第1下層ゲート電極及び第2下層ゲート電極のTaとCとの組成比(C/Ta)は、0.5以上1.5以下であることを特徴とする請求項3記載の半導体装置。
【請求項5】
前記第1下層ゲート電極及び第2下層ゲート電極の膜厚は、5nmより大であることを特徴とする請求項3記載の半導体装置。
【請求項6】
前記第1中層ゲート電極及び第2中層ゲート電極は、非晶質の母相とTaCが析出している相とに相分離している、又は非晶質であることを特徴とする請求項3記載の半導体装置。
【請求項7】
基板と、
前記基板上に形成されたn型半導体領域と、
前記基板上に前記n型半導体領域とは絶縁分離して形成されたp型半導体領域と、
前記n型半導体領域上に第1ゲート絶縁膜を介して形成され、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であるTa−C合金で形成された第1下層ゲート電極と、前記第1下層ゲート電極上に形成された、金属シリサイドからなる第1上層ゲート電極と、前記第1下層ゲート電極の前記第1ゲート絶縁膜との界面領域にボロン,アルミニウムの何れかを偏析して形成された第1元素偏析層と、を含んで構成されたpチャネルMISトランジスタと、
前記p型半導体領域上に第2ゲート絶縁膜を介して形成され、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であるTa−C合金で形成された第2下層ゲート電極と、前記第2下層ゲート電極上に形成された、金属シリサイドからなる第2上層ゲート電極と、前記第2下層ゲート電極の前記第2ゲート絶縁膜との界面領域にリン,砒素,アンチモンの何れかを偏析して形成された第2元素偏析層と、を含んで構成されたnチャネルMISトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項8】
前記金属シリサイドは、少なくともNi,Co,Pt,Irの何れか一つを含有することを特徴とする請求項7記載の半導体装置。
【請求項9】
前記金属シリサイドは、更にゲルマニウムを含有することを特徴とする請求項8記載の半導体装置。
【請求項10】
互いに絶縁分離されたn型半導体領域及びp型半導体領域を有する基板を用意し、この基板の各領域上にゲート絶縁膜を形成する工程と、
前記n型半導体領域上の前記ゲート絶縁膜上に、タンタル(Ta)と炭素(C)を交互に供給することにより、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上のTa−C合金膜を形成する工程と、
前記p型半導体領域上の前記ゲート絶縁膜上に、タンタル(Ta)と炭素(C)を同時に供給することにより、膜厚方向に対するTaC(111)面の結晶配向比率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下のTa−C合金膜を形成する工程と、
前記n型半導体領域及びp型半導体領域上の各合金膜をゲート電極パターンに加工する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項11】
前記TaとCとの交互供給を、双方とも一原子層ずつ行うことを特徴とする請求項10記載の半導体装置の製造方法。
【請求項12】
前記TaとCとの交互供給を、化学堆積原材料を用いた原子層堆積法(Atomic Layer Deposition)、又はスパッタリング法で行うことを特徴とする請求項10記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2007−165414(P2007−165414A)
【公開日】平成19年6月28日(2007.6.28)
【国際特許分類】
【出願番号】特願2005−356951(P2005−356951)
【出願日】平成17年12月9日(2005.12.9)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年6月28日(2007.6.28)
【国際特許分類】
【出願日】平成17年12月9日(2005.12.9)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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