【課題】平坦性、結晶性および配向性に優れ、厚さ方向の熱伝導率が高く放熱性に優れたエピタキシャル成長用基板およびその製造方法を提供する。
【解決手段】炭素基板の少なくとも一方の主表面に、算術平均表面粗さＲａが０．０５μｍ以下で、表面粗さの最大値Ｒｙが０．５μｍ以下であり、Ｘ線回折法による（０００２）面のロッキングカーブの半値幅が１．５度以下であり、ラマンスペクトルにおけるＧバンドのピーク強度に対するＤバンドのピーク強度の比が０．０１以下である高結晶グラファイト層を形成してなることを特徴とするエピタキシャル成長用基板である。 （もっと読む）

【課題】中間層としてＧｅ結晶を用いる場合の化合物半導体へのＧｅ原子の混入を抑制する。
【解決手段】ベース基板と、ベース基板上に形成された第１結晶層と、第１結晶層を被覆する第２結晶層と、第２結晶層に接して形成された第３結晶層とを備え、第１結晶層が、ベース基板における第１結晶層と接する面と面方位が等しい第１結晶面、及び、第１結晶面と異なる面方位を有する第２結晶面を有し、第２結晶層が、第１結晶面と面方位が等しい第３結晶面、及び、第２結晶面と面方位が等しい第４結晶面を有し、第３結晶層が、第３結晶面及び第４結晶面のそれぞれの少なくとも一部に接しており、第１結晶面に接する領域における第２結晶層の厚みに対する第２結晶面に接する領域における第２結晶層の厚みの比が、第３結晶面に接する領域における第３結晶層の厚みに対する第４結晶面に接する領域における第３結晶層の厚みの比よりも大きい半導体基板を提供する。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）とをこの順に有する半導体基板であって、Ｓｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）は少なくとも一部の領域がアニールされており、少なくとも一部の領域でＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体を備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられて少なくとも一部の領域がアニールされたＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）と、少なくとも一部の領域でＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体とを備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられたＳｉ結晶層と、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】基板と当該基板に形成される化合物半導体とを電気的に絶縁しつつ、結晶性に優れた化合物半導体を備えた半導体基板を提供する。
【解決手段】ベース基板と、ベース基板上に設けられたシード結晶と、シード結晶の上方に設けられた化合物半導体と、シード結晶と化合物半導体との間に設けられ、シード結晶よりも大きな抵抗率を有する高抵抗層とを備え、シード結晶と化合物半導体とが格子整合または擬格子整合している半導体基板を提供する。 （もっと読む）

【課題】化合物半導体デバイスのスイッチング速度等の性能を向上する。
【解決手段】シリコン基板と、シリコン基板の上に形成された絶縁膜であってシリコン基板に達する開口部を有する絶縁膜と、開口部に形成されたＧｅ結晶と、Ｇｅ結晶を核として成長された化合物半導体結晶であって絶縁膜の表面より凸に形成されたシード化合物半導体結晶と、シード化合物半導体結晶の特定面をシード面として、絶縁膜の上にラテラル成長されたラテラル成長化合物半導体層と、を備えた半導体基板を提供する。 （もっと読む）

【課題】化合物半導体デバイスのスイッチング速度等の性能を向上する。
【解決手段】シリコン基板と、シリコン基板の上に形成された絶縁膜であってシリコン基板に達する開口部を有する絶縁膜と、開口部に形成されたＧｅ結晶と、Ｇｅ結晶を核として成長された化合物半導体結晶であって絶縁膜の表面より凸に形成されたシード化合物半導体結晶と、シード化合物半導体結晶の特定面をシード面として、絶縁膜の上にラテラル成長されたラテラル成長化合物半導体層と、を備えた半導体基板を提供する。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層上に結晶成長された機能層と、を備える半導体基板を提供する。Ｇｅ層は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成する。あるいはＧｅ層は、アニールした場合に、アニールの温度において基板であるＳｉとの熱膨張係数の相違によるストレスが剥離を発生させない大きさの島状に形成する。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。Ｇｅ層は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成する。あるいはＧｅ層は、アニールした場合に、アニールの温度において基板であるＳｉとの熱膨張係数の相違によるストレスが剥離を発生させない大きさの島状に形成する。 （もっと読む）

【課題】圧縮歪層と引張歪層とを利用して、ＩｎＰ系半導体デバイスを成長させるメタモルフィック基板の欠陥（例えば転位）の低減を可能にする。
【解決手段】ガリウムヒ素基板１００と、前記ガリウムヒ素基板１００上に形成されたバッファ層１０１と、前記バッファ層１０１上に、前記バッファ層１０１よりも面内方向の格子定数が小さい材料からなる引張歪層１０５ａと、前記バッファ層１０１よりも面内方向の格子定数大きい材料からなる圧縮歪層１０５ｂとを積層して形成された歪補償構造層１０５とを有することを特徴とする。 （もっと読む）

【課題】 向上された緩和、かなり低い欠陥密度、および改善された表面品質を有する
緩和されたＳｉＧｅオンインシュレータ基板を形成する方法を提供すること。
【解決手段】 方法が、第１の単結晶Ｓｉ層の表面上にＳｉＧｅ合金層を形成するステ
ップを含む。第１の単結晶Ｓｉ層は、Ｇｅ拡散に対する耐性がある下の障壁層との界面を
有する。次に、界面での、または界面付近での機械的な分断を可能にする欠陥を形成する
ことができるイオンが構造内に注入され、その後、注入されたイオンを含む構造に、第１
の単結晶Ｓｉ層およびＳｉＧｅ層を通るＧｅの相互拡散を可能にする加熱ステップを施し
て、障壁層の上に、実質的に緩和された単結晶であり均質のＳｉＧｅ層を形成する。改善
された性質を有するＳｉＧｅオンインシュレータ、およびそれを含むヘテロ構造も提供さ
れる。 （もっと読む）

本発明は、多層構造を製造するためのプロセスであって、ａ）シリコン基板上で成長層をエピタキシャル成長するステップ（Ｓ１）と、ｂ）成長層において少なくとも１つのパターンを形成するステップ（Ｓ２、Ｓ３）と、ｃ）シリコン基板上に酸化層を堆積するステップ（Ｓ５）と、ｄ）シリコン活性層を酸化層上へ転移するステップ（Ｓ７−Ｓ１０）と、ｅ）各パターンの上のシリコン活性層及び酸化層内にキャビティを形成するステップ（Ｓ１１、Ｓ１２）と、ｆ）ＩＩＩ−Ｖ族の物質のキャビティを成長層の各々の暴露されたパターンから成長させるステップ（Ｓ１４）とを少なくとも備えることを特徴とするプロセスに関する。
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【課題】結晶品質に優れ、かつクラックのないＡｌＮ系III族窒化物単結晶厚膜を作製する方法を提供する。
【解決手段】エピタキシャル基板上に、ＨＶＰＥ法によってＡｌＮ系III族窒化物厚膜を得る場合に、通常の成長条件で厚膜層の形成を行う第１の工程と、その時点で形成されている厚膜層を第１の工程における厚膜層の形成温度Ｔ１以上の高温状態Ｔ２で保持することを主目的とする第２の工程とを適宜のタイミングで切り替えつつ繰り返し行うようにする。これにより、それぞれの第１の工程において厚膜層に内在する歪を第２の工程で逐次に緩和させつつ厚膜層を形成することができる。厚膜層の形成後に面内方向に作用する引張応力を、あらかじめ緩和させた状態の厚膜層を形成することができるので、厚膜層におけるクラックの発生を抑制することができる。 （もっと読む）

【課題】 量産性の高い、欠陥の充分少ない高品質なＳＳＯＩ基板を提供する。
【解決手段】 半導体基板の製造方法は、支持基板とは格子定数の異なるヘテロエピタキシャル層、絶縁層、Ｓｉ層が順に積層された構造を少なくとも含む支持基板に、前記Ｓｉ層の歪みを変化させるために、前記ヘテロエピタキシャル層の応力を変化させる工程を行なう。 （もっと読む）

【課題】シリコン基板上に欠陥の少ない歪みゲルマニウム膜を製造する方法を提供すること。
【解決手段】本発明の方法は、シリコン基板を準備すること（１２）と、第１のゲルマニウム膜を堆積し、シリコン基板上に連続したゲルマニウム膜を形成すること（１４）と、シリコン基板およびゲルマニウム膜を第１のアニールプロセスでアニールし、ゲルマニウム膜を緩和すること（１６）と、第１のゲルマニウム膜の上に第２のゲルマニウム膜を堆積し、ゲルマニウム層を形成すること（１８）と、ゲルマニウム層をパターニングおよびエッチングすること（２２）と、ゲルマニウム層の上に誘電体材料を堆積すること（２４）と、ゲルマニウム層および誘電体材料を有するシリコン基板をサイクリックアニールすること（２６）と、シリコン基板およびゲルマニウム膜を含むデバイスを完成すること（２８）と、を含む。 （もっと読む）

高品質の窒化物半導体結晶層を得ることができる窒化物半導体成長用基板を提供する。本発明の一実施形態に係る、サファイア基板（１）上に窒化物半導体層を成長させるための窒化物半導体成長用基板は、サファイア基板（１）上に別途に設けたＡｌ_２Ｏ_３層（２）と、第１の層であるＡｌＯＮ層（３）と、第２の層であるＡｌＮ層（４）とを備える。第１の層および第２の層については、ＡｌＯＮ層（３）とＡｌＮ層（４）との順序でＡｌ_２Ｏ_３層（２）上に積層させる。
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【課題】 ｎ型及びｐ型ＭＯＳＦＥＴデバイスに使用するための半導体構造体と、その製造方法とを提供する。
【解決手段】 半導体構造体は、ｎ型ＭＯＳＦＥＴが製造されるウェハ領域の層構造が、ｐ型ＭＯＳＦＥＴが製造されるウェハ領域の層構造とは異なるものとなるように製造される。この構造体は、まず、Ｈｅなどの軽原子のイオン注入によりＳｉ含有基板の表面に損傷領域を形成することによって、製造される。次いで、損傷領域を含むＳｉ含有基板の上に、歪みＳｉＧｅ合金が形成される。次いで、アニール・ステップを使用し、欠陥に起因する歪み緩和によって歪みＳｉＧｅ合金を実質的に緩和させる。次に、緩和したＳｉＧｅ合金の上に、歪みＳｉなどの歪み半導体キャップが形成される。 （もっと読む）

【課題】ヘテロエピタキシャル成長膜の、応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるために要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。
【解決手段】半導体基板の製造方法は、第１単結晶半導体１０の上に第２単結晶半導体１２を成長させる成長工程と、第２単結晶半導体１２に阻止層１２ａを形成する阻止層形成工程と、阻止層１２ａよりも深い部分に結晶欠陥１５を発生させて第２単結晶半導体１２に作用する応力を緩和する緩和工程とを含む。阻止層１２ａは、例えば多孔質層で構成され、阻止層１２ａよりも深い部分の結晶欠陥が第２単結晶半導体１２の表面に伝播することを防止する。 （もっと読む）

【課題】 水素注入ドーズおよび／またはアニーリング温度および時間を低減させることによって、費用を削減し、かつ、膜の性質を向上させることができる緩和Ｓｉ_１−ＸＧｅ_Ｘ（０＜ｘ＜１）層の形成方法を提供する。
【解決手段】 本発明による、半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ_１−ＸＧｅ_Ｘ（０＜ｘ＜１）層を形成する方法は、シリコン基板を準備することと（１２）、歪Ｓｉ_１−ＸＧｅ_Ｘ（０＜ｘ＜１）層を堆積することと（１４）、歪ＳｉＧｅ層内にイオンを注入することであって、イオンは、シリコンイオンと、ホウ素およびヘリウムからなるイオンの群から選択されるイオンとを含み、Ｈ^＋イオンを注入することをさらに包含する、ことと（１６、１８）、アニーリングすること（２０）により歪ＳｉＧｅ層を緩和し、それにより、第１の緩和ＳｉＧｅ層を形成することと、半導体デバイスを完成することとを包含する。 （もっと読む）

【課題】絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法が提供される。
【解決手段】この方法で、歪み半導体は、あらかじめ形成された絶縁体上半導体基板の絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体層である。本発明のＳＳＯＩ基板を形成する際に、ウエハボンディングは使用されない。 （もっと読む）