半導体基板を作製する方法
【課題】絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法が提供される。
【解決手段】この方法で、歪み半導体は、あらかじめ形成された絶縁体上半導体基板の絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体層である。本発明のＳＳＯＩ基板を形成する際に、ウエハボンディングは使用されない。
【解決手段】この方法で、歪み半導体は、あらかじめ形成された絶縁体上半導体基板の絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体層である。本発明のＳＳＯＩ基板を形成する際に、ウエハボンディングは使用されない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板を作製する方法に関する。より詳しくは、本発明は、絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）系のトランジスタデバイス性能を改善するための有望なオプションとして、歪みＳｉが採用された。通常、緩和したＳｉＧｅの層の上にＳｉを析出させて、引張り歪み下にあるＳｉ層を製造する。ＳｉＧｅ上歪みＳｉは、絶縁体上シリコン（ＳＯＩ）と併用されて、両方の技術の利点を組み合わせられた。使用目的によっては、中間のＳｉＧｅ層なしで、絶縁層上に歪みＳｉ層を直接有すれば理想的と考えられる。こうすれば、現在のＳＯＩ技術開発の趨勢に適合するＳＯＩ超薄層が可能になる。その上、中間のＳｉＧｅ層は、例えばＮ型ドーパント拡散の増強、Ｓｉ／ＳｉＧｅ相互混合、浅型トレンチ分離（ＳＴＩ）プロセスの複雑化など、プロセスをさらに複雑化させ、ケイ化物形成に対しておそらくマイナスの効果を及ぼす。
【０００３】
絶縁層の上に歪みＳｉを直接作製する一つの方法は、厚い濃度勾配ＳｉＧｅバッファ層、化学機械研摩（ＣＭＰ）、歪みＳｉ成長、ウエハボンディング、層転写およびＳｉＧｅエッチバックを用いることを含む。ウエハボンディングは、非常に滑らかな表面を必要とし、濃度勾配ＳｉＧｅ膜は、非常に粗い表面を有し、そのためＳｉＧｅ膜はほとんどのウエハボンディングプロセスに適さないので、この先行技術方法には、固有の複雑さがある。先行技術方法では、表面をより滑らかにするためにＣＭＰが用いられているが、ＣＭＰは、特に３００ｍｍウエハの場合、基板製造能力を低下させる。
【０００４】
絶縁層の上に歪みＳｉを直接形成させる別の方法は、ＳＯＩウエハ上に約４００ｎｍ以上の厚さを有する厚い緩和したＳｉＧｅ層を直接成長させることを含む。緩和したＳｉＧｅ層の一番上の領域を、可能な限り最も低い貫通欠陥密度を有するように設計する（Ｇｅ含有量を段階的に傾斜させか、または転位密度を低下させる他の先行技術の方法のどちらかによって）。次に、埋め込み酸化物層上にあって一番上の緩和したＳｉＧｅ層の下になる領域中の結晶化度を低下させるかまたは消滅させる線量およびエネルギーで、イオン注入によって一番上の緩和した高品質のＳｉＧｅ層の下の材料を非晶質化させることが考えられる。続いて再結晶化アニーリングを実行して、一番上の層から下方に非晶質化した格子領域を固相エピタキシャル再成長させることが考えられる。
【０００５】
一番上の層は、緩和した高品質のＳｉＧｅなので、この層の下で再結晶化させれば、この格子構造が下方に伝播すると考えられる。従って、ＳＯＩ基板からのもともとのＳｉ層である一番下の層は、一番上の緩和したＳｉＧｅ層の面内格子パラメータで再結晶化し、従って、引張り変形で歪むと考えられる。次に、ＳｉＧｅを選択的に除去して、高性能ＣＭＯＳ用途のための低欠陥密度の歪みＳＯＩ基板を提供することができると考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の概念の主な欠点は、１）十分低い欠陥密度を有する高品質の緩和した厚いＳｉＧｅ合金層を成長させる能力が心もとないこと、２）非常に厚いランダムな合金を通して新しい欠陥を発生させることなく再結晶させる能力が不確実なこと、３）そのような大きな埋め込み領域を従来の注入手順で非晶質化させるという実際面の困難、および４）これらすべての処理工程の間、下にあるＳｉ層へのＧｅの相互拡散をできる限り低く抑えなければならないことである。
【０００７】
上記を考慮すると、上記で言及された欠点をまったく示さない絶縁体上歪み半導体（ＳＳＯＩ）基板を形成させる新しい改善された方法を提供する必要がある。
【課題を解決するための手段】
【０００８】
本発明は、絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法を提供する。この方法では、歪み半導体は絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体の層である。本発明のＳＳＯＩ基板を形成するに際して、ウエハボンディングは使用されない。
【０００９】
本発明では、最初に、例えばあらかじめ形成されたＳＯＩ基板の上部Ｓｉ含有層などの第一の結晶半導体層の表面の上に、例えばＳｉＧｅ合金層などの歪んだ第二の結晶半導体層を形成させることによって、ＳＳＯＩ基板が提供される。上部Ｓｉ含有層は、例えばあらかじめ形成されたＳＯＩ基板の埋め込み酸化物などの絶縁層の上に配置される。
【００１０】
常にではないが、通常、第二の結晶半導体層を形成させた後、オプションの欠陥発生イオン注入工程が実行される。示されるように、オプションの注入工程は、第一の結晶半導体層の内部または近傍に欠陥を発生させる。オプションの欠陥発生イオン注入の有無にかかわらず、第二の結晶半導体層の歪みを緩和させるのに十分な第一の温度まで、第一のアニーリング工程が構造に対して実行される。
【００１１】
次に、構造の中に埋め込み非晶質化領域を作り出すために、今では緩和した第二の結晶半導体層を含む構造に対して非晶質化イオン注入工程が実行される。埋め込み非晶質化領域は、第一の結晶半導体層全体および緩和した第二の結晶半導体層の下部を含む。
【００１２】
次に、非晶質化領域を再結晶化させるのに十分な第二の温度で、第二のアニーリング工程が実行される。第二のアニーリング工程の結果、第一の半導体層は歪んだ状態で再結晶化する。再結晶化後の第一の半導体層中の歪みの大きさは、既に形成された緩和した第二の結晶半導体層の面内格子パラメータによって決定される。
【００１３】
次に、第二の結晶半導体層は選択的に除去され、あらかじめ形成されたＳＯＩ基板の絶縁層の表面の上に配置された歪んだ第一の半導体層を含む基板が提供される。すなわち、本発明の選択的な除去工程によって、絶縁層上に配置された歪んだ第一の半導体層を含むＳＳＯＩ基板が提供される。本発明の方法では、あらかじめ形成されたＳＯＩ基板が使用されるので、底になる半導体基板層は、絶縁層の下に配置される。
【００１４】
上記工程によって、歪んだ第一の半導体層が絶縁層全体の上に配置されたＳＳＯＩ基板が提供される。本発明の代わりの実施態様では、あらかじめ形成されたＳＯＩ基板の絶縁層の上に配置された歪んだ第一の半導体の局所化領域と、歪んだ第一の半導体の局所化領域に隣接する歪みのない第一の半導体とを含むパターン化ＳＳＯＩ基板を形成させることが可能である。
【００１５】
本発明の代わりの実施態様では、欠陥発生イオン注入工程と非晶質化イオン注入工程とは、第一の結晶半導体層を含む構造の選択された同じ区域の中で実行される。そのため、第一のアニーリング工程の間に、第二の半導体層のさまざまなあらかじめ選択された領域中で選択的な緩和を起こすことができる。本発明の残る加工中の後続の加工によって、絶縁層の上に、歪みのない第一の半導体層領域に隣接して、歪んだ第一の半導体層の局所化領域を含む基板が形成される。
【００１６】
次に、添付の図面を参照して、例を示すことだけを目的として、本発明の好ましい実施態様を説明する。
【発明を実施するための最良の形態】
【００１７】
図面の比率は正確ではなく、従って本出願は、図面から確認することができるいかなる寸法にも限定されない点に注意すること。さらに、添付の図面では、類似の要素または対応する要素あるいはその両方を説明するために、類似の参照番号が使用される。
【００１８】
最初に、第一の結晶半導体層１８の表面の上に第二の結晶半導体層２０を形成させた後に提供される構造１０の例を示す図１Ａを参照する。第一の結晶半導体層１８は、あらかじめ形成されたＳＯＩ基板１２の一番上の層を表す。多くの場合、第一の半導体層１８は、当分野ではＳＯＩ層と呼ばれ、例えばトランジスタまたはキャパシタあるいはその両方などの電気デバイスを形成させることができる。第一の結晶半導体層１８に加えて、あらかじめ形成されたＳＯＩ基板１２は、絶縁層１６および一番下の半導体基板層１４を備える。
【００１９】
図１Ａに示されるあらかじめ形成されたＳＯＩ基板１２は、公知の従来のＳＩＭＯＸ（酸素のイオン注入による分離）プロセス、ならびに、参照によってそれぞれの内容全体が本明細書に組み込まれる本出願人の２００２年１１月２６日公布の米国特許第６，４８６，０３７号、２００３年８月５日公布の第６，６０２，７５７号、２００３年４月１日公布の第６，５４１，３５６号、２００１年５月２１日出願の米国特許出願第０９／８６１，５９０号および２００１年６月１９日出願の第０９／８８４，６７０号明細書ならびにＳａｄａｎａらの米国特許第５，９３０，６３４号明細書中で言及されているさまざまなＳＩＭＯＸプロセスを利用して、形成させることができる。
【００２０】
あるいは、あらかじめ形成されたＳＯＩ基板１２は、例えば熱ボンディングおよび層転写プロセスを含むその他のプロセスを用いて製造することができる。
【００２１】
上述の通り、あらかじめ形成されたＳＯＩ基板１２は、一番下の半導体基板層１４、絶縁層１６および第一の結晶半導体層１８を含む。あらかじめ形成されたＳＯＩ基板１２の一番下の半導体基板層１４は、例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰならびに他のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む任意の半導体を含む。いくつかの実施態様では、一番下の半導体基板層１４は、ＳＯＩ基板または絶縁体上ＳｉＧｅ基板であってよい。
【００２２】
あらかじめ形成されたＳＯＩ基板１２の絶縁層１６は、Ｇｅ拡散に対して高度に抵抗性の絶縁体を含む。そのような絶縁およびＧｅ拡散抵抗性材料の例は、結晶または非結晶の酸化物または窒化物を含むが、それらに限定されない。通常、あらかじめ形成されたＳＯＩ基板１２の絶縁層１６は、埋め込み酸化物層である。
【００２３】
あらかじめ形成されたＳＯＩ基板１２の第一の結晶半導体層１８は、例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰならびに他のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む任意の半導体を含む。本発明の好ましい実施態様では、第一の結晶半導体層１８は、Ｓｉ含有材料で構成される。
【００２４】
あらかじめ形成されたＳＯＩ基板１２のさまざまな層の厚さは、同基板を製造する際に用いられるプロセスによって変化し得る。しかし、第一の結晶半導体層１８は、一般的に約１ｎｍから約５０ｎｍの厚さを有する薄層であり、約５ｎｍから約４０ｎｍの厚さがより一般的である。絶縁層１６の場合、その層は、一般的に約１ｎｍから約１０００ｎｍの厚さを有し、約２０ｎｍから約２００ｎｍの厚さがより好ましい。本発明の実施態様にとって、半導体基板層１４の厚さは重要でない。上記に提示された厚さの範囲は、例を示すためのものである。
【００２５】
第一の結晶半導体層１８を備えるあらかじめ形成されたＳＯＩ基板１２を準備した後、第一の結晶半導体層１８の上に、歪んだ状態にある第二の結晶半導体層２０が形成される。第二の結晶半導体層２０は、第一の結晶半導体層１８と同じまたは異なる半導体材料で構成されてよいが、但し、第二の結晶半導体層２０は歪んだ状態で形成される。
【００２６】
好ましい実施態様では、第二の結晶半導体層２０は、ＳｉＧｅ合金または純粋なＧｅを含むＧｅ含有層である。用語「ＳｉＧｅ合金」は、最高９９．９９原子パーセントＧｅを含むＳｉＧｅ材料を含み、一方、純粋なＧｅは、１００原子パーセントＧｅを含む層を含む。ＳｉＧｅ層が使用されるとき、ＳｉＧｅ層中のＧｅ含有量は、約０．１から約９９．９原子パーセントが好ましく、約１０から約３５Ｇｅ原子パーセントがより好ましい。
【００２７】
第二の結晶半導体層２０は、欠陥、すなわち不整合転位およびＴＤ転位が実質的に存在しないだけでなく、歪み、準安定、擬多形の半導体を成長させることができる当業者に公知の任意の従来のエピタキシャル成長方法を用いて、第一の結晶半導体層１８の上に形成される。そのようなエピタキシャル成長プロセスを説明する例は、高速熱化学蒸着（ＲＴＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、超高真空化学蒸着（ＵＨＶＣＶＤ）、常圧化学蒸着（ＡＰＣＶＤ）、分子線エピタキシ（ＭＢＥ）またはプラズマ強化化学蒸着（ＰＥＣＶＤ）を含むが、それらに限定されない。
【００２８】
この時点で形成された第二の結晶半導体層２０の厚さは、変化し得るが、通常、第二の結晶半導体層２０は、下にある第一の結晶半導体層１８より大きな厚さを有する。一般的に、第二の結晶半導体層２０は、約１０ｎｍから約５００ｎｍの厚さを有し、約２０ｎｍから約２００ｎｍの厚さがより一般的である。
【００２９】
図１Ａに示される構造を形成させた後、通常、第一の結晶半導体層１８の内部または近傍に欠陥を発生させるために、第一の結晶半導体層１８の上に形成された第二の結晶半導体層２０を含む構造に対して、オプションの欠陥発生イオン注入工程が実行される。この注入工程から発生する欠陥によって、第二の結晶半導体層２０の緩和を促進させる。緩和を促進させるそのような欠陥の例は、水素イオン注入の場合と同じく、小板状欠陥または泡状欠陥を含む。オプションの注入は、注入マスクを用いて実行してもよく、あるいは注入マスクを用いずに実行してもよい。
【００３０】
このオプションの注入工程後に形成される構造は、図１Ｂに示される。この図で、参照番号２２は、このイオン注入工程によって第一の結晶半導体層１８の内部に形成された欠陥を示す。欠陥発生イオン注入工程は、後続の加熱に際して歪み緩和を容易にする転位核形成部位のランダムアレイを発生させることによって、第二の結晶半導体／第一の結晶半導体の二層（１８および２０）中の欠陥発生の問題に対処する。詳しくは、イオン注入工程の間に形成された欠陥によって容易になった第一の結晶半導体層１８の塑性変形によって、第二の結晶半導体層２０の弾性緩和が起こる。
【００３１】
イオン範囲のピークを第一の結晶半導体層１８の内部または近傍に維持する注入条件を用いて、水素、重水素、ヘリウム、酸素、ネオン、ホウ素、ケイ素またはそれらの混合物などのイオンをさまざまな層に注入することによって、第二の結晶半導体層２０の緩和を促進させる欠陥が形成される。本明細書では、前記のイオンの同位元素も意図される。欠陥を発生させるために用いられる好ましいイオンは、水素イオン（Ｈ＋）または酸素イオン（Ｏ＋）である。本明細書では、Ｈ２＋などの他の水素化学種も意図され得ることに注意すること。
【００３２】
オプションの欠陥発生注入工程は、約０．０１から約１０マイクロアンペア／ｃｍ２のビーム電流密度を用いて、ほぼ室温、すなわち約２８３Ｋから約３０３Ｋの温度で実行される。異なる温度での注入または他のビーム電流密度を用いる注入あるいはその両方を行うと、緩和挙動に影響を及ぼすことがある。
【００３３】
欠陥２２を形成させるに際して用いられる注入化学種の濃度は、使用される注入化学種の種類によって変り得る。しかし、一般的に、この時点で用いられる注入イオンの濃度は、３×１０１６ｃｍ−２未満であり、約１×１０１５から約２．９９×１０１６ｃｍ−２のイオン濃度がより一般的である。このオプションの注入のエネルギーも、注入されるイオンの種類によって変化し得る。但し、注入エネルギーは、イオンを第一の結晶半導体層１８の内部または近傍に配置させることができなければならない。
【００３４】
例えば、注入イオンとして水素が使用されるとき、第一の結晶半導体層１８の内部または近傍での欠陥形成を確実にするために用いられるエネルギーは、約１から約１００ｋｅＶであり、約３から約４０ｋｅＶのエネルギーがより好ましい。
【００３５】
第一の結晶半導体層１８の内部または近傍に前記高エネルギーイオンを注入すると、転位欠陥を第一の結晶半導体層１８の内部に優先的に移動させることによって、第二の結晶半導体層２０をより効率的に緩和させる効率的な転位核形成部位として機能し得る欠陥が発生する。欠陥発生イオン注入工程によって生じた欠陥部位のランダムさによって、移動する転位の間の相互作用が原因となる欠陥ピンニングも減少し、それによって、緩和プロセスはさらに効率的になる。前記に加えて、オプションの欠陥発生イオン注入工程は、後続の第一のアニーリング工程の間に第二の結晶半導体層２０を緩和させるのに必要な温度も低下させる。
【００３６】
図１Ａ、またはオプションの図１Ｂに示される構造を形成させた後、次に、この構造は、第二の結晶半導体層２０の歪み緩和させるのに十分な第一の温度で実行される第一のアニーリング工程に付される。第一のアニーリング工程は、オプションとして低濃度の酸素（１％未満）と混合されることがある不活性ガス環境中で実行されるが、あるいは、フォーミングガスが使用されることもある。第一のアニーリング工程で使用してもよい不活性ガス環境を説明する例は、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、Ｎｅまたは例えばＨｅ−ＡｒまたはＨｅ−Ｎ２混合物などそれらの混合物を含む。
【００３７】
上記に示されるように、第一のアニーリング工程は、第二の結晶半導体層２０の歪みを緩和させるのに十分な第一の温度で実行される。さらに、第一の温度は、この構造中のＧｅの拡散をできる限り低くさせる。詳しくは、第一のアニーリング工程の第一の温度は、約７００℃から約１１００℃であり、約８００℃から約１０５０℃の第一の温度がより好ましい。第一のアニーリング工程の時間は、変化し得るが、一般的に第一のアニーリング工程は、約１秒から約５時間実行され、約５秒から１時間がより一般的である。
【００３８】
第一のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザーアニール、スパイクアニールまたは歪んだ第二の半導体層２０を十分に緩和させることができる任意の他の類似アニーリングプロセスを用いて実行してよい。高速熱アニーリングは、通常、炉アニーリングと比較するとより短い時間で実行される。第一のアニーリング工程は、単一の昇温速度を用いて実行してもよく、あるいはさまざまな昇温および保温サイクルを使用してもよい。
【００３９】
第一のアニーリング工程の間に、第二の結晶半導体層２０の緩和が起こることを、ここでもういちど強調しておく。このアニーリング工程の間に実現される緩和の度合いは、層の厚さだけではなく、第二の結晶半導体層２０の中のもともとの歪みの関数でもある。通常、この工程の間に実現される緩和の度合いは、２５％より大きい。
【００４０】
次に、第一の結晶半導体層１８全体と第二の結晶半導体層２０の下部とを含む非晶質化領域２４が提供される構造を作り出すために、非晶質化イオン注入工程が実行される。その結果得られる構造は、図１Ｃに示される。この注入の結果得られる損傷深さプロフィルのピークは、第一の結晶半導体層１８に対応している。すなわち、非晶質化は、イオン範囲のピークを第一の結晶半導体層１８の中心から±１０００Åの範囲内にイオン注入することによって起こる。より好ましくは、非晶質化は、第一の結晶半導体層１８の中心の±５００Åの範囲内にイオンピークを注入することによって起こる。Ｓｉ、Ｐ、Ａｓ、Ｇｅ、Ｃまたはそれらの同位元素を含む任意の組み合わせなどの非晶質化イオンを用いてよい。非晶質化を引き起こし、上記で言及した範囲内にイオンピークを注入するのに十分な任意の範囲の線量およびエネルギーを用いてよい。
【００４１】
図１Ｄは、第二のアニーリング工程を実行した後に形成される構造を示す。図１Ｄに示されるように、第二のアニーリング工程は、非晶質化した領域２４を再結晶化させ、その結果第一の結晶半導体層１８を歪んだ状態で再結晶化させるのに十分な第二の温度で実行される。歪みの大きさは、緩和した第二の結晶半導体層２０の面内格子パラメータによって決定される。図１Ｄで、再結晶化した第一の半導体層は、参照番号２６で示される。
【００４２】
第二のアニーリング工程は、オプションとして低濃度の酸素（１％未満）と混合されることもある不活性ガス環境中で実行されるか、あるいはフォーミングガスが使用されることがある。第二のアニーリング工程に使用してもよい不活性ガス環境を説明する例は、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、Ｎｅまたは例えばＨｅ−ＡｒまたはＨｅ−Ｎ２混合物など、それらの混合物を含む。
【００４３】
上記に示されるように、第二のアニーリング工程は、第一の結晶半導体層１８を歪んだ状態で再結晶化させるのに十分な第二の温度で実行される。従って、その結果得られる第一の半導体結晶層２６は、緩和した第二の結晶半導体層２０がもともと（緩和に先立って）圧縮歪みしていれば、引張り変形で歪み、緩和した第二の結晶半導体層２０がもともと引張り歪みしていれば、圧縮変形で歪む。詳しくは、第二のアニーリング工程の第二の温度は、約６００℃から約１１００℃であり、約８００℃から約１０５０℃の第二の温度がより好ましい。第二のアニーリング工程の時間は、変化し得るが、一般的に、第二のアニーリング工程は、約１秒から約５時間実行され、約５秒から１時間がより一般的である。
【００４４】
第二のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザーアニール、スパイクアニールまたは非晶質化した領域２４ならびに第一の結晶半導体層１８を歪んだ状態で再結晶化させることができる任意の他の類似アニーリングプロセスを用いて実行してよい。高速熱アニーリングは、通常、炉アニーリングと比較するとより短い時間実行される。第二のアニーリング工程は、一つの昇温速度を用いて実行してもよく、あるいはさまざまな昇温および保温サイクルを使用してもよい。
【００４５】
第二のアニーリング工程を実行した後、第二の結晶半導体層２０は、この構造から除去され、図１Ｅに示されるＳＳＯＩ基板が提供される。この図面で、歪んだ第一の結晶層２６は、あらかじめ形成されたＳＯＩ基板１２の絶縁層１６の上に直接配置されている。歪んだ第一の結晶半導体層２６の厚さは、一般的に約５０から約５００Åであり、約１００から約４００Åの厚さがより一般的である。これらの厚さの範囲は、層１８のもともとの厚さに似ていることに注意すること。これより若干薄い層が得られることがある。与えられる歪みの度合いは、さきに形成された緩和した第二の結晶半導体層の面内格子パラメータによって決定される。
【００４６】
次に、第二の結晶半導体層２０は、例えば化学エッチング、反応性イオンエッチング、低温酸化、原子酸化、化学機械研摩（ＣＭＰ）、気体−クラスタビームシンニングまたはそれらの任意の組み合わせを含む選択除去プロセスを用いて除去される。
【００４７】
図１Ｅに示されるように、歪んだ第一の半導体層２６は、絶縁層１６全体の上に配置される。図１Ａ〜Ｅに示される実施態様に加えて、あらかじめ形成されたＳＯＩ基板の絶縁層の上に配置された歪んだ第一の半導体の局所化領域と、歪んだ材料の局所化領域に隣接する歪みのない第一の半導体とを含む、パターン化されたＳＳＯＩ基板が形成される代替実施態様を考慮しなければならない。本発明のこの代替実施態様は、図２Ａ〜Ｂに示される。
【００４８】
本発明のこの代替実施態様では、欠陥発生イオン注入工程と非晶質化イオン注入工程とが、第一の結晶半導体層を含む構造の選ばれた同じ区域で実行される。この代替構造は、図２Ａに示される。第一のアニーリング工程の間に、第二の半導体層のあらかじめ選ばれた別々の領域中で選択的な緩和を起こすことができる。上記で説明された残る加工工程の中の後続の加工の結果、絶縁層１６の上に、歪みのない第一の半導体層領域１８に隣接して、局所化された歪んだ第一の半導体層領域２６を含む基板が得られる。このＳＳＯＩ基板は、図２Ｂに示される。
【００４９】
図３は、転位をＳＯＩ層内に優先的に移動させることによってＳｉＧｅ層を緩和させる本発明の好ましい実施態様のアニーリング工程を実行した後の、基板の断面透過型電子顕微鏡（ＸＴＥＭ）画像である。この工程の簡単な断面図は、例えば、図１Ｂに示される。この試料は、２．５×１０１６原子／ｃｍ２の線量で、ピークＨ濃度をＳＯＩ／埋め込み酸化物界面の近くに配置させる深さにＨを注入され、高速熱アニーリング（５０℃／秒）を用いて９００℃で５分間アニールされた２００ÅのＳＯＩ層の上に成長させた５５０Åの３０％ＳｉＧｅ層を含んでいた。ＳｉＧｅ層は、Ｘ線回折を用いて２９．９％Ｇｅであり、６１％緩和していると測定された。
【図面の簡単な説明】
【００５０】
【図１】図１ＡからＥは、あらかじめ形成されたＳＯＩ基板の絶縁層の表面の上に歪んだ半導体層を直接形成させるに際して、本発明の好ましい実施態様中で使用される基本的な加工工程を例示する図表現（断面図によって）である。
【図２】図２ＡからＢは、本発明の代替実施態様の例を示す図表現（断面図によって）である。
【図３】本発明の好ましい実施態様の第一のアニーリング工程を実行した後の基板の断面透過型電子顕微鏡（ＸＴＥＭ）画像であり、ＳＯＩ層中に優先的に配置された転位を示す。
【技術分野】
【０００１】
本発明は、半導体基板を作製する方法に関する。より詳しくは、本発明は、絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）系のトランジスタデバイス性能を改善するための有望なオプションとして、歪みＳｉが採用された。通常、緩和したＳｉＧｅの層の上にＳｉを析出させて、引張り歪み下にあるＳｉ層を製造する。ＳｉＧｅ上歪みＳｉは、絶縁体上シリコン（ＳＯＩ）と併用されて、両方の技術の利点を組み合わせられた。使用目的によっては、中間のＳｉＧｅ層なしで、絶縁層上に歪みＳｉ層を直接有すれば理想的と考えられる。こうすれば、現在のＳＯＩ技術開発の趨勢に適合するＳＯＩ超薄層が可能になる。その上、中間のＳｉＧｅ層は、例えばＮ型ドーパント拡散の増強、Ｓｉ／ＳｉＧｅ相互混合、浅型トレンチ分離（ＳＴＩ）プロセスの複雑化など、プロセスをさらに複雑化させ、ケイ化物形成に対しておそらくマイナスの効果を及ぼす。
【０００３】
絶縁層の上に歪みＳｉを直接作製する一つの方法は、厚い濃度勾配ＳｉＧｅバッファ層、化学機械研摩（ＣＭＰ）、歪みＳｉ成長、ウエハボンディング、層転写およびＳｉＧｅエッチバックを用いることを含む。ウエハボンディングは、非常に滑らかな表面を必要とし、濃度勾配ＳｉＧｅ膜は、非常に粗い表面を有し、そのためＳｉＧｅ膜はほとんどのウエハボンディングプロセスに適さないので、この先行技術方法には、固有の複雑さがある。先行技術方法では、表面をより滑らかにするためにＣＭＰが用いられているが、ＣＭＰは、特に３００ｍｍウエハの場合、基板製造能力を低下させる。
【０００４】
絶縁層の上に歪みＳｉを直接形成させる別の方法は、ＳＯＩウエハ上に約４００ｎｍ以上の厚さを有する厚い緩和したＳｉＧｅ層を直接成長させることを含む。緩和したＳｉＧｅ層の一番上の領域を、可能な限り最も低い貫通欠陥密度を有するように設計する（Ｇｅ含有量を段階的に傾斜させか、または転位密度を低下させる他の先行技術の方法のどちらかによって）。次に、埋め込み酸化物層上にあって一番上の緩和したＳｉＧｅ層の下になる領域中の結晶化度を低下させるかまたは消滅させる線量およびエネルギーで、イオン注入によって一番上の緩和した高品質のＳｉＧｅ層の下の材料を非晶質化させることが考えられる。続いて再結晶化アニーリングを実行して、一番上の層から下方に非晶質化した格子領域を固相エピタキシャル再成長させることが考えられる。
【０００５】
一番上の層は、緩和した高品質のＳｉＧｅなので、この層の下で再結晶化させれば、この格子構造が下方に伝播すると考えられる。従って、ＳＯＩ基板からのもともとのＳｉ層である一番下の層は、一番上の緩和したＳｉＧｅ層の面内格子パラメータで再結晶化し、従って、引張り変形で歪むと考えられる。次に、ＳｉＧｅを選択的に除去して、高性能ＣＭＯＳ用途のための低欠陥密度の歪みＳＯＩ基板を提供することができると考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の概念の主な欠点は、１）十分低い欠陥密度を有する高品質の緩和した厚いＳｉＧｅ合金層を成長させる能力が心もとないこと、２）非常に厚いランダムな合金を通して新しい欠陥を発生させることなく再結晶させる能力が不確実なこと、３）そのような大きな埋め込み領域を従来の注入手順で非晶質化させるという実際面の困難、および４）これらすべての処理工程の間、下にあるＳｉ層へのＧｅの相互拡散をできる限り低く抑えなければならないことである。
【０００７】
上記を考慮すると、上記で言及された欠点をまったく示さない絶縁体上歪み半導体（ＳＳＯＩ）基板を形成させる新しい改善された方法を提供する必要がある。
【課題を解決するための手段】
【０００８】
本発明は、絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法を提供する。この方法では、歪み半導体は絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体の層である。本発明のＳＳＯＩ基板を形成するに際して、ウエハボンディングは使用されない。
【０００９】
本発明では、最初に、例えばあらかじめ形成されたＳＯＩ基板の上部Ｓｉ含有層などの第一の結晶半導体層の表面の上に、例えばＳｉＧｅ合金層などの歪んだ第二の結晶半導体層を形成させることによって、ＳＳＯＩ基板が提供される。上部Ｓｉ含有層は、例えばあらかじめ形成されたＳＯＩ基板の埋め込み酸化物などの絶縁層の上に配置される。
【００１０】
常にではないが、通常、第二の結晶半導体層を形成させた後、オプションの欠陥発生イオン注入工程が実行される。示されるように、オプションの注入工程は、第一の結晶半導体層の内部または近傍に欠陥を発生させる。オプションの欠陥発生イオン注入の有無にかかわらず、第二の結晶半導体層の歪みを緩和させるのに十分な第一の温度まで、第一のアニーリング工程が構造に対して実行される。
【００１１】
次に、構造の中に埋め込み非晶質化領域を作り出すために、今では緩和した第二の結晶半導体層を含む構造に対して非晶質化イオン注入工程が実行される。埋め込み非晶質化領域は、第一の結晶半導体層全体および緩和した第二の結晶半導体層の下部を含む。
【００１２】
次に、非晶質化領域を再結晶化させるのに十分な第二の温度で、第二のアニーリング工程が実行される。第二のアニーリング工程の結果、第一の半導体層は歪んだ状態で再結晶化する。再結晶化後の第一の半導体層中の歪みの大きさは、既に形成された緩和した第二の結晶半導体層の面内格子パラメータによって決定される。
【００１３】
次に、第二の結晶半導体層は選択的に除去され、あらかじめ形成されたＳＯＩ基板の絶縁層の表面の上に配置された歪んだ第一の半導体層を含む基板が提供される。すなわち、本発明の選択的な除去工程によって、絶縁層上に配置された歪んだ第一の半導体層を含むＳＳＯＩ基板が提供される。本発明の方法では、あらかじめ形成されたＳＯＩ基板が使用されるので、底になる半導体基板層は、絶縁層の下に配置される。
【００１４】
上記工程によって、歪んだ第一の半導体層が絶縁層全体の上に配置されたＳＳＯＩ基板が提供される。本発明の代わりの実施態様では、あらかじめ形成されたＳＯＩ基板の絶縁層の上に配置された歪んだ第一の半導体の局所化領域と、歪んだ第一の半導体の局所化領域に隣接する歪みのない第一の半導体とを含むパターン化ＳＳＯＩ基板を形成させることが可能である。
【００１５】
本発明の代わりの実施態様では、欠陥発生イオン注入工程と非晶質化イオン注入工程とは、第一の結晶半導体層を含む構造の選択された同じ区域の中で実行される。そのため、第一のアニーリング工程の間に、第二の半導体層のさまざまなあらかじめ選択された領域中で選択的な緩和を起こすことができる。本発明の残る加工中の後続の加工によって、絶縁層の上に、歪みのない第一の半導体層領域に隣接して、歪んだ第一の半導体層の局所化領域を含む基板が形成される。
【００１６】
次に、添付の図面を参照して、例を示すことだけを目的として、本発明の好ましい実施態様を説明する。
【発明を実施するための最良の形態】
【００１７】
図面の比率は正確ではなく、従って本出願は、図面から確認することができるいかなる寸法にも限定されない点に注意すること。さらに、添付の図面では、類似の要素または対応する要素あるいはその両方を説明するために、類似の参照番号が使用される。
【００１８】
最初に、第一の結晶半導体層１８の表面の上に第二の結晶半導体層２０を形成させた後に提供される構造１０の例を示す図１Ａを参照する。第一の結晶半導体層１８は、あらかじめ形成されたＳＯＩ基板１２の一番上の層を表す。多くの場合、第一の半導体層１８は、当分野ではＳＯＩ層と呼ばれ、例えばトランジスタまたはキャパシタあるいはその両方などの電気デバイスを形成させることができる。第一の結晶半導体層１８に加えて、あらかじめ形成されたＳＯＩ基板１２は、絶縁層１６および一番下の半導体基板層１４を備える。
【００１９】
図１Ａに示されるあらかじめ形成されたＳＯＩ基板１２は、公知の従来のＳＩＭＯＸ（酸素のイオン注入による分離）プロセス、ならびに、参照によってそれぞれの内容全体が本明細書に組み込まれる本出願人の２００２年１１月２６日公布の米国特許第６，４８６，０３７号、２００３年８月５日公布の第６，６０２，７５７号、２００３年４月１日公布の第６，５４１，３５６号、２００１年５月２１日出願の米国特許出願第０９／８６１，５９０号および２００１年６月１９日出願の第０９／８８４，６７０号明細書ならびにＳａｄａｎａらの米国特許第５，９３０，６３４号明細書中で言及されているさまざまなＳＩＭＯＸプロセスを利用して、形成させることができる。
【００２０】
あるいは、あらかじめ形成されたＳＯＩ基板１２は、例えば熱ボンディングおよび層転写プロセスを含むその他のプロセスを用いて製造することができる。
【００２１】
上述の通り、あらかじめ形成されたＳＯＩ基板１２は、一番下の半導体基板層１４、絶縁層１６および第一の結晶半導体層１８を含む。あらかじめ形成されたＳＯＩ基板１２の一番下の半導体基板層１４は、例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰならびに他のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む任意の半導体を含む。いくつかの実施態様では、一番下の半導体基板層１４は、ＳＯＩ基板または絶縁体上ＳｉＧｅ基板であってよい。
【００２２】
あらかじめ形成されたＳＯＩ基板１２の絶縁層１６は、Ｇｅ拡散に対して高度に抵抗性の絶縁体を含む。そのような絶縁およびＧｅ拡散抵抗性材料の例は、結晶または非結晶の酸化物または窒化物を含むが、それらに限定されない。通常、あらかじめ形成されたＳＯＩ基板１２の絶縁層１６は、埋め込み酸化物層である。
【００２３】
あらかじめ形成されたＳＯＩ基板１２の第一の結晶半導体層１８は、例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰならびに他のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む任意の半導体を含む。本発明の好ましい実施態様では、第一の結晶半導体層１８は、Ｓｉ含有材料で構成される。
【００２４】
あらかじめ形成されたＳＯＩ基板１２のさまざまな層の厚さは、同基板を製造する際に用いられるプロセスによって変化し得る。しかし、第一の結晶半導体層１８は、一般的に約１ｎｍから約５０ｎｍの厚さを有する薄層であり、約５ｎｍから約４０ｎｍの厚さがより一般的である。絶縁層１６の場合、その層は、一般的に約１ｎｍから約１０００ｎｍの厚さを有し、約２０ｎｍから約２００ｎｍの厚さがより好ましい。本発明の実施態様にとって、半導体基板層１４の厚さは重要でない。上記に提示された厚さの範囲は、例を示すためのものである。
【００２５】
第一の結晶半導体層１８を備えるあらかじめ形成されたＳＯＩ基板１２を準備した後、第一の結晶半導体層１８の上に、歪んだ状態にある第二の結晶半導体層２０が形成される。第二の結晶半導体層２０は、第一の結晶半導体層１８と同じまたは異なる半導体材料で構成されてよいが、但し、第二の結晶半導体層２０は歪んだ状態で形成される。
【００２６】
好ましい実施態様では、第二の結晶半導体層２０は、ＳｉＧｅ合金または純粋なＧｅを含むＧｅ含有層である。用語「ＳｉＧｅ合金」は、最高９９．９９原子パーセントＧｅを含むＳｉＧｅ材料を含み、一方、純粋なＧｅは、１００原子パーセントＧｅを含む層を含む。ＳｉＧｅ層が使用されるとき、ＳｉＧｅ層中のＧｅ含有量は、約０．１から約９９．９原子パーセントが好ましく、約１０から約３５Ｇｅ原子パーセントがより好ましい。
【００２７】
第二の結晶半導体層２０は、欠陥、すなわち不整合転位およびＴＤ転位が実質的に存在しないだけでなく、歪み、準安定、擬多形の半導体を成長させることができる当業者に公知の任意の従来のエピタキシャル成長方法を用いて、第一の結晶半導体層１８の上に形成される。そのようなエピタキシャル成長プロセスを説明する例は、高速熱化学蒸着（ＲＴＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、超高真空化学蒸着（ＵＨＶＣＶＤ）、常圧化学蒸着（ＡＰＣＶＤ）、分子線エピタキシ（ＭＢＥ）またはプラズマ強化化学蒸着（ＰＥＣＶＤ）を含むが、それらに限定されない。
【００２８】
この時点で形成された第二の結晶半導体層２０の厚さは、変化し得るが、通常、第二の結晶半導体層２０は、下にある第一の結晶半導体層１８より大きな厚さを有する。一般的に、第二の結晶半導体層２０は、約１０ｎｍから約５００ｎｍの厚さを有し、約２０ｎｍから約２００ｎｍの厚さがより一般的である。
【００２９】
図１Ａに示される構造を形成させた後、通常、第一の結晶半導体層１８の内部または近傍に欠陥を発生させるために、第一の結晶半導体層１８の上に形成された第二の結晶半導体層２０を含む構造に対して、オプションの欠陥発生イオン注入工程が実行される。この注入工程から発生する欠陥によって、第二の結晶半導体層２０の緩和を促進させる。緩和を促進させるそのような欠陥の例は、水素イオン注入の場合と同じく、小板状欠陥または泡状欠陥を含む。オプションの注入は、注入マスクを用いて実行してもよく、あるいは注入マスクを用いずに実行してもよい。
【００３０】
このオプションの注入工程後に形成される構造は、図１Ｂに示される。この図で、参照番号２２は、このイオン注入工程によって第一の結晶半導体層１８の内部に形成された欠陥を示す。欠陥発生イオン注入工程は、後続の加熱に際して歪み緩和を容易にする転位核形成部位のランダムアレイを発生させることによって、第二の結晶半導体／第一の結晶半導体の二層（１８および２０）中の欠陥発生の問題に対処する。詳しくは、イオン注入工程の間に形成された欠陥によって容易になった第一の結晶半導体層１８の塑性変形によって、第二の結晶半導体層２０の弾性緩和が起こる。
【００３１】
イオン範囲のピークを第一の結晶半導体層１８の内部または近傍に維持する注入条件を用いて、水素、重水素、ヘリウム、酸素、ネオン、ホウ素、ケイ素またはそれらの混合物などのイオンをさまざまな層に注入することによって、第二の結晶半導体層２０の緩和を促進させる欠陥が形成される。本明細書では、前記のイオンの同位元素も意図される。欠陥を発生させるために用いられる好ましいイオンは、水素イオン（Ｈ＋）または酸素イオン（Ｏ＋）である。本明細書では、Ｈ２＋などの他の水素化学種も意図され得ることに注意すること。
【００３２】
オプションの欠陥発生注入工程は、約０．０１から約１０マイクロアンペア／ｃｍ２のビーム電流密度を用いて、ほぼ室温、すなわち約２８３Ｋから約３０３Ｋの温度で実行される。異なる温度での注入または他のビーム電流密度を用いる注入あるいはその両方を行うと、緩和挙動に影響を及ぼすことがある。
【００３３】
欠陥２２を形成させるに際して用いられる注入化学種の濃度は、使用される注入化学種の種類によって変り得る。しかし、一般的に、この時点で用いられる注入イオンの濃度は、３×１０１６ｃｍ−２未満であり、約１×１０１５から約２．９９×１０１６ｃｍ−２のイオン濃度がより一般的である。このオプションの注入のエネルギーも、注入されるイオンの種類によって変化し得る。但し、注入エネルギーは、イオンを第一の結晶半導体層１８の内部または近傍に配置させることができなければならない。
【００３４】
例えば、注入イオンとして水素が使用されるとき、第一の結晶半導体層１８の内部または近傍での欠陥形成を確実にするために用いられるエネルギーは、約１から約１００ｋｅＶであり、約３から約４０ｋｅＶのエネルギーがより好ましい。
【００３５】
第一の結晶半導体層１８の内部または近傍に前記高エネルギーイオンを注入すると、転位欠陥を第一の結晶半導体層１８の内部に優先的に移動させることによって、第二の結晶半導体層２０をより効率的に緩和させる効率的な転位核形成部位として機能し得る欠陥が発生する。欠陥発生イオン注入工程によって生じた欠陥部位のランダムさによって、移動する転位の間の相互作用が原因となる欠陥ピンニングも減少し、それによって、緩和プロセスはさらに効率的になる。前記に加えて、オプションの欠陥発生イオン注入工程は、後続の第一のアニーリング工程の間に第二の結晶半導体層２０を緩和させるのに必要な温度も低下させる。
【００３６】
図１Ａ、またはオプションの図１Ｂに示される構造を形成させた後、次に、この構造は、第二の結晶半導体層２０の歪み緩和させるのに十分な第一の温度で実行される第一のアニーリング工程に付される。第一のアニーリング工程は、オプションとして低濃度の酸素（１％未満）と混合されることがある不活性ガス環境中で実行されるが、あるいは、フォーミングガスが使用されることもある。第一のアニーリング工程で使用してもよい不活性ガス環境を説明する例は、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、Ｎｅまたは例えばＨｅ−ＡｒまたはＨｅ−Ｎ２混合物などそれらの混合物を含む。
【００３７】
上記に示されるように、第一のアニーリング工程は、第二の結晶半導体層２０の歪みを緩和させるのに十分な第一の温度で実行される。さらに、第一の温度は、この構造中のＧｅの拡散をできる限り低くさせる。詳しくは、第一のアニーリング工程の第一の温度は、約７００℃から約１１００℃であり、約８００℃から約１０５０℃の第一の温度がより好ましい。第一のアニーリング工程の時間は、変化し得るが、一般的に第一のアニーリング工程は、約１秒から約５時間実行され、約５秒から１時間がより一般的である。
【００３８】
第一のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザーアニール、スパイクアニールまたは歪んだ第二の半導体層２０を十分に緩和させることができる任意の他の類似アニーリングプロセスを用いて実行してよい。高速熱アニーリングは、通常、炉アニーリングと比較するとより短い時間で実行される。第一のアニーリング工程は、単一の昇温速度を用いて実行してもよく、あるいはさまざまな昇温および保温サイクルを使用してもよい。
【００３９】
第一のアニーリング工程の間に、第二の結晶半導体層２０の緩和が起こることを、ここでもういちど強調しておく。このアニーリング工程の間に実現される緩和の度合いは、層の厚さだけではなく、第二の結晶半導体層２０の中のもともとの歪みの関数でもある。通常、この工程の間に実現される緩和の度合いは、２５％より大きい。
【００４０】
次に、第一の結晶半導体層１８全体と第二の結晶半導体層２０の下部とを含む非晶質化領域２４が提供される構造を作り出すために、非晶質化イオン注入工程が実行される。その結果得られる構造は、図１Ｃに示される。この注入の結果得られる損傷深さプロフィルのピークは、第一の結晶半導体層１８に対応している。すなわち、非晶質化は、イオン範囲のピークを第一の結晶半導体層１８の中心から±１０００Åの範囲内にイオン注入することによって起こる。より好ましくは、非晶質化は、第一の結晶半導体層１８の中心の±５００Åの範囲内にイオンピークを注入することによって起こる。Ｓｉ、Ｐ、Ａｓ、Ｇｅ、Ｃまたはそれらの同位元素を含む任意の組み合わせなどの非晶質化イオンを用いてよい。非晶質化を引き起こし、上記で言及した範囲内にイオンピークを注入するのに十分な任意の範囲の線量およびエネルギーを用いてよい。
【００４１】
図１Ｄは、第二のアニーリング工程を実行した後に形成される構造を示す。図１Ｄに示されるように、第二のアニーリング工程は、非晶質化した領域２４を再結晶化させ、その結果第一の結晶半導体層１８を歪んだ状態で再結晶化させるのに十分な第二の温度で実行される。歪みの大きさは、緩和した第二の結晶半導体層２０の面内格子パラメータによって決定される。図１Ｄで、再結晶化した第一の半導体層は、参照番号２６で示される。
【００４２】
第二のアニーリング工程は、オプションとして低濃度の酸素（１％未満）と混合されることもある不活性ガス環境中で実行されるか、あるいはフォーミングガスが使用されることがある。第二のアニーリング工程に使用してもよい不活性ガス環境を説明する例は、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、Ｎｅまたは例えばＨｅ−ＡｒまたはＨｅ−Ｎ２混合物など、それらの混合物を含む。
【００４３】
上記に示されるように、第二のアニーリング工程は、第一の結晶半導体層１８を歪んだ状態で再結晶化させるのに十分な第二の温度で実行される。従って、その結果得られる第一の半導体結晶層２６は、緩和した第二の結晶半導体層２０がもともと（緩和に先立って）圧縮歪みしていれば、引張り変形で歪み、緩和した第二の結晶半導体層２０がもともと引張り歪みしていれば、圧縮変形で歪む。詳しくは、第二のアニーリング工程の第二の温度は、約６００℃から約１１００℃であり、約８００℃から約１０５０℃の第二の温度がより好ましい。第二のアニーリング工程の時間は、変化し得るが、一般的に、第二のアニーリング工程は、約１秒から約５時間実行され、約５秒から１時間がより一般的である。
【００４４】
第二のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザーアニール、スパイクアニールまたは非晶質化した領域２４ならびに第一の結晶半導体層１８を歪んだ状態で再結晶化させることができる任意の他の類似アニーリングプロセスを用いて実行してよい。高速熱アニーリングは、通常、炉アニーリングと比較するとより短い時間実行される。第二のアニーリング工程は、一つの昇温速度を用いて実行してもよく、あるいはさまざまな昇温および保温サイクルを使用してもよい。
【００４５】
第二のアニーリング工程を実行した後、第二の結晶半導体層２０は、この構造から除去され、図１Ｅに示されるＳＳＯＩ基板が提供される。この図面で、歪んだ第一の結晶層２６は、あらかじめ形成されたＳＯＩ基板１２の絶縁層１６の上に直接配置されている。歪んだ第一の結晶半導体層２６の厚さは、一般的に約５０から約５００Åであり、約１００から約４００Åの厚さがより一般的である。これらの厚さの範囲は、層１８のもともとの厚さに似ていることに注意すること。これより若干薄い層が得られることがある。与えられる歪みの度合いは、さきに形成された緩和した第二の結晶半導体層の面内格子パラメータによって決定される。
【００４６】
次に、第二の結晶半導体層２０は、例えば化学エッチング、反応性イオンエッチング、低温酸化、原子酸化、化学機械研摩（ＣＭＰ）、気体−クラスタビームシンニングまたはそれらの任意の組み合わせを含む選択除去プロセスを用いて除去される。
【００４７】
図１Ｅに示されるように、歪んだ第一の半導体層２６は、絶縁層１６全体の上に配置される。図１Ａ〜Ｅに示される実施態様に加えて、あらかじめ形成されたＳＯＩ基板の絶縁層の上に配置された歪んだ第一の半導体の局所化領域と、歪んだ材料の局所化領域に隣接する歪みのない第一の半導体とを含む、パターン化されたＳＳＯＩ基板が形成される代替実施態様を考慮しなければならない。本発明のこの代替実施態様は、図２Ａ〜Ｂに示される。
【００４８】
本発明のこの代替実施態様では、欠陥発生イオン注入工程と非晶質化イオン注入工程とが、第一の結晶半導体層を含む構造の選ばれた同じ区域で実行される。この代替構造は、図２Ａに示される。第一のアニーリング工程の間に、第二の半導体層のあらかじめ選ばれた別々の領域中で選択的な緩和を起こすことができる。上記で説明された残る加工工程の中の後続の加工の結果、絶縁層１６の上に、歪みのない第一の半導体層領域１８に隣接して、局所化された歪んだ第一の半導体層領域２６を含む基板が得られる。このＳＳＯＩ基板は、図２Ｂに示される。
【００４９】
図３は、転位をＳＯＩ層内に優先的に移動させることによってＳｉＧｅ層を緩和させる本発明の好ましい実施態様のアニーリング工程を実行した後の、基板の断面透過型電子顕微鏡（ＸＴＥＭ）画像である。この工程の簡単な断面図は、例えば、図１Ｂに示される。この試料は、２．５×１０１６原子／ｃｍ２の線量で、ピークＨ濃度をＳＯＩ／埋め込み酸化物界面の近くに配置させる深さにＨを注入され、高速熱アニーリング（５０℃／秒）を用いて９００℃で５分間アニールされた２００ÅのＳＯＩ層の上に成長させた５５０Åの３０％ＳｉＧｅ層を含んでいた。ＳｉＧｅ層は、Ｘ線回折を用いて２９．９％Ｇｅであり、６１％緩和していると測定された。
【図面の簡単な説明】
【００５０】
【図１】図１ＡからＥは、あらかじめ形成されたＳＯＩ基板の絶縁層の表面の上に歪んだ半導体層を直接形成させるに際して、本発明の好ましい実施態様中で使用される基本的な加工工程を例示する図表現（断面図によって）である。
【図２】図２ＡからＢは、本発明の代替実施態様の例を示す図表現（断面図によって）である。
【図３】本発明の好ましい実施態様の第一のアニーリング工程を実行した後の基板の断面透過型電子顕微鏡（ＸＴＥＭ）画像であり、ＳＯＩ層中に優先的に配置された転位を示す。
【特許請求の範囲】
【請求項１】
第一の結晶半導体層の表面の上に歪んだ第二の結晶半導体層を形成させる工程であって、前記第一の結晶半導体層は、あらかじめ形成された絶縁体上シリコン（ＳＯＩ）基板の絶縁層の上に配置されるものとする工程と、前記第二の結晶半導体層を含む前記あらかじめ形成されたＳＯＩ基板を、前記第二の結晶半導体層中の前記歪みを緩和させるのに十分な第一の温度で、第一のアニーリング工程に付す工程と、前記第一の結晶半導体層全体および前記第二の結晶半導体層の下部を含む埋め込み非晶質化領域を作り出すために、非晶質化イオン注入を実行する工程と、前記第二の結晶半導体層および前記埋め込み非晶質化領域を含む前記あらかじめ形成されたＳＯＩ基板を、前記埋め込み非晶質化領域を再結晶化させるのに十分な第二の温度で、第二のアニーリング工程に付し、その結果前記第一の結晶半導体層を歪んだ状態で再結晶化させる工程、前記第二の結晶半導体層を選択的に除去して、絶縁体上歪み半導体（ＳＳＯＩ）基板を提供する工程とを含む、絶縁体上歪み半導体を作製する方法。
【請求項２】
前記絶縁層は、Ｇｅ拡散に対して高抵抗性の結晶または非結晶の酸化物または窒化物である、請求項１に記載の方法。
【請求項３】
前記第一の結晶半導体層は、約５ｎｍから約５０ｎｍの厚さを有する、請求項１に記載の方法。
【請求項４】
前記第一の結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、別のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む、請求項１に記載の方法。
【請求項５】
前記第一の結晶半導体層は、Ｓｉ含有半導体である、請求項４に記載の方法。
【請求項６】
前記第二の結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、別のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む、請求項１に記載の方法。
【請求項７】
前記第二の結晶半導体層は、Ｇｅ含有材料である、請求項６に記載の方法。
【請求項８】
前記Ｇｅ含有材料は、ＳｉＧｅ合金または純粋なＧｅである、請求項７に記載の方法。
【請求項９】
前記第二の結晶半導体層を形成させる工程は、エピタキシャル成長プロセスを含む、請求項１に記載の方法。
【請求項１０】
前記エピタキシャル成長プロセスは、高速熱化学蒸着、低圧化学蒸着、超高真空化学蒸着、常圧化学蒸着、分子線エピタキシおよびプラズマ強化化学蒸着から選ばれる、請求項９に記載の方法。
【請求項１１】
前記第二の結晶半導体層は、約１０ｎｍから約５００ｎｍの厚さを有する、請求項１に記載の方法。
【請求項１２】
前記形成させる工程と第一のアニーリング工程との間に、前記第一の結晶半導体層の内部または近傍に欠陥を発生させるために、欠陥発生イオン注入を実行する工程をさらに含む、請求項１に記載の方法。
【請求項１３】
前記欠陥発生イオン注入は、水素、重水素、ヘリウム、酸素、ネオン、ホウ素、ケイ素またはそれらの混合物および同位元素のイオンを用いて実行される、請求項１２に記載の方法。
【請求項１４】
前記イオンは、水素または酸素イオンである、請求項１３に記載の方法。
【請求項１５】
前記欠陥発生イオン注入は、３×１０１６ｃｍ−２未満のイオン濃度を用いて実行される、請求項１２に記載の方法。
【請求項１６】
前記欠陥は、前記第二の結晶半導体層をより効率的に緩和させる効率的な転位核形成部位として働かせることができる、請求項１２に記載の方法。
【請求項１７】
前記欠陥発生イオン注入は、注入マスクを用いて実行される、請求項１２に記載の方法。
【請求項１８】
前記第一のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項１に記載の方法。
【請求項１９】
前記第一のアニーリング工程の前記第一の温度は、約７００℃から約１１００℃である、請求項１に記載の方法。
【請求項２０】
前記第一のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、スパイクアニールのレーザアニーリングプロセスを用いて実行される、請求項１に記載の方法。
【請求項２１】
前記非晶質化イオン注入は、Ｓｉ、Ｐ、Ａｓ、Ｇｅ、Ｃおよびそれらの任意の組み合わせから選ばれるイオンを用いて実行される、請求項１に記載の方法。
【請求項２２】
前記第二のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項１に記載の方法。
【請求項２３】
前記第二のアニーリング工程の前記第二の温度は、約６００℃から約１１００℃である、請求項１に記載の方法。
【請求項２４】
前記第二のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、スパイクアニールのレーザアニーリングプロセスを用いて実行される、請求項１に記載の方法。
【請求項２５】
前記選択的に除去する工程は、化学エッチング、反応性イオンエッチング、低温酸化、原子酸化、化学機械研摩、気体クラスタビームシンニングまたはそれらの任意の組み合わせを含む、請求項１に記載の方法。
【請求項２６】
第一の結晶半導体層の表面の上に歪んだ第二の結晶半導体層を形成させる工程であって、前記第一の結晶半導体層は、あらかじめ形成された絶縁体上シリコン（ＳＯＩ）基板の絶縁層の上に配置されるものとする工程と、前記第一の結晶半導体層の内部または近傍に欠陥を発生させるために、欠陥発生イオン注入を実行する工程と、前記第二の結晶半導体層および前記欠陥を含有する前記あらかじめ形成されたＳＯＩ基板を、前記第二の結晶半導体層中の前記歪みを緩和させるのに十分な第一の温度で、第一のアニーリング工程に付す工程、前記第一の結晶半導体層全体および前記第二の結晶半導体層の下部を含む埋め込み非晶質化領域を作り出すために、非晶質化イオン注入を実行する工程と、前記第二の結晶半導体層および前記埋め込み非晶質化領域を含有する前記あらかじめ形成されたＳＯＩ基板を、前記埋め込み非晶質化領域を再結晶化させるのに十分な第二の温度で、第二のアニーリング工程とに付し、その結果前記第一の結晶半導体層を歪んだ状態で再結晶化させる工程、および前記第二の結晶半導体層を選択的に除去して、絶縁体上の歪んだ半導体基板を提供する工程とを含む、絶縁体上歪み半導体（ＳＳＯＩ）を作製する方法。
【請求項２７】
前記絶縁層は、Ｇｅ拡散に対して高抵抗性の結晶または非結晶の酸化物または窒化物である、請求項２６に記載の方法。
【請求項２８】
前記第一の結晶半導体層は、約５ｎｍから約５０ｎｍの厚さを有する、請求項２６に記載の方法。
【請求項２９】
前記第一の結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、別のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む、請求項２６に記載の方法。
【請求項３０】
前記第一の結晶半導体層は、Ｓｉ含有半導体である、請求項２９に記載の方法。
【請求項３１】
前記第二の結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、別のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む、請求項２６に記載の方法。
【請求項３２】
前記第二の結晶半導体層は、Ｇｅ含有材料である、請求項３１に記載の方法。
【請求項３３】
前記Ｇｅ含有材料は、ＳｉＧｅ合金または純粋なＧｅである、請求項３２に記載の方法。
【請求項３４】
前記第二の結晶半導体層を形成させる工程は、エピタキシャル成長プロセスを含む、請求項２６に記載の方法。
【請求項３５】
前記エピタキシャル成長プロセスは、高速熱化学蒸着、低圧化学蒸着、超高真空化学蒸着、常圧化学蒸着、分子線エピタキシおよびプラズマ強化化学蒸着から選ばれる、請求項３４に記載の方法。
【請求項３６】
前記第二の結晶半導体層は、約１０ｎｍから約５００ｎｍの厚さを有する、請求項２６に記載の方法。
【請求項３７】
前記欠陥発生イオン注入は、水素、重水素、ヘリウム、酸素、ネオン、ホウ素、ケイ素またはそれらの混合物および同位元素のイオンを用いて実行される、請求項２６に記載の方法。
【請求項３８】
前記イオンは、水素または酸素イオンである、請求項３７に記載の方法。
【請求項３９】
前記欠陥発生イオン注入は、３×１０１６ｃｍ−２未満のイオン濃度を用いて実行される、請求項２６に記載の方法。
【請求項４０】
前記欠陥は、前記第二の結晶半導体層をより効率的に緩和させる効率的な転位核形成部位として働かせることができる、請求項２６に記載の方法。
【請求項４１】
前記欠陥発生イオン注入は、注入マスクを用いて実行される、請求項２６に記載の方法。
【請求項４２】
前記第一のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項２６に記載の方法。
【請求項４３】
前記第一のアニーリング工程の前記第一の温度は、約７００℃から約１１００℃である、請求項２６に記載の方法。
【請求項４４】
前記第一のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザアニーリングプロセスまたはスパイクアニールを用いて実行される、請求項２６に記載の方法。
【請求項４５】
前記非晶質化イオン注入は、Ｓｉ、Ｐ、Ａｓ、Ｇｅ、Ｃおよびそれらの任意の組み合わせから選ばれるイオンを用いて実行される、請求項２６に記載の方法。
【請求項４６】
前記第二のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項２６に記載の方法。
【請求項４７】
前記第二のアニーリング工程の前記第二の温度は、約６００℃から約１１００℃である、請求項２６に記載の方法。
【請求項４８】
前記第二のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザアニーリングプロセスまたはスパイクアニールを用いて実行される、請求項２６に記載の方法。
【請求項４９】
前記選択的に除去する工程は、化学エッチング、反応性イオンエッチング、低温酸化、原子酸化、化学機械研摩、気体クラスタビームシンニングまたはそれらの任意の組み合わせを含む、請求項２６に記載の方法。
【請求項５０】
Ｓｉ含有層の表面の上に歪んだＧｅ含有層を形成させる工程であって、前記Ｓｉ含有層は、あらかじめ形成された絶縁体上シリコン（ＳＯＩ）基板の絶縁層の上に配置されるものとする工程と、前記Ｇｅ含有を含有するあらかじめ形成されたＳＯＩ基板を、前記Ｇｅ含有層中の前記歪みを緩和させるのに十分な第一の温度で、第一のアニーリング工程に付す工程と、前記Ｓｉ含有層全体および前記Ｇｅ含有層の下部を含む埋め込み非晶質化領域を発生させるために、非晶質化イオン注入を実行する工程と、前記Ｇｅ含有層および前記埋め込み非晶質化領域を含有する前記あらかじめ形成されたＳＯＩ基板を、前記埋め込み非晶質化領域を再結晶化させるのに十分な第二の温度で、第二のアニーリング工程に付し、その結果前記第一の結晶半導体層を歪んだ状態で再結晶化させる工程と、および選択的にＧｅ含有層を除去して基板上歪みＳｉ（ＳＳＯＩ）を提供する工程とを含む、絶縁体上歪みＳｉを作製する方法。
【請求項５１】
前記絶縁層は、Ｇｅ拡散に対して高抵抗性の結晶または非結晶の酸化物または窒化物である、請求項５０に記載の方法。
【請求項５２】
前記Ｓｉ含有層は、約５ｎｍから約５０ｎｍの厚さを有する、請求項５０に記載の方法。
【請求項５３】
前記Ｇｅ含有層は、ＳｉＧｅ合金または純粋なＧｅである、請求項５０に記載の方法。
【請求項５４】
前記Ｇｅ含有層を形成させる工程は、高速熱化学蒸着、低圧化学蒸着、超高真空化学蒸着、常圧化学蒸着、分子線エピタキシおよびプラズマ強化化学蒸着から選ばれるエピタキシャル成長プロセスを含む、請求項５０に記載の方法。
【請求項５５】
前記Ｇｅ含有層は、約１０ｎｍから約５００ｎｍの厚さを有する、請求項５０に記載の方法。
【請求項５６】
前記形成させる工程と第一のアニーリング工程との間に、前記第一の結晶半導体層の内部または近傍に欠陥を発生させるために、欠陥発生イオン注入を実行する工程をさらに含む、請求項５０に記載の方法。
【請求項５７】
前記欠陥発生イオン注入は、水素、重水素、ヘリウム、酸素、ネオン、ホウ素、ケイ素またはそれらの混合物および同位元素のイオンを用いて実行される、請求項５６に記載の方法。
【請求項５８】
前記イオンは、水素または酸素イオンである、請求項５７に記載の方法。
【請求項５９】
前記欠陥発生イオン注入は、３×１０１６ｃｍ−２未満のイオン濃度を用いて実行される、請求項５７に記載の方法。
【請求項６０】
前記欠陥は、前記第二の結晶半導体層をより効率的に緩和させる効率的な転位核形成部位として働かせることができる、請求項５７に記載の方法。
【請求項６１】
前記欠陥発生イオン注入は、注入マスクを用いて実行される、請求項５７に記載の方法。
【請求項６２】
前記第一のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項５０に記載の方法。
【請求項６３】
前記第一のアニーリング工程の前記第一の温度は、約７００℃から約１１００℃である、請求項５０に記載の方法。
【請求項６４】
前記第一のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザアニーリングプロセスまたはスパイクアニールを用いて実行される、請求項５０に記載の方法。
【請求項６５】
前記非晶質化イオン注入は、Ｓｉ、Ｐ、Ａｓ、Ｇｅ、Ｃおよびそれらの任意の組み合わせから選ばれるイオンを用いて実行される、請求項５０に記載の方法。
【請求項６６】
前記第二のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項５０に記載の方法。
【請求項６７】
前記第二のアニーリング工程の前記第二の温度は、約６００℃から約１１００℃である、請求項５０に記載の方法。
【請求項６８】
前記第二のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザアニーリングプロセスまたはスパイクアニールを用いて実行される、請求項５０に記載の方法。
【請求項６９】
前記選択的に除去する工程は、化学エッチング、反応性イオンエッチング、低温酸化、原子酸化、化学機械研摩、気体クラスタビームシンニングまたはそれらの任意の組み合わせを含む、請求項５０に記載の方法。
【請求項１】
第一の結晶半導体層の表面の上に歪んだ第二の結晶半導体層を形成させる工程であって、前記第一の結晶半導体層は、あらかじめ形成された絶縁体上シリコン（ＳＯＩ）基板の絶縁層の上に配置されるものとする工程と、前記第二の結晶半導体層を含む前記あらかじめ形成されたＳＯＩ基板を、前記第二の結晶半導体層中の前記歪みを緩和させるのに十分な第一の温度で、第一のアニーリング工程に付す工程と、前記第一の結晶半導体層全体および前記第二の結晶半導体層の下部を含む埋め込み非晶質化領域を作り出すために、非晶質化イオン注入を実行する工程と、前記第二の結晶半導体層および前記埋め込み非晶質化領域を含む前記あらかじめ形成されたＳＯＩ基板を、前記埋め込み非晶質化領域を再結晶化させるのに十分な第二の温度で、第二のアニーリング工程に付し、その結果前記第一の結晶半導体層を歪んだ状態で再結晶化させる工程、前記第二の結晶半導体層を選択的に除去して、絶縁体上歪み半導体（ＳＳＯＩ）基板を提供する工程とを含む、絶縁体上歪み半導体を作製する方法。
【請求項２】
前記絶縁層は、Ｇｅ拡散に対して高抵抗性の結晶または非結晶の酸化物または窒化物である、請求項１に記載の方法。
【請求項３】
前記第一の結晶半導体層は、約５ｎｍから約５０ｎｍの厚さを有する、請求項１に記載の方法。
【請求項４】
前記第一の結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、別のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む、請求項１に記載の方法。
【請求項５】
前記第一の結晶半導体層は、Ｓｉ含有半導体である、請求項４に記載の方法。
【請求項６】
前記第二の結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、別のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む、請求項１に記載の方法。
【請求項７】
前記第二の結晶半導体層は、Ｇｅ含有材料である、請求項６に記載の方法。
【請求項８】
前記Ｇｅ含有材料は、ＳｉＧｅ合金または純粋なＧｅである、請求項７に記載の方法。
【請求項９】
前記第二の結晶半導体層を形成させる工程は、エピタキシャル成長プロセスを含む、請求項１に記載の方法。
【請求項１０】
前記エピタキシャル成長プロセスは、高速熱化学蒸着、低圧化学蒸着、超高真空化学蒸着、常圧化学蒸着、分子線エピタキシおよびプラズマ強化化学蒸着から選ばれる、請求項９に記載の方法。
【請求項１１】
前記第二の結晶半導体層は、約１０ｎｍから約５００ｎｍの厚さを有する、請求項１に記載の方法。
【請求項１２】
前記形成させる工程と第一のアニーリング工程との間に、前記第一の結晶半導体層の内部または近傍に欠陥を発生させるために、欠陥発生イオン注入を実行する工程をさらに含む、請求項１に記載の方法。
【請求項１３】
前記欠陥発生イオン注入は、水素、重水素、ヘリウム、酸素、ネオン、ホウ素、ケイ素またはそれらの混合物および同位元素のイオンを用いて実行される、請求項１２に記載の方法。
【請求項１４】
前記イオンは、水素または酸素イオンである、請求項１３に記載の方法。
【請求項１５】
前記欠陥発生イオン注入は、３×１０１６ｃｍ−２未満のイオン濃度を用いて実行される、請求項１２に記載の方法。
【請求項１６】
前記欠陥は、前記第二の結晶半導体層をより効率的に緩和させる効率的な転位核形成部位として働かせることができる、請求項１２に記載の方法。
【請求項１７】
前記欠陥発生イオン注入は、注入マスクを用いて実行される、請求項１２に記載の方法。
【請求項１８】
前記第一のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項１に記載の方法。
【請求項１９】
前記第一のアニーリング工程の前記第一の温度は、約７００℃から約１１００℃である、請求項１に記載の方法。
【請求項２０】
前記第一のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、スパイクアニールのレーザアニーリングプロセスを用いて実行される、請求項１に記載の方法。
【請求項２１】
前記非晶質化イオン注入は、Ｓｉ、Ｐ、Ａｓ、Ｇｅ、Ｃおよびそれらの任意の組み合わせから選ばれるイオンを用いて実行される、請求項１に記載の方法。
【請求項２２】
前記第二のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項１に記載の方法。
【請求項２３】
前記第二のアニーリング工程の前記第二の温度は、約６００℃から約１１００℃である、請求項１に記載の方法。
【請求項２４】
前記第二のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、スパイクアニールのレーザアニーリングプロセスを用いて実行される、請求項１に記載の方法。
【請求項２５】
前記選択的に除去する工程は、化学エッチング、反応性イオンエッチング、低温酸化、原子酸化、化学機械研摩、気体クラスタビームシンニングまたはそれらの任意の組み合わせを含む、請求項１に記載の方法。
【請求項２６】
第一の結晶半導体層の表面の上に歪んだ第二の結晶半導体層を形成させる工程であって、前記第一の結晶半導体層は、あらかじめ形成された絶縁体上シリコン（ＳＯＩ）基板の絶縁層の上に配置されるものとする工程と、前記第一の結晶半導体層の内部または近傍に欠陥を発生させるために、欠陥発生イオン注入を実行する工程と、前記第二の結晶半導体層および前記欠陥を含有する前記あらかじめ形成されたＳＯＩ基板を、前記第二の結晶半導体層中の前記歪みを緩和させるのに十分な第一の温度で、第一のアニーリング工程に付す工程、前記第一の結晶半導体層全体および前記第二の結晶半導体層の下部を含む埋め込み非晶質化領域を作り出すために、非晶質化イオン注入を実行する工程と、前記第二の結晶半導体層および前記埋め込み非晶質化領域を含有する前記あらかじめ形成されたＳＯＩ基板を、前記埋め込み非晶質化領域を再結晶化させるのに十分な第二の温度で、第二のアニーリング工程とに付し、その結果前記第一の結晶半導体層を歪んだ状態で再結晶化させる工程、および前記第二の結晶半導体層を選択的に除去して、絶縁体上の歪んだ半導体基板を提供する工程とを含む、絶縁体上歪み半導体（ＳＳＯＩ）を作製する方法。
【請求項２７】
前記絶縁層は、Ｇｅ拡散に対して高抵抗性の結晶または非結晶の酸化物または窒化物である、請求項２６に記載の方法。
【請求項２８】
前記第一の結晶半導体層は、約５ｎｍから約５０ｎｍの厚さを有する、請求項２６に記載の方法。
【請求項２９】
前記第一の結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、別のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む、請求項２６に記載の方法。
【請求項３０】
前記第一の結晶半導体層は、Ｓｉ含有半導体である、請求項２９に記載の方法。
【請求項３１】
前記第二の結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、別のＩＩＩ族／Ｖ族またはＩＩ族／ＶＩ族化合物半導体を含む、請求項２６に記載の方法。
【請求項３２】
前記第二の結晶半導体層は、Ｇｅ含有材料である、請求項３１に記載の方法。
【請求項３３】
前記Ｇｅ含有材料は、ＳｉＧｅ合金または純粋なＧｅである、請求項３２に記載の方法。
【請求項３４】
前記第二の結晶半導体層を形成させる工程は、エピタキシャル成長プロセスを含む、請求項２６に記載の方法。
【請求項３５】
前記エピタキシャル成長プロセスは、高速熱化学蒸着、低圧化学蒸着、超高真空化学蒸着、常圧化学蒸着、分子線エピタキシおよびプラズマ強化化学蒸着から選ばれる、請求項３４に記載の方法。
【請求項３６】
前記第二の結晶半導体層は、約１０ｎｍから約５００ｎｍの厚さを有する、請求項２６に記載の方法。
【請求項３７】
前記欠陥発生イオン注入は、水素、重水素、ヘリウム、酸素、ネオン、ホウ素、ケイ素またはそれらの混合物および同位元素のイオンを用いて実行される、請求項２６に記載の方法。
【請求項３８】
前記イオンは、水素または酸素イオンである、請求項３７に記載の方法。
【請求項３９】
前記欠陥発生イオン注入は、３×１０１６ｃｍ−２未満のイオン濃度を用いて実行される、請求項２６に記載の方法。
【請求項４０】
前記欠陥は、前記第二の結晶半導体層をより効率的に緩和させる効率的な転位核形成部位として働かせることができる、請求項２６に記載の方法。
【請求項４１】
前記欠陥発生イオン注入は、注入マスクを用いて実行される、請求項２６に記載の方法。
【請求項４２】
前記第一のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項２６に記載の方法。
【請求項４３】
前記第一のアニーリング工程の前記第一の温度は、約７００℃から約１１００℃である、請求項２６に記載の方法。
【請求項４４】
前記第一のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザアニーリングプロセスまたはスパイクアニールを用いて実行される、請求項２６に記載の方法。
【請求項４５】
前記非晶質化イオン注入は、Ｓｉ、Ｐ、Ａｓ、Ｇｅ、Ｃおよびそれらの任意の組み合わせから選ばれるイオンを用いて実行される、請求項２６に記載の方法。
【請求項４６】
前記第二のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項２６に記載の方法。
【請求項４７】
前記第二のアニーリング工程の前記第二の温度は、約６００℃から約１１００℃である、請求項２６に記載の方法。
【請求項４８】
前記第二のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザアニーリングプロセスまたはスパイクアニールを用いて実行される、請求項２６に記載の方法。
【請求項４９】
前記選択的に除去する工程は、化学エッチング、反応性イオンエッチング、低温酸化、原子酸化、化学機械研摩、気体クラスタビームシンニングまたはそれらの任意の組み合わせを含む、請求項２６に記載の方法。
【請求項５０】
Ｓｉ含有層の表面の上に歪んだＧｅ含有層を形成させる工程であって、前記Ｓｉ含有層は、あらかじめ形成された絶縁体上シリコン（ＳＯＩ）基板の絶縁層の上に配置されるものとする工程と、前記Ｇｅ含有を含有するあらかじめ形成されたＳＯＩ基板を、前記Ｇｅ含有層中の前記歪みを緩和させるのに十分な第一の温度で、第一のアニーリング工程に付す工程と、前記Ｓｉ含有層全体および前記Ｇｅ含有層の下部を含む埋め込み非晶質化領域を発生させるために、非晶質化イオン注入を実行する工程と、前記Ｇｅ含有層および前記埋め込み非晶質化領域を含有する前記あらかじめ形成されたＳＯＩ基板を、前記埋め込み非晶質化領域を再結晶化させるのに十分な第二の温度で、第二のアニーリング工程に付し、その結果前記第一の結晶半導体層を歪んだ状態で再結晶化させる工程と、および選択的にＧｅ含有層を除去して基板上歪みＳｉ（ＳＳＯＩ）を提供する工程とを含む、絶縁体上歪みＳｉを作製する方法。
【請求項５１】
前記絶縁層は、Ｇｅ拡散に対して高抵抗性の結晶または非結晶の酸化物または窒化物である、請求項５０に記載の方法。
【請求項５２】
前記Ｓｉ含有層は、約５ｎｍから約５０ｎｍの厚さを有する、請求項５０に記載の方法。
【請求項５３】
前記Ｇｅ含有層は、ＳｉＧｅ合金または純粋なＧｅである、請求項５０に記載の方法。
【請求項５４】
前記Ｇｅ含有層を形成させる工程は、高速熱化学蒸着、低圧化学蒸着、超高真空化学蒸着、常圧化学蒸着、分子線エピタキシおよびプラズマ強化化学蒸着から選ばれるエピタキシャル成長プロセスを含む、請求項５０に記載の方法。
【請求項５５】
前記Ｇｅ含有層は、約１０ｎｍから約５００ｎｍの厚さを有する、請求項５０に記載の方法。
【請求項５６】
前記形成させる工程と第一のアニーリング工程との間に、前記第一の結晶半導体層の内部または近傍に欠陥を発生させるために、欠陥発生イオン注入を実行する工程をさらに含む、請求項５０に記載の方法。
【請求項５７】
前記欠陥発生イオン注入は、水素、重水素、ヘリウム、酸素、ネオン、ホウ素、ケイ素またはそれらの混合物および同位元素のイオンを用いて実行される、請求項５６に記載の方法。
【請求項５８】
前記イオンは、水素または酸素イオンである、請求項５７に記載の方法。
【請求項５９】
前記欠陥発生イオン注入は、３×１０１６ｃｍ−２未満のイオン濃度を用いて実行される、請求項５７に記載の方法。
【請求項６０】
前記欠陥は、前記第二の結晶半導体層をより効率的に緩和させる効率的な転位核形成部位として働かせることができる、請求項５７に記載の方法。
【請求項６１】
前記欠陥発生イオン注入は、注入マスクを用いて実行される、請求項５７に記載の方法。
【請求項６２】
前記第一のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項５０に記載の方法。
【請求項６３】
前記第一のアニーリング工程の前記第一の温度は、約７００℃から約１１００℃である、請求項５０に記載の方法。
【請求項６４】
前記第一のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザアニーリングプロセスまたはスパイクアニールを用いて実行される、請求項５０に記載の方法。
【請求項６５】
前記非晶質化イオン注入は、Ｓｉ、Ｐ、Ａｓ、Ｇｅ、Ｃおよびそれらの任意の組み合わせから選ばれるイオンを用いて実行される、請求項５０に記載の方法。
【請求項６６】
前記第二のアニーリング工程は、不活性ガス環境またはフォーミングガス環境中で実行される、請求項５０に記載の方法。
【請求項６７】
前記第二のアニーリング工程の前記第二の温度は、約６００℃から約１１００℃である、請求項５０に記載の方法。
【請求項６８】
前記第二のアニーリング工程は、高速熱アニーリングプロセス、炉アニーリングプロセス、レーザアニーリングプロセスまたはスパイクアニールを用いて実行される、請求項５０に記載の方法。
【請求項６９】
前記選択的に除去する工程は、化学エッチング、反応性イオンエッチング、低温酸化、原子酸化、化学機械研摩、気体クラスタビームシンニングまたはそれらの任意の組み合わせを含む、請求項５０に記載の方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公表番号】特表２００７−５１３５１１（Ｐ２００７−５１３５１１Ａ）
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００６−５４１９４２（Ｐ２００６−５４１９４２）
【出願日】平成１６年１２月１日（２００４．１２．１）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５３２０４
【国際公開番号】ＷＯ２００５／０５５２９０
【国際公開日】平成１７年６月１６日（２００５．６．１６）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願日】平成１６年１２月１日（２００４．１２．１）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５３２０４
【国際公開番号】ＷＯ２００５／０５５２９０
【国際公開日】平成１７年６月１６日（２００５．６．１６）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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