半導体基板およびその製造方法、ならびに半導体装置
【課題】圧縮歪層と引張歪層とを利用して、ＩｎＰ系半導体デバイスを成長させるメタモルフィック基板の欠陥（例えば転位）の低減を可能にする。
【解決手段】ガリウムヒ素基板１００と、前記ガリウムヒ素基板１００上に形成されたバッファ層１０１と、前記バッファ層１０１上に、前記バッファ層１０１よりも面内方向の格子定数が小さい材料からなる引張歪層１０５ａと、前記バッファ層１０１よりも面内方向の格子定数大きい材料からなる圧縮歪層１０５ｂとを積層して形成された歪補償構造層１０５とを有することを特徴とする。
【解決手段】ガリウムヒ素基板１００と、前記ガリウムヒ素基板１００上に形成されたバッファ層１０１と、前記バッファ層１０１上に、前記バッファ層１０１よりも面内方向の格子定数が小さい材料からなる引張歪層１０５ａと、前記バッファ層１０１よりも面内方向の格子定数大きい材料からなる圧縮歪層１０５ｂとを積層して形成された歪補償構造層１０５とを有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板およびその製造方法、ならびに半導体装置に関する。
【背景技術】
【０００２】
インジウムリン（以下、ＩｎＰと記す）系材料を用いた半導体電子デバイスは、次世代高速デバイス用途として期待されている。このＩｎＰ系半導体デバイスは、ＩｎＰ基板の価格が高いこと、大口径基板が得られないことが問題となっている。ＩｎＰ系半導体デバイス低コスト化のために安価、大口径なガリウムヒ素（以下、ＧａＡｓと記す）基板上にＩｎＰ系半導体デバイスを成長させるメタモルフィック技術が提案されている。このメタモルフィック技術では、基板とデバイス層との間の格子定数差に起因して発生する欠陥の密度を低減することが重要である。この欠陥密度を低減する技術として、歪超格子層を導入することが提案されている（例えば、特許文献１参照。）。特許文献１には、１０ｎｍの厚さのＩｎＧａＰ（Ｇａ＝０．１）と、１０ｎｍの厚さのＩｎＰを交互に５周期積層した構造が記載されている。しかしながら、この歪超格子では、欠陥低減効果が不十分であった。
【０００３】
【特許文献１】特開平３−２５５６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
解決しようとする問題点は、ＩｎＰ系半導体デバイスを成長させるメタモルフィック技術において、欠陥低減効果が不十分な点である。
【０００５】
本発明は、圧縮歪層と引張歪層とを利用して、ＩｎＰ系半導体デバイスを成長させるメタモルフィック基板の欠陥（例えば転位）の低減を可能にする。
【課題を解決するための手段】
【０００６】
請求項１に係る本発明の半導体基板は、ガリウムヒ素基板と、前記ガリウムヒ素基板上に形成されたバッファ層と、前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層とを有することを特徴とする。
【０００７】
請求項１に係る本発明の半導体基板では、バッファ層とインジウムリン層との間に、バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層を有することから、バッファ層に対する引張歪層と圧縮歪層の歪の方向が互いに逆方向となり、かつ互いの歪を補償しあうので、厚膜化による歪緩和を防ぐことができる。その結果、厚膜化に限界があるという従来の歪超格子の問題を回避しつつ、欠陥を屈曲させる機会を増やし、欠陥密度を低減することができる。
【０００８】
請求項６に係る本発明の半導体装置は、半導体基板上に半導体層を積層して形成される半導体装置であって、前記半導体基板は、ガリウムヒ素基板と、前記ガリウムヒ素基板上に形成されたバッファ層と、前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層とを有することを特徴とする。
【０００９】
請求項６に係る本発明の半導体装置では、厚膜化による歪緩和を防ぐことができるので、厚膜化に限界があるという従来の歪超格子の問題を回避しつつ、欠陥を屈曲させる機会を増やし、欠陥密度を低減することができる。
【発明の効果】
【００１０】
請求項１に係る本発明の半導体基板によれば、欠陥低減効果が高い歪補償構造層を導入したので、欠陥密度の少ない半導体基板（メタモルフィック基盤）を提供することができる。しかも低コストのＧａＡｓ基板を用いることからコストを上昇させることなく、半導体基板を提供することができる。
【００１１】
請求項５に係る本発明の半導体基板の製造方法によれば、欠陥低減効果が高い歪補償構造層を導入したので、欠陥密度の少ない半導体基板（メタモルフィック基盤）を提供することができる。しかも低コストのＧａＡｓ基板を用いることからコストを上昇させることなく、半導体基板を製造することができる。
【００１２】
請求項６に係る本発明の半導体装置によれば、欠陥の少ない半導体層を用いて半導体装置を形成することができるため、特性劣化のない、信頼性の高い半導体装置を提供できるという利点がある。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
本発明の第１実施例の半導体基板を、概略構成断面図によって説明する。この図１では、本発明のメタモルフィック基板の一例を示す。なお、図面では、半導体基板１の断面構造をわかりやすくするために、縦方向に大幅に拡大して示した。
【００１４】
図１に示すように、ガリウムヒ素（以下ＧａＡｓと記す）基板１００上には、バッファ層１０１、引張歪層１０５ａと圧縮歪層１０５ｂとを交互に積層した歪補償構造層１０５、およびインジウムリン（以下ＩｎＰと記す）層１０６が順次積層されている。上記バッファ層１０１は、例えば下層よりＧａＡｓバッファ層１０２、低温バッファ層１０３、ＩｎＰバッファ層１０４を順に積層した構成となっている。
【００１５】
上記ＧａＡｓバッファ層１０２は、例えば厚さ４５０ｎｍのＧａＡｓ層からなる。上記低温バッファ層１０３は、例えば厚さ３０ｎｍのＩｎＰ層からなる。上記ＩｎＰバッファ層１０４は、例えば厚さ６μｍのＩｎＰ層からなる。
【００１６】
上記引張歪層１０５ａは、上記バッファ層１０１の最上層のＩｎＰバッファ層１０４よりも面内方向の格子定数が小さい材料からなり、例えばＧａ＝０．１０のインジウムガリウムリン（以下ＩｎＧａＰと記す）層からなり、５０ｎｍの厚さに形成されている。上記圧縮歪層１０５ｂは、上記バッファ層１０１の最上層のＩｎＰバッファ層１０４よりも面内方向の格子定数が大きい材料からなり、例えばＩｎ＝０．６３のインジウムガリウムヒ素（以下ＩｎＧａＡｓと記す）層からなり、５０ｎｍの厚さに形成されている。そして、上記引張歪層１０５ａと上記圧縮歪層１０５ｂとを交互に３周期積層して、上記歪補償構造層１０５を構成している。上記ＩｎＰ層１０６は、例えば３００ｎｍの厚さに形成されている。
【００１７】
上記ＩｎＰバッファ層１０４は、６μｍの厚膜であるため、上記ＧａＡｓ基板１００に対してほぼ完全緩和しており、格子定数はほぼ５．８６９Åになっている。これに対し、引張歪層１０５ａを構成するＩｎＧａＰ（Ｇａ＝０．１０）の格子定数は５．８２７Åである。したがって、引張歪層１０５ａは、ＩｎＰと約０．７１％の格子不整がある。また、圧縮歪層１０５ｂを構成するＩｎＧａＡｓ（Ｉｎ＝０．６３）の格子定数は５．９０９Åである。この圧縮歪層１０５ｂは、ＩｎＰと０．６８％の格子不整がある。本実施例の特徴の１つは、この引張歪層１０５ａと圧縮歪層１０５ｂが、ＩｎＰバッファ層１０４に対して、互いに逆方向の歪を受けている点である。これらの引張歪層１０５ａと圧縮歪層１０５ｂとは、ＩｎＰとの格子不整量の絶対値が近く、歪が逆方向で、膜厚が同じで、弾性定数に大きな差がない。このため、本実施例の歪補償構造層１０５では、引張歪層１０５ａと圧縮歪層１０５ｂが歪を補償しあって、歪補償構造層１０５全体の歪を打ち消すことができるので、総歪がほぼ０になっている。
【００１８】
次に、本発明の上記半導体基板の製造方法を、前記図１の概略構成断面図によって説明する。
【００１９】
図１に示したメタモルフィック基板からなる半導体基板１は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により、以下のように製造する。
【００２０】
（１）ＧａＡｓ基板１００を加熱する。ここでは、上記ＧａＡｓ基板１００の基板温度が例えば７４０℃になるように加熱して保持し、アルシン（ＡｓＨ 3 ）とトリメチルガリウム(ＴＭＧ：（ＣＨ 3 ） 3 Ｇａ)を原料ガスとして、ＧａＡｓを成長させ、バッファ層１０１のうちのＧａＡｓバッファ層１０２を形成する。
【００２１】
（２）次に、上記ＧａＡｓ基板１０１を冷却し、ホスフィン（ＰＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)を原料ガスとして、ＩｎＰを成長させ、バッファ層１０１のうちの低温バッファ層１０３を形成する。
【００２２】
（３）次に、上記ＧａＡｓ基板１０１を加熱して、ホスフィン（ＰＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)を原料ガスとして、ＩｎＰを成長させ、バッファ層１０１のうちＩｎＰバッファ層１０４を成長する。
【００２３】
（４）次に、熱サイクルアニール処理を行なう。
【００２４】
（５）次に、ホスフィン（ＰＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)とトリメチルガリウム(ＴＭＧ：（ＣＨ 3 ） 3 Ｇａ)を原料ガスとして、Ｇａ＝０．１となるようにＩｎＧａＰを成長させ、歪補償構造層１０５のうちの引張歪層１０５ａを形成する。
【００２５】
（６）次に、上記ＧａＡｓ基板１００の基板温度を６６０℃に保ったまま、アルシン（ＡｓＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)とトリメチルガリウム(ＴＭＧ：（ＣＨ 3 ） 3 Ｇａ)を原料ガスとして、ＩｎＧａＡｓを成長させ、歪補償構造層１０５のうちの圧縮歪層１０５ｂを形成する。
【００２６】
（７）次に、上記（５）の工程で引張歪層１０５ａを形成することと、上記（６）の工程で圧縮歪層１０５ｂを形成することを繰り返し行って、歪補償構造層１０５を完成させる。ここでは、繰り返しを３回行った。
【００２７】
（８）次に、上記ＧａＡｓ基板１００の基板温度を６６０℃に保ったまま、ホスフィン（ＰＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)を原料ガスとして、ＩｎＰを成長させ、ＩｎＰ層１０６を形成する。
【００２８】
以上説明した製造方法によって、図１に示した構成の半導体基板１０が製造される。図１の半導体基板１０におけるＩｎＰ層１０６の欠陥密度は、ＥＰＤ（Ｅｔｃｈ ｐｉｔ ｄｅｎｓｉｔｙ）により評価することができる。ＥＰＤは、リン酸：シュウ酸を５０：１に配合した溶液で１分間エッチングを行なうことにより測定できる。
【００２９】
上記のＥＰＤ測定を実施した結果、上記第１実施例の半導体基板１０のＩｎＰ層１０６のＥＰＤは、２×１０ 6 ／ｃｍ 2 になった。ここで、上記の（４）のサイクルアニールを終了したＩｎＰバッファ層１０４のＥＰＤは、１×１０ 7 ／ｃｍ 2 であった。このことから、本実施例では、歪補償構造層１０５により、ＥＰＤが１／５に低減したことがわかる。
【００３０】
また、本発明者は、従来の歪超格子層を用いたメタモルフィック基板も作製し、その欠陥密度低減効果の比較を行なった。
【００３１】
上記比較を行った比較例の構造の一例を、図２の概略構成断面図によって説明する。なお、図面では、半導体基板４１０の断面構造をわかりやすくするために、縦方向に大幅に拡大して示した。
【００３２】
図２に示すように、ＧａＡｓ基板４００上には、ＧａＡｓからなる厚さ４５０ｎｍのＧａＡｓバッファ層４０２、ＩｎＰからなる厚さ３０ｎｍの低温バッファ層４０３、ＩｎＰからなる厚さ６μｍのＩｎＰバッファ層４０４、ＩｎＧａＰ（Ｇａ＝０．１０）からなる厚さ１０ｎｍのＩｎＧａＰ層４０５ａとＩｎＰからなる厚さ１０ｎｍのＩｎＰ層４０５ｂとを交互に５ずつ積層した歪超格子層４０５、ＩｎＰからなる厚さ３００ｎｍのＩｎＰ層４０６、が順次積層されている。この歪超格子層４０５の構造は、例えば、前記特許文献１に記載されている構成である。
【００３３】
上記比較例の半導体基板４０のＩｎＰ層４０６のＥＰＤ測定を実施した。その結果、ＥＰＤは、５×１０ 6 ／ｃｍ 2 になった。ここで、ＩｎＰバッファ層４０４のＥＰＤは、１×１０ 7 ／ｃｍ 2 であった。つまり、従来の歪超格子層４０５では、ＥＰＤは１／２に低減した。なお、前記特許文献１では、同一構造の歪超格子でＥＰＤが約３×１０ 7 ／ｃｍ 2 から約１×１０ 7 ／ｃｍ 2 に減少しており、本発明者の比較例に近い減少率となっている。
【００３４】
さらに、上記比較例の半導体基板４０において、ＩｎＧａＰ層４０５ａとＩｎＰ層４０５ｂの２層を１ペア層として、ＩｎＧａＰ層４０５ａとＩｎＰ層４０５ｂのペア層数を変えて、ＥＰＤの変化を調べた。その結果を図３に示す。図３中、横軸にペア層数ｙを、縦軸にＥＰＤを示している。
【００３５】
図３に示すように、ペア層数が５ペア層になるまでは、ＥＰＤは減少する。そして、５ペア層で、ＥＰＤは５×１０ 6 ／ｃｍ 2 となる。しかし、ペア層数を５ペア層より増やしても、ＥＰＤの減少は見られなくなる。このことから、従来の歪超格子層４０５では、ＥＰＤを５×１０ 6 ／ｃｍ 2 未満にすることができないことが分かる。
【００３６】
上記図３から分かるように、従来の歪超格子層４０５ではＩｎＧａＰ層４０５ａの総膜厚を５０ｎｍ以上にしてもＥＰＤが減少しなかった。これに対し、上記第１実施例の歪補償構造層１０５ではＩｎＧａＰ層の引張歪層１０５ａの総膜厚を５０ｎｍ以上にしてもＥＰＤが減少し続ける。例えば、上記第１実施例では、引張歪層１０５ａの総膜厚を１５０ｎｍにすることで、５×１０ 6 ／ｃｍ 2 未満のＥＰＤが得られる。そして、上記第１実施例の歪補償構造１０５では、従来の歪超格子４０５に比べ、高い欠陥減少率を得ることができる。
【００３７】
上記第１実施例による欠陥密度の低減は、次のようなメカニズムによると考えられる。すなわち、上記第１実施例の歪補償構造層１０５では、従来の歪超格子層４０５と同様に、１番目の５０ｎｍのＩｎＧａＰ層の引張歪層１０５ａにより、ＥＰＤが５×１０ 6 ／ｃｍ 2 に減少する。その次の１番目の５０ｎｍのＩｎＧａＡｓ層の圧縮歪層１０５ｂでは、１番目の引張歪層１０５ａとの間で歪補償が行なわれ、トータルの歪がほぼ０になる。その次の２番目の引張歪層１０５ａでは、歪により再び欠陥が横方向に曲げられ、ＥＰＤが減少する。その次の２番目のＩｎＧａＡｓ層の圧縮歪層１０５ｂでは、再び歪補償が行なわれ、トータルの歪がほぼ０になる。そして、次の３番目のＩｎＧａＰ層の引張歪層１０５ａで、歪により再び欠陥が横方向に曲げられ、ＥＰＤが２×１０ 6 ／ｃｍ 2 未満に減少する。
【００３８】
これに対し、従来の歪超格子４０５では、ＩｎＧａＰ層４０５ａの総膜厚が５０ｎｍを超えると、ＩｎＧａＰ層４０５ａの格子緩和が進んでＩｎＧａＰ層４０５ａの歪が少なくなり、歪により欠陥を曲げるという歪超格子の効果がなくなると考えられる。
【００３９】
以上説明した第１実施例１の半導体基板（メタモルフィック基板）１０では、バッファ層１０１のＩｎＰバッファ層１０４とＩｎＰ層１０６との間に、ＩｎＰバッファ層１０４よりも面内方向の格子定数が小さい材料からなる引張歪層１０５ａと、ＩｎＰバッファ層１０４よりも面内方向の格子定数大きい材料からなる圧縮歪層１０５ｂとを積層して形成された歪補償構造層１０５を有することから、ＩｎＰバッファ層１０４に対する引張歪層１０５ａと圧縮歪層１０５ｂの歪の方向が互いに逆方向となり、かつ互いの歪を補償しあうので、歪補償構造層１０５全体の歪を打ち消し、厚膜化による歪緩和を防ぐことができる。その結果、厚膜化に限界があるという従来の歪超格子４０５問題を回避しつつ、欠陥を屈曲させる機会を増やし、欠陥密度を低減することができる。また、第１実施例における歪補償構造層１０５は、膜厚が３００ｎｍと薄いため、従来の歪超格子層４０５と比較して、成長時間の増加や原料コストの増加はほとんどない。このため、コストをほとんど増加させることなく、欠陥低減効果を高めることができる。
【００４０】
以上説明した、第１の実施例の半導体基板（メタモルフィック基板）１０では、引張歪層１０５ａをＧａＡｓ基板２００側に先に配置した例を示したが、圧縮歪層２０５ｂをＧａＡｓ基板２００側に先に配置することもできる。すなわち、引張歪層１０５ａと圧縮歪層２０５ｂは交互に積層されていれば、どちらを先に形成したものであってもよい。
【００４１】
また、上記圧縮歪層１０５ｂはＩｎＧａＡｓで形成されているが、例えば、インジウムアルミニウムヒ素（ＩｎＡｌＡｓ）、もしくはインジウムヒ素リン（ＩｎＡｓＰ）で形成することも可能である。また、上記圧縮歪層１０５ｂを、インジウムとヒ素を含む他の混晶層とすることもできる。この場合も、ＩｎＰバッファ層１０４に対して、互いに逆方向の歪を受けていて、これらの引張歪層１０５ａと圧縮歪層１０５ｂとは、ＩｎＰとの格子不整量の絶対値が近く、歪が逆方向で、膜厚が同じで、弾性定数に大きな差がないことが好ましい
【００４２】
また、第１の実施例の半導体基板１０では、歪補償構造層１０５の上にＩｎＰ層１０６を設けたが、これを設けないこともできる。この場合でも、歪補償構造層１０５の横方向の格子定数はＩｎＰバッファ層１０４を構成するＩｎＰとほぼ等しくなっているので、半導体基板１０をＩｎＰ基板の代用として用いることが可能である。
【００４３】
（第２実施例）
次に、本発明の第２実施例の半導体装置を、図４の概略構成断面図によって説明する。図４では、半導体装置の一例としてヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと記す）について示す。
【００４４】
図４に示すように、前記第１実施例の半導体基板（メタモルフィック基板）１０上にＨＢＴ１が形成されている。このＨＢＴ１は、格子不整合のＧａＡｓ基板１００上にＩｎＰ系ＨＢＴを積層した構造であり、ＩｎＰ系メタモルフィックＨＢＴと呼ばれる。
【００４５】
半導体基板（メタモルフィック基板）１０上には、ＩｎＰバッファ層１１１、ＩｎＰサブコレクタ層１１２、ＩｎＧａＡｓサブコレクタ層１１３、コレクタ層１１４、ベース層１１５、エミッタ層１１６、エミッタキャップ層１１７が順次積層されている。
【００４６】
上記ＩｎＰバッファ層１１１は、例えば厚さ１５０ｎｍのＩｎＰからなる。上記ＩｎＰサブコレクタ層１１２は、例えば高濃度のＳｉがドープされた厚さ３００ｎｍのＩｎＰ：Ｓｉからなる。上記ＩｎＧａＡｓサブコレクタ層１１３は、例えば高濃度のＳｉがドープされた厚さ５０ｎｍのＩｎＧａＡｓ：Ｓｉからなる。上記コレクタ層１１４は、例えば厚さ４５０ｎｍの低濃度のＳｉがドープされたＩｎＰ：Ｓｉからなる。上記ベース層１１５は、例えば高濃度のＣがドープされた厚さ７５ｎｍのＩｎＧａＡｓ：Ｃからなる。上記エミッタ層１１６は、例えば厚さ６０ｎｍのＩｎＰ：Ｓｉからなる。上記エミッタキャップ層１１７は、例えば厚さ７５ｎｍのＩｎＧａＡｓ：Ｓｉからなる。
【００４７】
上記ＨＢＴ（ＩｎＰ系メタモルフィックＨＢＴ）１によれば、第１実施例で説明した歪補償構造層１０５を用いたので、ＥＰＤが５×１０ 6 ／ｃｍ 2 未満になる。本発明者の実験によれば、ＩｎＰ系メタモルフィックＨＢＴのＤＣ特性は、ＥＰＤが５×１０ 6 ／ｃｍ 2 以下であれば、ＩｎＰ基板上に形成したＩｎＰ系格子整合ＨＢＴと同等になる。本実施例のＩｎＰ系メタモルフィックＨＢＴでは、この値を十分に下回ることができるので、ＩｎＰ系格子整合ＨＢＴと同等のＤＣ特性を得ようとした場合、高い歩留まりで低コストのＩｎＰ系メタモルフィックＨＢＴを提供することができる。
【００４８】
これに対し、従来のＩｎＰ系メタモルフィックＨＢＴでは、前記図２に示した歪超格子層４０５の効果が不十分であるため、例えば前記図２に示した基板構造をそのまま用いると、ＩｎＰ系格子整合ＨＢＴと同等のＤＣ特性を得ようとした場合、歩留まりが低下した。また、歩留まりを上げるためにＥＰＤを減少させようとすると、ＩｎＰバッファ層４０４の欠陥密度を低減させるための別種の技術が必要となり、成長時間が長くなる、原料コストが上がる等により、コストが高くなった。
【００４９】
上述したＥＰＤとデバイス特性の関係を、図５に示す。図５は、ベース・コレクタ出力電圧（横軸）とベース電流（縦軸）の関係を示すものである。図５に示すように、ＥＰＤが５×１０ 6 ／ｃｍ 3 までならばベース・コレクタ（ＢＣ）間リーク電流の増加がないことがわかる。他方、ＥＰＤが２×１０ 7 ／ｃｍ 3 になると、ＢＣ間リーク電流が増加する。この図５から分かるように、本実施例のＩｎＰ系メタモルフィックＨＢＴでは、ＥＰＤが５×１０ 6 ／ｃｍ 3を十分に下回ることができるので、ＩｎＰ系格子整合ＨＢＴと同等のＤＣ特性を得ようとした場合、高い歩留まりで低コストのＩｎＰ系メタモルフィックＨＢＴを提供することができる。
【００５０】
以上説明した第２実施例では、半導体装置１としてＨＢＴを形成した例を示したが、上記半導体基板（メタモルフィック基板）１０上に半導体層を積層して形成される半導体装置はＨＢＴに限定される必要はなく、高電子移動度トランジスタ（ＨＥＭＴ）や他の電子デバイス、または半導体レーザ発光装置、発光ダイオードのような発光デバイスを形成することも可能である。
【００５１】
（第３実施例）
次に、本発明の第３実施例の半導体基板を、図６の概略構成断面図によって説明する。この図６では、本発明のメタモルフィック基板の一例を示す。なお、図面では、半導体基板２０の断面構造をわかりやすくするために、縦方向に大幅に拡大して示した。
【００５２】
図６に示すように、ＧａＡｓ基板２００上には、バッファ層２０１、引張歪層２０５ａと圧縮歪層２０５ｂとを積層した歪補償構造層２０５、およびＩｎＰ層２０６が順次積層されている。上記バッファ層２０１は、例えば下層よりＧａＡｓバッファ層２０２、低温バッファ層２０３、ＩｎＰバッファ層２０４を順に積層した構成となっている。
【００５３】
上記ＧａＡｓバッファ層２０２は、例えば厚さ４５０ｎｍのＧａＡｓ層からなる。上記低温バッファ層２０３は、例えば厚さ３０ｎｍのＩｎＰ層からなる。上記ＩｎＰバッファ層２０４は、例えば厚さ６μｍのＩｎＰ層からなる。上記引張歪層２０５ａは、例えばＧａ＝０．１０のＩｎＧａＰ層からなり、５０ｎｍの厚さに形成されている。上記圧縮歪層２０５ｂは、例えばＡｓ＝０．２２のインジウムヒ素リン（以下ＩｎＡｓＰと記す）層からなり、５０ｎｍの厚さに形成されている。そして、上記引張歪層２０５ａを１層と上記圧縮歪層２０５ｂを１層を形成して、上記歪補償構造層２０５を構成している。上記ＩｎＰ層２０６は、例えば３００ｎｍの厚さに形成されている。
【００５４】
上記半導体基板（メタモルフィック基板）２０の引張歪層２０５ａは、第１実施例と同様に、ＩｎＰと約０．７１％の格子不整がある。また、圧縮歪層２０５ｂを構成するＩｎＡｓＰ（Ａｓ＝０．２２）の格子定数は５．９１０Åである。この圧縮歪層２０５ｂは、ＩｎＰと０．７１％の格子不整がある。この第２実施例の特徴の一つは、この引張歪層２０５ａと圧縮歪層２０５ｂが、ＩｎＰバッファ層２０４に対して、互いに逆方向の歪を受けている点である。これらの引張歪層２０５ａと圧縮歪層２０５ｂとは、ＩｎＰとの格子不整量の絶対値が近く、歪が逆方向で、膜厚が同じで、弾性定数に大きな差がない。このため、第２実施例の歪補償構造層２０５では、引張歪層２０５ａと圧縮歪層２０５ｂが歪を補償しあっていて、歪補償構造層２０５全体の歪を打ち消しあい、歪補償構造層２０５の総歪がほぼ０になっている。
【００５５】
上記第３実施例の半導体基板の製造方法は以下のとおりである。まず、前記第１実施例の製造方法と同様に、ＧａＡｓ基板２００上にＧａＡｓを成長させてバッファ層２０１のうちのＧａＡｓバッファ層２０２を形成する。次にＩｎＰを成長させてバッファ層２０１のうちの低温バッファ層２０３を形成する。次にＩｎＰを成長させてバッファ層２０１のうちＩｎＰバッファ層２０４を成長する。この結果、ＧａＡｓバッファ層２０２、低温バッファ層２０３、ＩｎＰバッファ層２０４を順に積層したバッファ層２０１が形成される。
【００５６】
次に、熱サイクルアニール処理を行なう。
【００５７】
次に、ＩｎＧａＰを成長させ、歪補償構造層２０５のうちの引張歪層２０５ａを形成する。次にＩｎＡｓＰを成長させ、歪補償構造層２０５のうちの圧縮歪層２０５ｂを形成する。第２実施例では、第１実施例と異なり、引張歪層２０５ａと圧縮歪層２０５ｂとを１層のみ形成する。
【００５８】
次に、ＩｎＰを成長させ、ＩｎＰ層２０６を形成する。このように、ＧａＡｓ基板２００上に順次成長させていくことで、前記図６によって説明した半導体基板２０が形成される。
【００５９】
以上説明した製造方法によって製造された図６に示した構成の半導体基板２０では、ＩｎＰ層２０６のＥＰＤは、５×１０ 6 ／ｃｍ 2 未満となる。
【００６０】
また、第３実施例の半導体基板（メタモルフィック基板）２０では、ＩｎＧａＰからなる引張歪層２０５ａにより、欠陥が曲げられ、ＥＰＤが５×１０ 6 ／ｃｍ 2 に減少する。さらに、ＩｎＡｓＰからなる圧縮歪層２０５ｂによって、欠陥が曲げられ、ＥＰＤが５×１０ 6 ／ｃｍ 2 未満になる。このように、引張歪層２０５ａと圧縮歪層２０５ｂの両方に欠陥を曲げる効果が高い材料を用いることで、歪補償構造層２０５が１周期であっても、従来に比べ、欠陥密度を低減することができる。
【００６１】
上記半導体基板（メタモルフィック基板）２０によれば、歪補償構造層２０５を用いたので、前記図２に示した従来の歪超格子層４０５よりも効果的に欠陥密度を低減することができる。これにより、欠陥密度の少ないメタモルフィック基板を提供することができる。また、第２実施例における歪補償構造層２０５は、膜厚が従来の歪超格子層４０５と同等もしく薄くすることができ、このため膜の成長時間の増加や原料コストの増加はほとんどなく、低減することも可能である。このため、コストをほとんど増加させることなく、欠陥低減効果を高めることができる。
【００６２】
以上説明した第３の実施例の半導体基板（メタモルフィック基板）２０では、引張歪層２０５ａとしてＩｎＧａＰを用いたが、ＩｎＰバッファ層２０４に対して引張歪を受ける材料であれば、必要に応じて、他の材料を用いることもできる。具体的には、ＩｎＰバッファ層２０４の場合、インジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムアルミニウムヒ素（ＩｎＡｌＡｓ）等を用いることができる。また、第３実施例とは組成が異なるＩｎＧａＰを用いることもできる。ただし、引張歪層２０５ａとして欠陥を曲げる効果が少ない材料を用いる場合は、引張歪層２０５ａと圧縮歪層２０５ｂを交互に複数回に積層する構造とすることが望ましい。また、第３実施例の半導体基板（メタモルフィック基板）２０では、圧縮歪層２０５ｂとしてＩｎＡｓＰを用いたが、ＩｎＰバッファ層２０４に対して圧縮歪を受ける材料であれば、必要に応じて、他の材料とすることもできる。具体的には、ＩｎＰバッファ層２０４の場合、ＩｎＧａＡｓ、ＩｎＡｌＡｓ等が可能である。また、第２実施例とは組成が異なるＩｎＡｓＰとすることもできる。ただし、圧縮歪層２０５ｂとして欠陥を曲げる効果が少ない材料を用いる場合は、引張歪層２０５ａと圧縮歪層２０５ｂを交互に複数回に積層する構造（例えば第１実施例の前記半導体基板１０の構造）とすることが望ましい。
【００６３】
また、第３実施例の半導体基板（メタモルフィック基板）２０では、引張歪層２０５ａをＧａＡｓ基板２００側に配置した例を示したが、引張歪層２０５ａと圧縮歪層２０５ｂを逆にすることもできる。
【００６４】
また、第３実施例の半導体基板（メタモルフィック基板）２０では、引張歪層２０５ａ、圧縮歪層２０５ｂの膜厚を共に５０ｎｍとしたが、必要に応じて膜厚を変えることができる。ただし、歪補償の観点から、引張歪層２０５ａの格子不整（ＩｎＰバッファ層２０４に対する格子不整）と膜厚の積と、圧縮歪層２０５ｂの格子不整（ＩｎＰバッファ層２０４に対する格子不整）と膜厚の積と、できうる限り近い値にすることが好ましい。また、１層の引張歪層２０５ａおよび圧縮歪層２０５ｂの膜厚は、欠陥が増加する膜厚より薄くすることが必要である。また、１層の膜厚を薄くして１層あたりの欠陥を曲げる効果が少なくなる場合は、引張歪層２０５ａと圧縮歪層２０５ｂを交互に複数回に積層する構造（例えば第１実施例の前記半導体基板１０の構造）にすることが望ましい。
【００６５】
さらに、第３実施例の半導体基板（メタモルフィック基板）２０では、ＩｎＰバッファ層２０４を他の材料、例えばインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）やインジウムガリウムヒ素（ＩｎＧａＡｓ）とすることもできる。
【００６６】
また、第３実施例の半導体基板（メタモルフィック基板）２０では、歪補償構造層２０５を積層する前のＩｎＰバッファ層２０４のＥＰＤが１×１０7／ｃｍ 2 になるようにしたが、ＩｎＰバッファ層２０４の欠陥密度は限定されない。
【００６７】
また、以上説明した第１実施例、第３実施例の半導体基板１０、２０において、引張歪層１０５ａ、２０５ａと圧縮歪層１０５ｂ、２０５ｂを、インジウムガリウムヒ素（ＩｎＧａＡｓ）で形成することもできる。この場合、引張歪層１０５ａ、２０５ａは、インジウム（Ｉｎ）の組成比がＩｎＰバッファ層１０４、２０４に格子整合する組成比よりも少なく、ガリウム（Ｇａ）の組成比がＩｎＰバッファ層１０４、２０４に格子整合する組成比よりも多くなるようにする。また、圧縮歪層１０５ｂ、２０５ｂは、インジウム（Ｉｎ）の組成比がＩｎＰバッファ層１０４、２０４に格子整合する組成比よりも多く、ガリウム（Ｇａ）の組成比がＩｎＰバッファ層１０４、２０４に格子整合する組成比よりも少なくなるようにする。例えば、ＩｎＰに対してＩｎ0.53Ｇａ0.47Ａｓが格子整合するので、引張歪層１０５ａ、２０５ａにＩｎ0.43Ｇａ0.57Ａｓを用い、圧縮歪層１０５ｂ、２０５ｂにＩｎ0.63Ｇａ0.37Ａｓを用いることができる。また、ＩｎＰに格子整合するＩｎ0.52Ａｌ0.48Ａｓを基準にして組成比をかえることで、例えば、格子整合する組成比に対してＩｎを少なくし、Ａｌを多くすることで上記引張歪層１０５ａ、２０５ａとし、格子整合する組成比に対してＩｎを多くし、Ａｌを少なくすることで上記圧縮歪層１０５ｂ、２０５ｂとすることができる。またＩｎＧａＰについても同様である。
【００６８】
また、第２実施例の半導体装置１では、半導体基板１０に第１実施例の半導体基板を用いた例を示したが、第３実施例の半導体基板を用いることもできる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施例の半導体基板を示した概略構成断面図である。
【図２】比較例の構造の一例を示した概略構成断面図である。
【図３】ＩｎＧａＰ層とＩｎＰ層のペア層数とＥＰＤとの関係図である。
【図４】本発明の第２実施例の半導体装置を示した概略構成断面図である。
【図５】ＥＰＤとデバイス特性との関係図である。
【図６】本発明の第３実施例の半導体基板を示した概略構成断面図である。
【符号の説明】
【００７０】
１０…半導体基板、１００…ガリウムヒ素（ＧａＡｓ）基板、１０１…バッファ層、１０５…歪補償構造層、１０５ａ…引張歪層、１０５ｂ…圧縮歪層、１０６…インジウムリン（ＩｎＰ）層
【技術分野】
【０００１】
本発明は、半導体基板およびその製造方法、ならびに半導体装置に関する。
【背景技術】
【０００２】
インジウムリン（以下、ＩｎＰと記す）系材料を用いた半導体電子デバイスは、次世代高速デバイス用途として期待されている。このＩｎＰ系半導体デバイスは、ＩｎＰ基板の価格が高いこと、大口径基板が得られないことが問題となっている。ＩｎＰ系半導体デバイス低コスト化のために安価、大口径なガリウムヒ素（以下、ＧａＡｓと記す）基板上にＩｎＰ系半導体デバイスを成長させるメタモルフィック技術が提案されている。このメタモルフィック技術では、基板とデバイス層との間の格子定数差に起因して発生する欠陥の密度を低減することが重要である。この欠陥密度を低減する技術として、歪超格子層を導入することが提案されている（例えば、特許文献１参照。）。特許文献１には、１０ｎｍの厚さのＩｎＧａＰ（Ｇａ＝０．１）と、１０ｎｍの厚さのＩｎＰを交互に５周期積層した構造が記載されている。しかしながら、この歪超格子では、欠陥低減効果が不十分であった。
【０００３】
【特許文献１】特開平３−２５５６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
解決しようとする問題点は、ＩｎＰ系半導体デバイスを成長させるメタモルフィック技術において、欠陥低減効果が不十分な点である。
【０００５】
本発明は、圧縮歪層と引張歪層とを利用して、ＩｎＰ系半導体デバイスを成長させるメタモルフィック基板の欠陥（例えば転位）の低減を可能にする。
【課題を解決するための手段】
【０００６】
請求項１に係る本発明の半導体基板は、ガリウムヒ素基板と、前記ガリウムヒ素基板上に形成されたバッファ層と、前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層とを有することを特徴とする。
【０００７】
請求項１に係る本発明の半導体基板では、バッファ層とインジウムリン層との間に、バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層を有することから、バッファ層に対する引張歪層と圧縮歪層の歪の方向が互いに逆方向となり、かつ互いの歪を補償しあうので、厚膜化による歪緩和を防ぐことができる。その結果、厚膜化に限界があるという従来の歪超格子の問題を回避しつつ、欠陥を屈曲させる機会を増やし、欠陥密度を低減することができる。
【０００８】
請求項６に係る本発明の半導体装置は、半導体基板上に半導体層を積層して形成される半導体装置であって、前記半導体基板は、ガリウムヒ素基板と、前記ガリウムヒ素基板上に形成されたバッファ層と、前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層とを有することを特徴とする。
【０００９】
請求項６に係る本発明の半導体装置では、厚膜化による歪緩和を防ぐことができるので、厚膜化に限界があるという従来の歪超格子の問題を回避しつつ、欠陥を屈曲させる機会を増やし、欠陥密度を低減することができる。
【発明の効果】
【００１０】
請求項１に係る本発明の半導体基板によれば、欠陥低減効果が高い歪補償構造層を導入したので、欠陥密度の少ない半導体基板（メタモルフィック基盤）を提供することができる。しかも低コストのＧａＡｓ基板を用いることからコストを上昇させることなく、半導体基板を提供することができる。
【００１１】
請求項５に係る本発明の半導体基板の製造方法によれば、欠陥低減効果が高い歪補償構造層を導入したので、欠陥密度の少ない半導体基板（メタモルフィック基盤）を提供することができる。しかも低コストのＧａＡｓ基板を用いることからコストを上昇させることなく、半導体基板を製造することができる。
【００１２】
請求項６に係る本発明の半導体装置によれば、欠陥の少ない半導体層を用いて半導体装置を形成することができるため、特性劣化のない、信頼性の高い半導体装置を提供できるという利点がある。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
本発明の第１実施例の半導体基板を、概略構成断面図によって説明する。この図１では、本発明のメタモルフィック基板の一例を示す。なお、図面では、半導体基板１の断面構造をわかりやすくするために、縦方向に大幅に拡大して示した。
【００１４】
図１に示すように、ガリウムヒ素（以下ＧａＡｓと記す）基板１００上には、バッファ層１０１、引張歪層１０５ａと圧縮歪層１０５ｂとを交互に積層した歪補償構造層１０５、およびインジウムリン（以下ＩｎＰと記す）層１０６が順次積層されている。上記バッファ層１０１は、例えば下層よりＧａＡｓバッファ層１０２、低温バッファ層１０３、ＩｎＰバッファ層１０４を順に積層した構成となっている。
【００１５】
上記ＧａＡｓバッファ層１０２は、例えば厚さ４５０ｎｍのＧａＡｓ層からなる。上記低温バッファ層１０３は、例えば厚さ３０ｎｍのＩｎＰ層からなる。上記ＩｎＰバッファ層１０４は、例えば厚さ６μｍのＩｎＰ層からなる。
【００１６】
上記引張歪層１０５ａは、上記バッファ層１０１の最上層のＩｎＰバッファ層１０４よりも面内方向の格子定数が小さい材料からなり、例えばＧａ＝０．１０のインジウムガリウムリン（以下ＩｎＧａＰと記す）層からなり、５０ｎｍの厚さに形成されている。上記圧縮歪層１０５ｂは、上記バッファ層１０１の最上層のＩｎＰバッファ層１０４よりも面内方向の格子定数が大きい材料からなり、例えばＩｎ＝０．６３のインジウムガリウムヒ素（以下ＩｎＧａＡｓと記す）層からなり、５０ｎｍの厚さに形成されている。そして、上記引張歪層１０５ａと上記圧縮歪層１０５ｂとを交互に３周期積層して、上記歪補償構造層１０５を構成している。上記ＩｎＰ層１０６は、例えば３００ｎｍの厚さに形成されている。
【００１７】
上記ＩｎＰバッファ層１０４は、６μｍの厚膜であるため、上記ＧａＡｓ基板１００に対してほぼ完全緩和しており、格子定数はほぼ５．８６９Åになっている。これに対し、引張歪層１０５ａを構成するＩｎＧａＰ（Ｇａ＝０．１０）の格子定数は５．８２７Åである。したがって、引張歪層１０５ａは、ＩｎＰと約０．７１％の格子不整がある。また、圧縮歪層１０５ｂを構成するＩｎＧａＡｓ（Ｉｎ＝０．６３）の格子定数は５．９０９Åである。この圧縮歪層１０５ｂは、ＩｎＰと０．６８％の格子不整がある。本実施例の特徴の１つは、この引張歪層１０５ａと圧縮歪層１０５ｂが、ＩｎＰバッファ層１０４に対して、互いに逆方向の歪を受けている点である。これらの引張歪層１０５ａと圧縮歪層１０５ｂとは、ＩｎＰとの格子不整量の絶対値が近く、歪が逆方向で、膜厚が同じで、弾性定数に大きな差がない。このため、本実施例の歪補償構造層１０５では、引張歪層１０５ａと圧縮歪層１０５ｂが歪を補償しあって、歪補償構造層１０５全体の歪を打ち消すことができるので、総歪がほぼ０になっている。
【００１８】
次に、本発明の上記半導体基板の製造方法を、前記図１の概略構成断面図によって説明する。
【００１９】
図１に示したメタモルフィック基板からなる半導体基板１は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により、以下のように製造する。
【００２０】
（１）ＧａＡｓ基板１００を加熱する。ここでは、上記ＧａＡｓ基板１００の基板温度が例えば７４０℃になるように加熱して保持し、アルシン（ＡｓＨ 3 ）とトリメチルガリウム(ＴＭＧ：（ＣＨ 3 ） 3 Ｇａ)を原料ガスとして、ＧａＡｓを成長させ、バッファ層１０１のうちのＧａＡｓバッファ層１０２を形成する。
【００２１】
（２）次に、上記ＧａＡｓ基板１０１を冷却し、ホスフィン（ＰＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)を原料ガスとして、ＩｎＰを成長させ、バッファ層１０１のうちの低温バッファ層１０３を形成する。
【００２２】
（３）次に、上記ＧａＡｓ基板１０１を加熱して、ホスフィン（ＰＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)を原料ガスとして、ＩｎＰを成長させ、バッファ層１０１のうちＩｎＰバッファ層１０４を成長する。
【００２３】
（４）次に、熱サイクルアニール処理を行なう。
【００２４】
（５）次に、ホスフィン（ＰＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)とトリメチルガリウム(ＴＭＧ：（ＣＨ 3 ） 3 Ｇａ)を原料ガスとして、Ｇａ＝０．１となるようにＩｎＧａＰを成長させ、歪補償構造層１０５のうちの引張歪層１０５ａを形成する。
【００２５】
（６）次に、上記ＧａＡｓ基板１００の基板温度を６６０℃に保ったまま、アルシン（ＡｓＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)とトリメチルガリウム(ＴＭＧ：（ＣＨ 3 ） 3 Ｇａ)を原料ガスとして、ＩｎＧａＡｓを成長させ、歪補償構造層１０５のうちの圧縮歪層１０５ｂを形成する。
【００２６】
（７）次に、上記（５）の工程で引張歪層１０５ａを形成することと、上記（６）の工程で圧縮歪層１０５ｂを形成することを繰り返し行って、歪補償構造層１０５を完成させる。ここでは、繰り返しを３回行った。
【００２７】
（８）次に、上記ＧａＡｓ基板１００の基板温度を６６０℃に保ったまま、ホスフィン（ＰＨ 3 ）とトリメチルインジウム(ＴＭＩ：（ＣＨ 3 ） 3 Ｉｎ)を原料ガスとして、ＩｎＰを成長させ、ＩｎＰ層１０６を形成する。
【００２８】
以上説明した製造方法によって、図１に示した構成の半導体基板１０が製造される。図１の半導体基板１０におけるＩｎＰ層１０６の欠陥密度は、ＥＰＤ（Ｅｔｃｈ ｐｉｔ ｄｅｎｓｉｔｙ）により評価することができる。ＥＰＤは、リン酸：シュウ酸を５０：１に配合した溶液で１分間エッチングを行なうことにより測定できる。
【００２９】
上記のＥＰＤ測定を実施した結果、上記第１実施例の半導体基板１０のＩｎＰ層１０６のＥＰＤは、２×１０ 6 ／ｃｍ 2 になった。ここで、上記の（４）のサイクルアニールを終了したＩｎＰバッファ層１０４のＥＰＤは、１×１０ 7 ／ｃｍ 2 であった。このことから、本実施例では、歪補償構造層１０５により、ＥＰＤが１／５に低減したことがわかる。
【００３０】
また、本発明者は、従来の歪超格子層を用いたメタモルフィック基板も作製し、その欠陥密度低減効果の比較を行なった。
【００３１】
上記比較を行った比較例の構造の一例を、図２の概略構成断面図によって説明する。なお、図面では、半導体基板４１０の断面構造をわかりやすくするために、縦方向に大幅に拡大して示した。
【００３２】
図２に示すように、ＧａＡｓ基板４００上には、ＧａＡｓからなる厚さ４５０ｎｍのＧａＡｓバッファ層４０２、ＩｎＰからなる厚さ３０ｎｍの低温バッファ層４０３、ＩｎＰからなる厚さ６μｍのＩｎＰバッファ層４０４、ＩｎＧａＰ（Ｇａ＝０．１０）からなる厚さ１０ｎｍのＩｎＧａＰ層４０５ａとＩｎＰからなる厚さ１０ｎｍのＩｎＰ層４０５ｂとを交互に５ずつ積層した歪超格子層４０５、ＩｎＰからなる厚さ３００ｎｍのＩｎＰ層４０６、が順次積層されている。この歪超格子層４０５の構造は、例えば、前記特許文献１に記載されている構成である。
【００３３】
上記比較例の半導体基板４０のＩｎＰ層４０６のＥＰＤ測定を実施した。その結果、ＥＰＤは、５×１０ 6 ／ｃｍ 2 になった。ここで、ＩｎＰバッファ層４０４のＥＰＤは、１×１０ 7 ／ｃｍ 2 であった。つまり、従来の歪超格子層４０５では、ＥＰＤは１／２に低減した。なお、前記特許文献１では、同一構造の歪超格子でＥＰＤが約３×１０ 7 ／ｃｍ 2 から約１×１０ 7 ／ｃｍ 2 に減少しており、本発明者の比較例に近い減少率となっている。
【００３４】
さらに、上記比較例の半導体基板４０において、ＩｎＧａＰ層４０５ａとＩｎＰ層４０５ｂの２層を１ペア層として、ＩｎＧａＰ層４０５ａとＩｎＰ層４０５ｂのペア層数を変えて、ＥＰＤの変化を調べた。その結果を図３に示す。図３中、横軸にペア層数ｙを、縦軸にＥＰＤを示している。
【００３５】
図３に示すように、ペア層数が５ペア層になるまでは、ＥＰＤは減少する。そして、５ペア層で、ＥＰＤは５×１０ 6 ／ｃｍ 2 となる。しかし、ペア層数を５ペア層より増やしても、ＥＰＤの減少は見られなくなる。このことから、従来の歪超格子層４０５では、ＥＰＤを５×１０ 6 ／ｃｍ 2 未満にすることができないことが分かる。
【００３６】
上記図３から分かるように、従来の歪超格子層４０５ではＩｎＧａＰ層４０５ａの総膜厚を５０ｎｍ以上にしてもＥＰＤが減少しなかった。これに対し、上記第１実施例の歪補償構造層１０５ではＩｎＧａＰ層の引張歪層１０５ａの総膜厚を５０ｎｍ以上にしてもＥＰＤが減少し続ける。例えば、上記第１実施例では、引張歪層１０５ａの総膜厚を１５０ｎｍにすることで、５×１０ 6 ／ｃｍ 2 未満のＥＰＤが得られる。そして、上記第１実施例の歪補償構造１０５では、従来の歪超格子４０５に比べ、高い欠陥減少率を得ることができる。
【００３７】
上記第１実施例による欠陥密度の低減は、次のようなメカニズムによると考えられる。すなわち、上記第１実施例の歪補償構造層１０５では、従来の歪超格子層４０５と同様に、１番目の５０ｎｍのＩｎＧａＰ層の引張歪層１０５ａにより、ＥＰＤが５×１０ 6 ／ｃｍ 2 に減少する。その次の１番目の５０ｎｍのＩｎＧａＡｓ層の圧縮歪層１０５ｂでは、１番目の引張歪層１０５ａとの間で歪補償が行なわれ、トータルの歪がほぼ０になる。その次の２番目の引張歪層１０５ａでは、歪により再び欠陥が横方向に曲げられ、ＥＰＤが減少する。その次の２番目のＩｎＧａＡｓ層の圧縮歪層１０５ｂでは、再び歪補償が行なわれ、トータルの歪がほぼ０になる。そして、次の３番目のＩｎＧａＰ層の引張歪層１０５ａで、歪により再び欠陥が横方向に曲げられ、ＥＰＤが２×１０ 6 ／ｃｍ 2 未満に減少する。
【００３８】
これに対し、従来の歪超格子４０５では、ＩｎＧａＰ層４０５ａの総膜厚が５０ｎｍを超えると、ＩｎＧａＰ層４０５ａの格子緩和が進んでＩｎＧａＰ層４０５ａの歪が少なくなり、歪により欠陥を曲げるという歪超格子の効果がなくなると考えられる。
【００３９】
以上説明した第１実施例１の半導体基板（メタモルフィック基板）１０では、バッファ層１０１のＩｎＰバッファ層１０４とＩｎＰ層１０６との間に、ＩｎＰバッファ層１０４よりも面内方向の格子定数が小さい材料からなる引張歪層１０５ａと、ＩｎＰバッファ層１０４よりも面内方向の格子定数大きい材料からなる圧縮歪層１０５ｂとを積層して形成された歪補償構造層１０５を有することから、ＩｎＰバッファ層１０４に対する引張歪層１０５ａと圧縮歪層１０５ｂの歪の方向が互いに逆方向となり、かつ互いの歪を補償しあうので、歪補償構造層１０５全体の歪を打ち消し、厚膜化による歪緩和を防ぐことができる。その結果、厚膜化に限界があるという従来の歪超格子４０５問題を回避しつつ、欠陥を屈曲させる機会を増やし、欠陥密度を低減することができる。また、第１実施例における歪補償構造層１０５は、膜厚が３００ｎｍと薄いため、従来の歪超格子層４０５と比較して、成長時間の増加や原料コストの増加はほとんどない。このため、コストをほとんど増加させることなく、欠陥低減効果を高めることができる。
【００４０】
以上説明した、第１の実施例の半導体基板（メタモルフィック基板）１０では、引張歪層１０５ａをＧａＡｓ基板２００側に先に配置した例を示したが、圧縮歪層２０５ｂをＧａＡｓ基板２００側に先に配置することもできる。すなわち、引張歪層１０５ａと圧縮歪層２０５ｂは交互に積層されていれば、どちらを先に形成したものであってもよい。
【００４１】
また、上記圧縮歪層１０５ｂはＩｎＧａＡｓで形成されているが、例えば、インジウムアルミニウムヒ素（ＩｎＡｌＡｓ）、もしくはインジウムヒ素リン（ＩｎＡｓＰ）で形成することも可能である。また、上記圧縮歪層１０５ｂを、インジウムとヒ素を含む他の混晶層とすることもできる。この場合も、ＩｎＰバッファ層１０４に対して、互いに逆方向の歪を受けていて、これらの引張歪層１０５ａと圧縮歪層１０５ｂとは、ＩｎＰとの格子不整量の絶対値が近く、歪が逆方向で、膜厚が同じで、弾性定数に大きな差がないことが好ましい
【００４２】
また、第１の実施例の半導体基板１０では、歪補償構造層１０５の上にＩｎＰ層１０６を設けたが、これを設けないこともできる。この場合でも、歪補償構造層１０５の横方向の格子定数はＩｎＰバッファ層１０４を構成するＩｎＰとほぼ等しくなっているので、半導体基板１０をＩｎＰ基板の代用として用いることが可能である。
【００４３】
（第２実施例）
次に、本発明の第２実施例の半導体装置を、図４の概略構成断面図によって説明する。図４では、半導体装置の一例としてヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと記す）について示す。
【００４４】
図４に示すように、前記第１実施例の半導体基板（メタモルフィック基板）１０上にＨＢＴ１が形成されている。このＨＢＴ１は、格子不整合のＧａＡｓ基板１００上にＩｎＰ系ＨＢＴを積層した構造であり、ＩｎＰ系メタモルフィックＨＢＴと呼ばれる。
【００４５】
半導体基板（メタモルフィック基板）１０上には、ＩｎＰバッファ層１１１、ＩｎＰサブコレクタ層１１２、ＩｎＧａＡｓサブコレクタ層１１３、コレクタ層１１４、ベース層１１５、エミッタ層１１６、エミッタキャップ層１１７が順次積層されている。
【００４６】
上記ＩｎＰバッファ層１１１は、例えば厚さ１５０ｎｍのＩｎＰからなる。上記ＩｎＰサブコレクタ層１１２は、例えば高濃度のＳｉがドープされた厚さ３００ｎｍのＩｎＰ：Ｓｉからなる。上記ＩｎＧａＡｓサブコレクタ層１１３は、例えば高濃度のＳｉがドープされた厚さ５０ｎｍのＩｎＧａＡｓ：Ｓｉからなる。上記コレクタ層１１４は、例えば厚さ４５０ｎｍの低濃度のＳｉがドープされたＩｎＰ：Ｓｉからなる。上記ベース層１１５は、例えば高濃度のＣがドープされた厚さ７５ｎｍのＩｎＧａＡｓ：Ｃからなる。上記エミッタ層１１６は、例えば厚さ６０ｎｍのＩｎＰ：Ｓｉからなる。上記エミッタキャップ層１１７は、例えば厚さ７５ｎｍのＩｎＧａＡｓ：Ｓｉからなる。
【００４７】
上記ＨＢＴ（ＩｎＰ系メタモルフィックＨＢＴ）１によれば、第１実施例で説明した歪補償構造層１０５を用いたので、ＥＰＤが５×１０ 6 ／ｃｍ 2 未満になる。本発明者の実験によれば、ＩｎＰ系メタモルフィックＨＢＴのＤＣ特性は、ＥＰＤが５×１０ 6 ／ｃｍ 2 以下であれば、ＩｎＰ基板上に形成したＩｎＰ系格子整合ＨＢＴと同等になる。本実施例のＩｎＰ系メタモルフィックＨＢＴでは、この値を十分に下回ることができるので、ＩｎＰ系格子整合ＨＢＴと同等のＤＣ特性を得ようとした場合、高い歩留まりで低コストのＩｎＰ系メタモルフィックＨＢＴを提供することができる。
【００４８】
これに対し、従来のＩｎＰ系メタモルフィックＨＢＴでは、前記図２に示した歪超格子層４０５の効果が不十分であるため、例えば前記図２に示した基板構造をそのまま用いると、ＩｎＰ系格子整合ＨＢＴと同等のＤＣ特性を得ようとした場合、歩留まりが低下した。また、歩留まりを上げるためにＥＰＤを減少させようとすると、ＩｎＰバッファ層４０４の欠陥密度を低減させるための別種の技術が必要となり、成長時間が長くなる、原料コストが上がる等により、コストが高くなった。
【００４９】
上述したＥＰＤとデバイス特性の関係を、図５に示す。図５は、ベース・コレクタ出力電圧（横軸）とベース電流（縦軸）の関係を示すものである。図５に示すように、ＥＰＤが５×１０ 6 ／ｃｍ 3 までならばベース・コレクタ（ＢＣ）間リーク電流の増加がないことがわかる。他方、ＥＰＤが２×１０ 7 ／ｃｍ 3 になると、ＢＣ間リーク電流が増加する。この図５から分かるように、本実施例のＩｎＰ系メタモルフィックＨＢＴでは、ＥＰＤが５×１０ 6 ／ｃｍ 3を十分に下回ることができるので、ＩｎＰ系格子整合ＨＢＴと同等のＤＣ特性を得ようとした場合、高い歩留まりで低コストのＩｎＰ系メタモルフィックＨＢＴを提供することができる。
【００５０】
以上説明した第２実施例では、半導体装置１としてＨＢＴを形成した例を示したが、上記半導体基板（メタモルフィック基板）１０上に半導体層を積層して形成される半導体装置はＨＢＴに限定される必要はなく、高電子移動度トランジスタ（ＨＥＭＴ）や他の電子デバイス、または半導体レーザ発光装置、発光ダイオードのような発光デバイスを形成することも可能である。
【００５１】
（第３実施例）
次に、本発明の第３実施例の半導体基板を、図６の概略構成断面図によって説明する。この図６では、本発明のメタモルフィック基板の一例を示す。なお、図面では、半導体基板２０の断面構造をわかりやすくするために、縦方向に大幅に拡大して示した。
【００５２】
図６に示すように、ＧａＡｓ基板２００上には、バッファ層２０１、引張歪層２０５ａと圧縮歪層２０５ｂとを積層した歪補償構造層２０５、およびＩｎＰ層２０６が順次積層されている。上記バッファ層２０１は、例えば下層よりＧａＡｓバッファ層２０２、低温バッファ層２０３、ＩｎＰバッファ層２０４を順に積層した構成となっている。
【００５３】
上記ＧａＡｓバッファ層２０２は、例えば厚さ４５０ｎｍのＧａＡｓ層からなる。上記低温バッファ層２０３は、例えば厚さ３０ｎｍのＩｎＰ層からなる。上記ＩｎＰバッファ層２０４は、例えば厚さ６μｍのＩｎＰ層からなる。上記引張歪層２０５ａは、例えばＧａ＝０．１０のＩｎＧａＰ層からなり、５０ｎｍの厚さに形成されている。上記圧縮歪層２０５ｂは、例えばＡｓ＝０．２２のインジウムヒ素リン（以下ＩｎＡｓＰと記す）層からなり、５０ｎｍの厚さに形成されている。そして、上記引張歪層２０５ａを１層と上記圧縮歪層２０５ｂを１層を形成して、上記歪補償構造層２０５を構成している。上記ＩｎＰ層２０６は、例えば３００ｎｍの厚さに形成されている。
【００５４】
上記半導体基板（メタモルフィック基板）２０の引張歪層２０５ａは、第１実施例と同様に、ＩｎＰと約０．７１％の格子不整がある。また、圧縮歪層２０５ｂを構成するＩｎＡｓＰ（Ａｓ＝０．２２）の格子定数は５．９１０Åである。この圧縮歪層２０５ｂは、ＩｎＰと０．７１％の格子不整がある。この第２実施例の特徴の一つは、この引張歪層２０５ａと圧縮歪層２０５ｂが、ＩｎＰバッファ層２０４に対して、互いに逆方向の歪を受けている点である。これらの引張歪層２０５ａと圧縮歪層２０５ｂとは、ＩｎＰとの格子不整量の絶対値が近く、歪が逆方向で、膜厚が同じで、弾性定数に大きな差がない。このため、第２実施例の歪補償構造層２０５では、引張歪層２０５ａと圧縮歪層２０５ｂが歪を補償しあっていて、歪補償構造層２０５全体の歪を打ち消しあい、歪補償構造層２０５の総歪がほぼ０になっている。
【００５５】
上記第３実施例の半導体基板の製造方法は以下のとおりである。まず、前記第１実施例の製造方法と同様に、ＧａＡｓ基板２００上にＧａＡｓを成長させてバッファ層２０１のうちのＧａＡｓバッファ層２０２を形成する。次にＩｎＰを成長させてバッファ層２０１のうちの低温バッファ層２０３を形成する。次にＩｎＰを成長させてバッファ層２０１のうちＩｎＰバッファ層２０４を成長する。この結果、ＧａＡｓバッファ層２０２、低温バッファ層２０３、ＩｎＰバッファ層２０４を順に積層したバッファ層２０１が形成される。
【００５６】
次に、熱サイクルアニール処理を行なう。
【００５７】
次に、ＩｎＧａＰを成長させ、歪補償構造層２０５のうちの引張歪層２０５ａを形成する。次にＩｎＡｓＰを成長させ、歪補償構造層２０５のうちの圧縮歪層２０５ｂを形成する。第２実施例では、第１実施例と異なり、引張歪層２０５ａと圧縮歪層２０５ｂとを１層のみ形成する。
【００５８】
次に、ＩｎＰを成長させ、ＩｎＰ層２０６を形成する。このように、ＧａＡｓ基板２００上に順次成長させていくことで、前記図６によって説明した半導体基板２０が形成される。
【００５９】
以上説明した製造方法によって製造された図６に示した構成の半導体基板２０では、ＩｎＰ層２０６のＥＰＤは、５×１０ 6 ／ｃｍ 2 未満となる。
【００６０】
また、第３実施例の半導体基板（メタモルフィック基板）２０では、ＩｎＧａＰからなる引張歪層２０５ａにより、欠陥が曲げられ、ＥＰＤが５×１０ 6 ／ｃｍ 2 に減少する。さらに、ＩｎＡｓＰからなる圧縮歪層２０５ｂによって、欠陥が曲げられ、ＥＰＤが５×１０ 6 ／ｃｍ 2 未満になる。このように、引張歪層２０５ａと圧縮歪層２０５ｂの両方に欠陥を曲げる効果が高い材料を用いることで、歪補償構造層２０５が１周期であっても、従来に比べ、欠陥密度を低減することができる。
【００６１】
上記半導体基板（メタモルフィック基板）２０によれば、歪補償構造層２０５を用いたので、前記図２に示した従来の歪超格子層４０５よりも効果的に欠陥密度を低減することができる。これにより、欠陥密度の少ないメタモルフィック基板を提供することができる。また、第２実施例における歪補償構造層２０５は、膜厚が従来の歪超格子層４０５と同等もしく薄くすることができ、このため膜の成長時間の増加や原料コストの増加はほとんどなく、低減することも可能である。このため、コストをほとんど増加させることなく、欠陥低減効果を高めることができる。
【００６２】
以上説明した第３の実施例の半導体基板（メタモルフィック基板）２０では、引張歪層２０５ａとしてＩｎＧａＰを用いたが、ＩｎＰバッファ層２０４に対して引張歪を受ける材料であれば、必要に応じて、他の材料を用いることもできる。具体的には、ＩｎＰバッファ層２０４の場合、インジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムアルミニウムヒ素（ＩｎＡｌＡｓ）等を用いることができる。また、第３実施例とは組成が異なるＩｎＧａＰを用いることもできる。ただし、引張歪層２０５ａとして欠陥を曲げる効果が少ない材料を用いる場合は、引張歪層２０５ａと圧縮歪層２０５ｂを交互に複数回に積層する構造とすることが望ましい。また、第３実施例の半導体基板（メタモルフィック基板）２０では、圧縮歪層２０５ｂとしてＩｎＡｓＰを用いたが、ＩｎＰバッファ層２０４に対して圧縮歪を受ける材料であれば、必要に応じて、他の材料とすることもできる。具体的には、ＩｎＰバッファ層２０４の場合、ＩｎＧａＡｓ、ＩｎＡｌＡｓ等が可能である。また、第２実施例とは組成が異なるＩｎＡｓＰとすることもできる。ただし、圧縮歪層２０５ｂとして欠陥を曲げる効果が少ない材料を用いる場合は、引張歪層２０５ａと圧縮歪層２０５ｂを交互に複数回に積層する構造（例えば第１実施例の前記半導体基板１０の構造）とすることが望ましい。
【００６３】
また、第３実施例の半導体基板（メタモルフィック基板）２０では、引張歪層２０５ａをＧａＡｓ基板２００側に配置した例を示したが、引張歪層２０５ａと圧縮歪層２０５ｂを逆にすることもできる。
【００６４】
また、第３実施例の半導体基板（メタモルフィック基板）２０では、引張歪層２０５ａ、圧縮歪層２０５ｂの膜厚を共に５０ｎｍとしたが、必要に応じて膜厚を変えることができる。ただし、歪補償の観点から、引張歪層２０５ａの格子不整（ＩｎＰバッファ層２０４に対する格子不整）と膜厚の積と、圧縮歪層２０５ｂの格子不整（ＩｎＰバッファ層２０４に対する格子不整）と膜厚の積と、できうる限り近い値にすることが好ましい。また、１層の引張歪層２０５ａおよび圧縮歪層２０５ｂの膜厚は、欠陥が増加する膜厚より薄くすることが必要である。また、１層の膜厚を薄くして１層あたりの欠陥を曲げる効果が少なくなる場合は、引張歪層２０５ａと圧縮歪層２０５ｂを交互に複数回に積層する構造（例えば第１実施例の前記半導体基板１０の構造）にすることが望ましい。
【００６５】
さらに、第３実施例の半導体基板（メタモルフィック基板）２０では、ＩｎＰバッファ層２０４を他の材料、例えばインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）やインジウムガリウムヒ素（ＩｎＧａＡｓ）とすることもできる。
【００６６】
また、第３実施例の半導体基板（メタモルフィック基板）２０では、歪補償構造層２０５を積層する前のＩｎＰバッファ層２０４のＥＰＤが１×１０7／ｃｍ 2 になるようにしたが、ＩｎＰバッファ層２０４の欠陥密度は限定されない。
【００６７】
また、以上説明した第１実施例、第３実施例の半導体基板１０、２０において、引張歪層１０５ａ、２０５ａと圧縮歪層１０５ｂ、２０５ｂを、インジウムガリウムヒ素（ＩｎＧａＡｓ）で形成することもできる。この場合、引張歪層１０５ａ、２０５ａは、インジウム（Ｉｎ）の組成比がＩｎＰバッファ層１０４、２０４に格子整合する組成比よりも少なく、ガリウム（Ｇａ）の組成比がＩｎＰバッファ層１０４、２０４に格子整合する組成比よりも多くなるようにする。また、圧縮歪層１０５ｂ、２０５ｂは、インジウム（Ｉｎ）の組成比がＩｎＰバッファ層１０４、２０４に格子整合する組成比よりも多く、ガリウム（Ｇａ）の組成比がＩｎＰバッファ層１０４、２０４に格子整合する組成比よりも少なくなるようにする。例えば、ＩｎＰに対してＩｎ0.53Ｇａ0.47Ａｓが格子整合するので、引張歪層１０５ａ、２０５ａにＩｎ0.43Ｇａ0.57Ａｓを用い、圧縮歪層１０５ｂ、２０５ｂにＩｎ0.63Ｇａ0.37Ａｓを用いることができる。また、ＩｎＰに格子整合するＩｎ0.52Ａｌ0.48Ａｓを基準にして組成比をかえることで、例えば、格子整合する組成比に対してＩｎを少なくし、Ａｌを多くすることで上記引張歪層１０５ａ、２０５ａとし、格子整合する組成比に対してＩｎを多くし、Ａｌを少なくすることで上記圧縮歪層１０５ｂ、２０５ｂとすることができる。またＩｎＧａＰについても同様である。
【００６８】
また、第２実施例の半導体装置１では、半導体基板１０に第１実施例の半導体基板を用いた例を示したが、第３実施例の半導体基板を用いることもできる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施例の半導体基板を示した概略構成断面図である。
【図２】比較例の構造の一例を示した概略構成断面図である。
【図３】ＩｎＧａＰ層とＩｎＰ層のペア層数とＥＰＤとの関係図である。
【図４】本発明の第２実施例の半導体装置を示した概略構成断面図である。
【図５】ＥＰＤとデバイス特性との関係図である。
【図６】本発明の第３実施例の半導体基板を示した概略構成断面図である。
【符号の説明】
【００７０】
１０…半導体基板、１００…ガリウムヒ素（ＧａＡｓ）基板、１０１…バッファ層、１０５…歪補償構造層、１０５ａ…引張歪層、１０５ｂ…圧縮歪層、１０６…インジウムリン（ＩｎＰ）層
【特許請求の範囲】
【請求項１】
ガリウムヒ素基板と、
前記ガリウムヒ素基板上に形成されたバッファ層と、
前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層と
を有することを特徴とする半導体基板。
【請求項２】
前記歪補償構造層は、前記引張歪層と前記圧縮歪層とを交互に複数層に積層してなる
ことを特徴とする請求項１記載の半導体基板。
【請求項３】
前記引張歪層と前記圧縮歪層とは、前記バッファ層に対する歪の方向が互いに逆方向であり、かつ互いの歪を補償しあって、前記歪補償構造層全体の歪が打ち消されている
ことを特徴とする請求項１記載の半導体基板。
【請求項４】
前記引張歪層がイリジウムガリウムリンからなり、
前記圧縮歪層がインジウムとヒ素を含む
ことを特徴とする請求項１記載の半導体基板。
【請求項５】
ガリウムヒ素基板上にバッファ層を形成する工程と、
前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して歪補償構造層を形成する工程と
を順に行うことを特徴とする半導体基板の製造方法。
【請求項６】
半導体基板上に半導体層を積層して形成される半導体装置であって、
前記半導体基板は、
ガリウムヒ素基板と、
前記ガリウムヒ素基板上に形成されたバッファ層と、
前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層と
を有することを特徴とする半導体装置。
【請求項１】
ガリウムヒ素基板と、
前記ガリウムヒ素基板上に形成されたバッファ層と、
前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層と
を有することを特徴とする半導体基板。
【請求項２】
前記歪補償構造層は、前記引張歪層と前記圧縮歪層とを交互に複数層に積層してなる
ことを特徴とする請求項１記載の半導体基板。
【請求項３】
前記引張歪層と前記圧縮歪層とは、前記バッファ層に対する歪の方向が互いに逆方向であり、かつ互いの歪を補償しあって、前記歪補償構造層全体の歪が打ち消されている
ことを特徴とする請求項１記載の半導体基板。
【請求項４】
前記引張歪層がイリジウムガリウムリンからなり、
前記圧縮歪層がインジウムとヒ素を含む
ことを特徴とする請求項１記載の半導体基板。
【請求項５】
ガリウムヒ素基板上にバッファ層を形成する工程と、
前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して歪補償構造層を形成する工程と
を順に行うことを特徴とする半導体基板の製造方法。
【請求項６】
半導体基板上に半導体層を積層して形成される半導体装置であって、
前記半導体基板は、
ガリウムヒ素基板と、
前記ガリウムヒ素基板上に形成されたバッファ層と、
前記バッファ層上に、前記バッファ層よりも面内方向の格子定数が小さい材料からなる引張歪層と、前記バッファ層よりも面内方向の格子定数大きい材料からなる圧縮歪層とを積層して形成された歪補償構造層と
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１０５２３１（Ｐ２００９−１０５２３１Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７５８８０（Ｐ２００７−２７５８８０）
【出願日】平成１９年１０月２４日（２００７．１０．２４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月２４日（２００７．１０．２４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]