【課題】機械監視システムをグレードアップするために、インターフェースコネクタを用いて第１の回路基板および第２の回路基板を接続するための、デバイス、システムおよび方法を提供する。
【解決手段】インターフェースコネクタ１００を用いて第１の回路基板１０２および第２の回路基板１０４を接続するデバイス、方法およびシステムである。ある態様では、ケーシング内で互いに絶縁されている複数の導電性コネクタとを含む、インターフェースコネクタ１００が説明される。各コネクタは、第１の端部および第２の端部を有し、第１の端部は第１の回路基板１０２に接続し、第２の端部は第２の回路基板１０４に接続する。複数のコネクタは、インターフェースコネクタ１００の第１の列および第２の列を形成する。第１の列は偶数番号のコネクタを含み、第２の列は奇数番号のコネクタを含む。 （もっと読む）

【課題】ラダー命令の実行処理時間の高速化を図るため、汎用マイクロプロセッサのＦＬＡＳＨメモリに格納するラダー命令実行プログラムをユーザで自由に設定可能とし、設定変更によりラダープログラムの処理時間を調整可能とするプログラマブルコントローラを提供する。
【解決手段】ラダーシーケンスプログラムを実行する汎用マイクロプロセッサと、該プログラムと演算結果であるデータを格納するメモリと、汎用マイクロプロセッサのシステムプログラムおよび該汎用マイクロプロセッサが実行できるオブジェクトに変換されたラダー命令実行サブルーチンが格納された不揮発性メモリと、不揮発性メモリよりアクセス時間が早いオブジェクトメモリとから構成されている演算部を備えたプログラマブルコントローラにおいて、汎用マイクロプロセッサは、ＦＬＡＳＨメモリを内蔵し、該ＦＬＡＳＨメモリはシステムプログラムより書き換えが可能である。 （もっと読む）

【課題】回路規模を抑えることができるとともに、コストを低減させる。
【解決手段】１種類の命令が予め設定され、この命令に基づき、処理の順序毎に対応付けられた一つ又は複数のオペランドを格納するオペランド格納部１１から、所定の順序に対応付けられたオペランドを読み出し、外部に接続されたデバイス２に対して送出するとともに、読み出したオペランドをデバイス２に対して送出することにより、次の順序に対応付けられたオペランドをオペランド格納部１１から読み出す。 （もっと読む）

【課題】 ネットワーク上に分散配置されたノード間で共有するデータに対してネットワーク共有ラベル情報を定義し、割付することにより、ネットワーク通信に必要なパラメータを自動設定する機能を得る。
【解決手段】
ネットワーク上に分散配置されたノード間で共有するデータをシステム構成管理ソフトウェア上でネットワーク共有ラベル情報として最初にデータベースへ登録し、プログラムで使用したいネットワーク共有ラベル情報のみをデータベースから選択し、プログラマブルコントローラ用エンジニアリングソフトウェア内に登録することにより、ネットワークを構築する際に必要なネットワーク範囲割付、リフレッシュ設定を自動で行う。 （もっと読む）

【課題】ＭＰＵの命令実行待ちでプログラムが停止することを回避する。
【解決手段】シーケンスプログラムの中で所定の第１の命令をハードウェアで実行する演算処理回路（１）〜（ｎ）と、並行して実行されている複数の独立したシーケンスプログラムの中で、演算処理回路で実行できない第２の命令を実行するＭＰＵ１１，１２と、演算処理回路で発生した少なくとも１つの前記第２の命令の情報を命令の発生した順番にＭＰＵに転送する第１の転送手段と、ＭＰＵが実行した前記第２の命令の実行結果の情報を、演算処理回路に転送する第２の転送手段と、を備えた独立したシーケンスプログラムを並行して実行するプログラマブルコントローラであって、演算処理回路をＭＰＵの数と同じ数のグループに分けて各グループは少なくとも１つの演算処理回路で構成し、各グループに対応する前記ＭＰＵと第１の転送手段と第２の転送手段をそれぞれ有す。 （もっと読む）

【課題】パイプラインに基づく新しい計算アーキテクチャを提供する。
【解決手段】プログラマブル回路は、外部ソースからコンフィギュレーション・データを受信し、ファームウェアをメモリに記憶してから、そのメモリからそのファームウェアをダウンロードすることで、計算マシン等のコンフィギュレーション・メモリをマニュアルで再プログラムする必要性をなくす。プログラマブル回路がパイプライン加速器の部分であるＦＰＧＡであれば、その加速器と結合されたプロセッサはコンフィギュレーションを表すファームウェアを検索し、そのファームウェアをＦＰＧＡに送信し、次いで該ＦＰＧＡがそのファームウェアを電気的に消去可能でプログラム可能な読み取り専用メモリ（ＥＥＰＲＯＭ）等のメモリに記憶する。次に、ＦＰＧＡはメモリからそのコンフィギュレーション・レジスタにそのファームウェアをダウンロードし、それ自体を再構成する。 （もっと読む）

【課題】プログラマブルロジックデバイスにおけるコンフィギュレーションデータのエラーを確実に検出すること。
【解決手段】 論理モジュールを構築する複数のコンフィギュレーションデータのＣＲＣエラーを検出するＣＲＣチェッカを備えたプログラマブルロジックデバイスを有し、プロセス制御における制御対象を制御するコントローラにおいて、定期的に前記複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、前記ＣＲＣチェッカが前記擬似エラー以外のエラーを検出すると前記論理モジュールのリセット要求信号を出力するとともに前記プログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、前記演算制御手段と前記プログラマブルロジックデバイスとのアクセスが停止すると前記論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを、備えることを特徴とする。 （もっと読む）

【課題】プログラマブルコントローラによる高速演算を実現する。
【解決手段】マイクロプロセッサ１は、ＰＬＤ２の入出力レジスタに入力データを書き込み、入出力レジスタに書き込まれた入力データがユーザロジックに出力される。ユーザロジックは、入力データを入力すると、各種の演算を行なうことで出力データを得る。この出力データは、入出力レジスタを介してマイクロプロセッサ１により読み出される。マイクロプロセッサ１は、別の入力データを別途入力した上で、コードメモリ３に記憶される実行コードを読み出して、これらの入力データと出力データとの演算を行なうことで新たな出力データを得る。 （もっと読む）

【課題】割込みプログラムに対する応答速度を向上することができるプログラマブルコントローラを提供する。
【解決手段】ＰＬＣ１は、外部からの割込み入力に応じて、通常プログラムを中断して割込みプログラムを実行する割込み処理を行う機能を有している。ここで、割込み入力発生時に割込みプログラムの実行に必要な特定処理（前処理、割込み入力に応じた割込みプログラム用の命令コードが格納されている命令用メモリ４のアドレスの判別、後処理）は、ＣＰＵ２でなく専用プロセッサ３にて実行する。そのために、前記特定処理に対応する専用プロセッサ３で実行可能な命令コードを、予め命令用メモリ４に格納している。命令用メモリ４においては、通常プログラム用の命令コードを格納する格納領域とは別に、前記特定処理に必要な命令コードを格納する格納領域が設けられる。 （もっと読む）

【課題】 シーケンスプログラムと連携して動作する検索処理機能をコントローラに内蔵し、データの検索対象となるファイルを直接検索・展開でき検索時間の向上と割付等に必要な作業を軽減すること
【解決手段】 ファイルシステム１２ｃには、ＣＰＵユニット１１のメモリ領域１１ｂに設定する複数種類分の設定データをＣＳＶファイルとして持つと共に、その複数種類分のデータの中から所定のデータを特定するためのキーデータを、設定データと同一行のＣＳＶファイルの１列目にセットする。このキーデータ列は、任意の列で指定できる。ＣＰＵユニット１１で実行するシーケンスプログラムが必要とするデータを特定するキーをデータ検索部１２ｂが取得すると、データ検索部は、ファイルの一列目を検索してキーに一致するものを探し、該当する行を抽出して展開用ファイルを作成する。データ展開部１２ｄは、展開用ファイルの各列のデータを予め設定されたメモリ領域１１ｂの各アドレスに格納して展開処理を行う。 （もっと読む）

【課題】ＦＰＧＡへのコンフィグレーションデータの書込みを安価でかつ高速で実施する方法を提供する。
【解決手段】起動時に、ＣＰＵによりデータメモリからコンフィグレーションデータをパラレルに読み込むと共に、その読み込んだコンフィグレーションデータをシリアルに変換してＦＰＧＡに転送しそのファブリックにコンフィグレーションする。 （もっと読む）

【課題】 安全機器の診断アルゴリズムの設定を容易に行えること
【解決手段】 スライスＩ／Ｏユニットは、異なる安全機器５，６にそれぞれ対応する複数の診断用アルゴリズムをＡＳＩＣ１３ａ，１４ａに格納し、その複数の診断用アルゴリズムのうち使用する診断用アルゴリズムを特定する特定情報をＡＳＩＣ内のレジスタ２１に記憶する。スライスＩ／Ｏユニットは、複数の診断用アルゴリズムのうち、レジスタに記憶された特定情報で特定される診断用アルゴリズムを用いて接続される安全機器の診断を行う。番号等の選択により、使用する診断アルゴリズムを選択できるので、設定ツール装置での設定処理が簡易となると共に、人為的なミスがなくなるので好ましい。 （もっと読む）

【課題】ＦＰＧＡを用いて、高速応答を必要とする制御システムに組み込み可能としたプログラマブルコントローラを提供すること。
【解決手段】本プログラマブルコントローラ３は、シーケンス制御用ハードウエア論理回路が動作プログラムとして電源立ち上げ時に外部パーソナルコンピュータからロードされるＦＰＧＡ１０と、入力機器から入力信号を取り込むと共に制御信号に応じて出力信号を出力機器へ出力するもので、ＦＰＧＡに接続されたＩ／Ｏ部７と、を備え、ＦＰＧＡ１０は、内部ハードウエア論理回路でＩ／Ｏ部７からの入力信号を処理すると共に、Ｉ／Ｏ部７に制御信号を出力し、Ｉ／Ｏ部７は、ＦＰＧＡ１０からの制御信号に応答して出力信号を出力する。 （もっと読む）

【課題】前回の設定に対応する歩進パルスの出力終了寸前まで、次回の目標位置に対応する新たな設定を可能として、位置制御上の応答性を向上させ、高速かつ微細制御を可能とするパルス出力ＡＳＩＣを提供する。
【解決手段】出力部１３３は、出力指示信号Ｓ１に応答して、絶対位置指定データとパルス間隔指定データＤ２とに基づいて、目標位置へと到達するに必要な個数の歩進パルスをパルス間隔指定データＤ２で指定されるパルス間隔で歩進信号ＰＳ中に出力すると共に、目標位置へと到達するに必要な歩進方向に対応させて、方向信号ＤＳの論理値を変化させる。 （もっと読む）

【課題】前回の設定に対応する歩進パルスの出力終了寸前まで、次回の目標位置に対応する新たな設定を可能として、位置制御上の応答性を向上させ、高速かつ微細制御を可能とするパルス出力装置を提供する。
【解決手段】出力部１３３−１は、出力指示信号Ｓ１に応答して、絶対位置指定データＤ４とパルス間隔指定データＤ２とに基づいて、目標位置へと到達するに必要な個数の歩進パルスをパルス間隔指定データＤ２で指定されるパルス間隔で歩進信号ＰＳ中に出力すると共に、目標位置へと到達するに必要な歩進方向に対応させて、方向信号ＤＳの論理値を変化させる。 （もっと読む）

【課題】 送信する順番を固定しつつ、各スレーブがINフレームを送信するタイミングを過度に無駄な空き時間を生じないように設定すること
【解決手段】 マスタの出したトリガフレームを受信した各スレーブが、設定された待機時間経過後にINフレームを送信する通信システムである。INフレームを送信するスレーブの順番は、スレーブのアドレスの小さい順にし、マスタは、ネットワークに接続され実際に使用されるスレーブのアドレスと、そのスレーブが送信するINフレームのIOデータのビットサイズを取得し、各スレーブがINフレームを送信するのに要する時間を求め、それに基づきあるアドレス(#n-1)のスレーブから送信されるINフレームが送信完了したタイミングで、次のアドレス(#n)のスレーブの送信タイミングを設定する。図(b)に示すように、#0,#2,#6からのINフレームは、その送信タイミングが前詰めされ全体のサイクルタイムが短縮される。 （もっと読む）

【課題】プログラマブルコントローラの高速化を図る。
【解決手段】プログラムをラダー図形式からニーモニック形式にコンパイルする第１ステップと、上記プログラムを構成する複数のプログラム要素に関して関数を含むプログラム要素と、関数を含まないプログラム要素との情報を生成する第２ステップと、上記情報から関数を含むプログラム要素については、リコンフィギャラブルプロセッサによる実行が可能なリコンフィギャラブル論理ブロック構成にハードウェア化コンパイルする一方、関数を含まないプログラム要素についてはＣＰＵの実行が可能な実行ファイルにコンパイルする第３ステップと、プログラムの実行に際しては、関数を含むプログラム要素についてはリコンフィギャラブルプロセッサが上記リコンフィギャラブル論理ブロックを用いて実行する一方、関数を含まないプログラム要素についてはＣＰＵが上記実行ファイルを実行する第４ステップと、を含む。 （もっと読む）

【課題】 動作仕様（例えば、コンパイラ又は逆コンパイラの動作方式）を処理対象となるソースプログラム又はオブジェクトコードに合わせて常に最適化することができ、しかもプログラム開発支援装置側のメモリ容量を増大させない。
【解決手段】 ＰＬＣのユーザプログラムであるソースプログラムをコンパイラにかけてＰＬＣが実行可能なオブジェクトコードに変換すると共に、こうして得られたオブジェクトコードをＰＬＣに転送記憶させる際に、当該コンパイラのオブジェクト生成方式を示す識別情報についても当該ＰＬＣに転送記憶させておき、前記ＰＬＣに記憶されたオブジェクトコードに関連して、コンパイラ又は逆コンパイラの作動する所定の動作を実行する場合には、ＰＬＣから読み出された前記識別情報に基づいて、当該コンパイラ又は逆コンパイラの動作方式を設定する。 （もっと読む）

【課題】 デバッグ作業者の削除し忘れ等を原因として、異常発生ロジックが残されたままの状態で、ラダープログラムが実機ＰＬＣにインストールされて実行され、それにより予期せぬ誤動作が生ずることを回避できること。
【解決手段】 開発支援装置には、異常ロジックが組み込まれたラダープログラム中に、当該ラダープログラム中に「異常発生ロジック存在フラグ」を書き込むと共に、このフラグの状態を、異常発生ロジックが存在することを示す状態と存在しない状態とに書き替えるための仕組みを設ける。ＰＬＣには、動作モード切替命令が開発支援装置から与えられたとき、ラダープログラム中に書き込まれた「異常発生ロジック存在フラグ」の状態を参照し、そのフラグの状態が異常発生ロジックが存在する状態を示すときには、運転モードへの動作モード切替を行わないようにする仕組みが設けられる。 （もっと読む）

【課題】 割り込み禁止命令や割り込み禁止解除命令のようにＭＰＵが処理する命令を用いることなく、ＡＳＩＣ側で現在割り込み中か否かを判断し、割り込み禁止処理を実行することができる産業用コントローラを提供すること
【解決手段】 ユーザプログラムを構成する各命令のオブジェクトコードにＭＰＵからの停止依頼を無視するか否かを特定するＡＳＩＣ停止無視ビットを設ける。ＡＳＩＣは、ＭＰＵからの停止依頼を受信すると、処理対象の命令のオブジェクトコードのＡＳＩＣ停止無視ビットを確認し（Ｓ１１）、ＡＳＩＣ停止無視ビットがＯＮの場合には当該命令を実行し（Ｓ１２）、ＡＳＩＣ停止無視ビットがＯＦＦの場合には停止する（Ｓ１４）機能を備えた。ＭＰＵは、ＡＳＩＣが停止したのを確認したことを条件に割り込みプログラムを実行する。割り込み禁止するか否かは、ＡＳＩＣが判断するので、ＭＰＵの処理が不要となる高速に処理される。 （もっと読む）