【課題】クロックおよびデータ列のどちらであっても、そのパルス幅を補正することができ、しかも、その面積効率および高速性も向上させることができるパルス幅補正回路を提供する。
【解決手段】入力信号を、その立上りのタイミングで２分周する第１の２分周器と、入力信号を、その立下りのタイミングで２分周する第２の２分周器と、第１の２分周器の出力信号および第２の２分周器の出力信号のうちの一方を所定時間遅延する遅延素子と、第１の２分周器の出力信号および第２の出力信号のうちの他方と遅延素子の出力信号とのＥＸＯＲをとって、入力信号のハイレベルもしくはローレベルのパルス幅が、遅延素子の遅延時間の分だけ広くなる方向に補正された出力信号を出力する論理回路とを備える。 （もっと読む）

【課題】基準クロック信号/クロック信号間の位相を合致させるように位相制御の遅延ロックループ(DLL)回路で、回路規模縮小化、低消費電力化を図かった、電圧制御可変遅延線（VCDL）を使用するアナログDLL回路を提供
【解決手段】イニシャル信号入力により第1のクロック信号の初期位相設定を行う遅延ロックループ回路で、基準クロック信号位相と第1のクロック信号位相の比較結果に応じた信号を出力の位相比較器と、イニシャル信号入力時に位相比較器出力信号に応じた選択信号を発生の初期位相差検出器と、イニシャル信号入力時に初期位相差検出器からの選択信号で位相が異なる第2のクロック信号中の基準クロック信号に最近接位相の第2のクロックを選択し、第3のクロック信号として出力の初期位相差設定回路と、第3のクロック信号に位相比較器からの信号に応じた位相遅延を付加の第1のクロック信号を出力の電圧制御可変遅延線とを備える遅延ロックループ回路を提供。 （もっと読む）

【課題】 大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することが可能な遅延回路を得る。
【解決手段】 インバータ１〜ｎを複数段直列接続して形成され、各Ｐ−ｃｈトランジスタ１ａ〜ｎａの基板電極に電位ＶＤＤＨを供給し、各Ｐ−ｃｈトランジスタ１ａ〜ｎａのソース電極にスイッチ１ｃ〜ｎｃが接続され、そのソース電極に供給する電位として電位ＶＤＤＨまたは電位ＶＤＤＬを選択可能にされ、また、電位ＶＤＤＨおよび電位ＶＤＤＬのうちの少なくとも一方の電位は調整自在にされたものである。
電位ＶＤＤＨまたは電位ＶＤＤＬの電位調整、およびスイッチ１ｃ〜ｎｃによる電位選択に応じて、Ｐ−ｃｈトランジスタ１ａ〜ｎａに逆バイアスまたは順バイアスをかけ、大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することができる。 （もっと読む）

本発明は、クロック信号入出力装置（１、１０１）に加えて、クロック信号補正方法に関するものである。本発明の方法では、クロック信号（ｃｌｋ）または該クロック信号から得られた信号を、上記装置に入力し、分周器（４、１０４）に伝送し、分周器（４、１０４）から出力された信号、または、該信号から得られた信号（ｃｌｋ２）を、信号積分器（６、１０６）に伝送し、該信号積分器（６、１０６）から出力されるか、または、該信号から得られた信号（Ｉ２）を、第１信号比較回路（８、１０８ｂ）に伝送する。さらに、分周器（４、１０４）から出力された信号、または、該信号から得られた信号（ｃｌｋ２）を、第２信号比較回路（９、１０９ａ）に伝送し、クロック信号用の入出力装置（１）は、第１信号比較回路（８、１０８）から出力された、または、該信号から得られた信号（ｒＩｃｌｋ）に応じて、および、第２信号比較回路（９、１０９ａ）から出力された、または、該信号から得られた信号（ｒｃｌｋ）に応じて、クロック出力信号（ｃｌｋ５０）を出力するための、信号出力回路（１１、１１１）を備えている。
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