【課題】通常時の基準クロックより周波数の低い１本の試験用クロックによるディレイ・ライン回路の動作試験を可能とする。
【解決手段】ディレイ・ライン回路１０１は、遅延量を変更可能であり、基準クロック信号ＲＣＬＫに遅延を与えることができる。位相比較回路１０２は、基準クロック信号ＲＣＬＫとディレイ・ライン回路１０１の出力信号との間又は基準クロック信号ＲＣＬＫより周波数の低い試験クロック信号ＴＣＬＫとディレイ・ライン回路１０１の出力信号との間の位相差を検出可能である。また、制御回路１０３は、位相比較回路１０２の検出結果に応じて制御信号を出力し、ディレイ・ライン回路１０１の遅延量を制御する。さらに、ディレイ・ライン回路１０１に対して、ディレイ・ライン回路１０１の出力信号と基準クロック信号ＲＣＬＫとのいずれかを選択して入力できるよう構成されている。 （もっと読む）

【課題】 従来のデューティ検知回路においては、デューティずれを精確に電位差に反映できないという問題がある。またクロックの分周及び逓倍が行われる２分周ＤＬＬ回路のデューティ検知回路においては、連続サイクルでのデューティの検知が出来ないという問題がある。
【解決手段】 クロックの一方のレベル検知を半サイクル遅延させ、デューティ検知を２サイクルに１回とする。遅延期間に共通接点の電位を初期設定値とすることで、精確なデューティが検知できる。２分周方式のＤＬＬ回路には偶数、奇数のサイクル別にデューティ検知回路を備え、偶数、奇数のサイクルに対しそれぞれのデューティを検知する。これらの構成とすることでクロックに精確にタイミング調整できるＤＬＬ回路及び半導体装置が得られる。 （もっと読む）

【課題】スペクトラム拡散クロックを発生し、参照クロック信号及び出力クロック信号の高精度な位相の制御を行うことが可能なクロック発生回路及びクロック発生方法を提供すること。
【解決手段】
入力分周部７０は、入力クロック信号ＣＬＫＲを５０分周して、分周入力クロック信号ＣＬＫＳを出力する。ＤＬＬ回路８０は、遅延制御信号ＤＣＳ１、ＤＣＳ２を求める動作を行う。変調回路４０は、遅延制御信号ＤＣＳ１、ＤＣＳ２および変調制御回路５０から出力される変調信号ＭＯＤに応じて、分周入力クロック信号ＣＬＫＳを変調し、変調クロック信号ＣＬＫＮを出力する。位相比較器１１は、変調クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差を検知する。クロック生成部２０は、位相比較器１１の位相差信号に応じた周波数の出力クロック信号ＣＬＫＯを生成する。 （もっと読む）

【課題】遅延回路により、１/2N（Nは正の整数）周期遅延させたN個のクロックの排他的論理和をとることでN逓倍クロックを発生する従来技術では、プロセスのバラツキにより遅延回路の遅延値が変動し、N逓倍クロックのジッタやデューティ劣化するなどの問題があった。
【解決手段】本発明では外部よりあらかじめ1/2N（Nは正の整数）周期遅延させた信号を入力することで、半導体製造プロセスのバラツキによる遅延回路の遅延変動は発生しない。したがって、排他的論理和により生成されるN逓倍クロックはジッタやデューティ劣化を低減でき、高精度なN逓倍クロックを生成できる。また、N逓倍クロックを半導体集積回路の外部に出力し、周波数のバラツキやデューティ劣化量を計算し、入力信号の入力タイミング及びデューティを調整することで高精度なN逓倍クロックを供給する。 （もっと読む）

【課題】プロセス変動による時間遅延の問題を低減または解決する。
【解決手段】第１遅延回路と第２遅延回路とを備える集積回路チップである。第１遅延回路は、信号を第１遅延時間遅延するように形成されている第１遅延回路接続形態を有している。第２遅延回路は、回路ループにおいて第２遅延時間を供給するように構成されている第２遅延回路接続形態を有している。回路ループは、モニターされるように形成されており、発振信号を供給する。第２遅延回路接続形態は、第１遅延回路接続形態と実質的に同じであり、第１遅延回路は、第２遅延時間と発振信号とに基づいて第１遅延時間を調節するためにトリミングされるように形成されている。 （もっと読む）

【課題】本発明は、低いコストでワンチップＬＳＩと同等のデータ転送速度を達成する半導体システムを提供することを目的とする。
【解決手段】半導体装置は、外部から受信した受信クロック信号を入力として内部クロック信号を供給する内部クロック発生回路と、チップの一辺に配置され該内部クロック信号を出力するクロック送信用端子と、該一辺に配置された複数の入出力端子と、該内部クロック信号に基づいて入出力制御用クロック信号を生成する制御用クロック発生回路と、該入出力制御用クロック信号に同期して該入出力端子を介して外部へのデータ出力及び外部からのデータ取り込みを行う複数の入出力回路と、該制御用クロック発生回路と該複数の入出力回路の各々とを接続する同一長の複数の接続配線を含むことを特徴とする。 （もっと読む）

【課題】 位相遅延回路付ＰＬＬ回路において、遅延信号値が確定され、常に正しく映像信号のサンプリングが得られるようにすること。
【解決手段】 ＰＬＬ回路のＶＣＯ１５から出力される［VCO］信号をＤＦＦ３で１／２分周してＶＥＳＡ規格のクロックを生成すると共に、位相遅れ制御回路２で任意の位相遅れを持たせた［VCO_Delay］信号をＤＦＦ４で１／２分周し、映像信号をＡＤコンバータでサンプリングするために使用される［1/2Div_Delay］信号を生成するようにした回路において、［VCO］信号と［1/2Div_Delay］信号の位相をＯＲ回路９で検出し、［VCO］信号と［1/2Div_Delay］信号が位相反転していたときは、ＤＦＦ６から［Reset］信号を出力させ、ＤＦＦ３とＤＦＦ４をリセットさせるようにしたＰＬＬ回路。
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【課題】所望のエッジ位置を有するデータ・パターンを高速に出力可能にする。
【解決手段】パターン・ゼネレータ回路１０は、データ・パターン及び対応する位置制御データを記憶及び出力する。遅延回路１６は、この位置制御データに応じてクロックＣＬＫを遅延させて位置制御クロックを生成する。出力フリップフロップ１８は、この位置制御クロックに応じてデータ・パターンを出力する。即ち、データ自身を遅延させるのではなく、データの動作基準となるクロックの位置を制御することによって、結果的にデータのエッジ位置を所望の位置に制御する。 （もっと読む）

【課題】 製造時の素子のバラツキの影響を受けることなく音声信号を抽出するパルスカウント検波回路を提供する。
【解決手段】 上記課題を解決するために、本発明に係るパルスカウント検波回路１は、入力されたＦＭ信号を所定の時間だけ遅延させる遅延回路２と、ＦＭ信号と遅延回路２から出力されるＦＭ信号とからパルス信号を生成する演算回路３と、演算回路３から得られたパルス信号を音声信号に変換する音声信号変換回路４と、を備える。 （もっと読む）

【課題】
周波数の微調整を行うことが可能なパルス幅変調回路及び多相クロック生成回路を提供すること。
【解決手段】
本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、多相クロック生成手段は、位相ロックループ回路を有し、多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するパルス幅変調回路である。このような構成によれば、多相クロック生成回路の生成する多相クロックのクロック周波数が変更可能となり、クロック周波数及びパルス周波数の微調整を行うことが可能となる。 （もっと読む）

装置（例えば、半導体の記憶装置）に配置されるデバイス動作を同期するために、複数の同期信号を生成するための装置（図２）および方法。該装置は、対応する複数の入力クロック信号（ＣＬＫ）に依存する複数の同期信号（ＣＬＫＳＹＮＣ）を生成し、および同期クロック信号（ＣＬＫ ＤＥＬ）として提供されるように該同期信号のうち１つを選択し得る。もしくは、該装置は、入力クロック信号（ＣＬＫ）に依存する複数の内部クロック信号（ＣＬＫ１、ＣＬＫ２）を生成し、および複数の内部クロック信号から、対応する複数の同期信号を生成し得る。同期信号のうち１つが、該装置によって同期クロック信号として選択される。もしくは、該装置は、クロック信号を受け取り、ここから同期クロック信号を生成し、および該同期クロック信号の周期の数（該数は、該装置に提供される選択信号に依存する）に応答して、同期パルスを得る。
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【課題】従来よりも細かい可変幅で発振周期を微調整することができるリングオシレータ回路を提供する。
【解決手段】リングオシレータ本体は、複数の論理ゲートのうちの１つが２入力以上の切替回路であって、切替回路の出力信号が、第１の経路を介して入力される第１の信号に応じて立ち上がり、第２の経路を介して入力され、第１の信号と同一極性で伝播遅延時間が２段分のインバータの遅延時間に相当する時間だけ異なる第２の信号に応じて立ち下がる。デューティ補正回路は、複数の論理ゲートのうちの１つである第１の論理ゲートの出力信号の立ち上がりを検出する第１の検出回路と、第１の論理ゲートの次の段の第２の論理ゲートとなるインバータの、第１の論理ゲートの出力信号と逆極性の出力信号の立ち上がりを検出する第２の検出回路と、第１および第２の検出回路の出力信号を合成する合成回路と、合成回路の出力信号を２分周し、クロックとして出力する分周器とを備える。 （もっと読む）

【課題】同期回路を含む電子機器の電池電圧が低下してきた場合に、その電子機器の動作維持に対応できる上に、その構成が簡易であるクロック発生回路の提供。
【解決手段】カウンタ回路１４は、基準クロック発生回路１１からの基準クロックＳＣＬＫの１周期内において、リングオシレータ１３からのパルスＲＣＬＫをカウントする。ここで、このパルスＲＣＬＫの周波数は、電源３の電圧値を反映させたものとなり、そのカウント値もそれを反映させたものとなる。分周制御回路１５は、カウンタ回路１４のカウント値に従って、クロック分周回路１２の分周比を設定する。クロック分周回路１２は、その設定された分周比に応じて、基準クロック発生回路１１からの基準クロックＳＣＬＫを分周させて、その周波数を低下させる。 （もっと読む）

【課題】 トグルフリップフロップ回路（ＴＦＦ）を用いて分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるようにする。
【解決手段】 クロック発生回路であって、位相の異なる一対の分周クロック信号を出力しうる複数のトグルフリップフロップ回路ＴＦＦ１，ＴＦＦ２を直列に接続し、トグルフリップフロップ回路ＴＦＦ２から出力される一対の分周クロック信号の一方又は両方をディレイさせて一対の分周クロック信号とは異なる位相のクロック信号として出力しうるディレイ回路ＤＦＦ１を、トグルフリップフロップ回路ＴＦＦ２に接続して構成される。 （もっと読む）

【課題】簡単な回路構成で、入力信号レートに応じて、デューティサイクルが約５０％に近いクロック信号を生成し得る信号処理装置を提供する。
【解決手段】バーストモードのシリアル信号をパラレル信号に変換したときに得られる入力クロック信号と有効データ識別パルスとを利用して、カウンタ１４２により有効データ識別パルスの入力タイミングから次の有効データ識別パルスの入力タイミングまでの入力クロック信号のクロック数をカウントし、乗算器１４５にてこのカウント値の１／２の値を求め、比較器１４６にてこの１／２の値とカウンタ１４２のカウント値とを比較し、この比較結果に基づきＦＦ回路１４３にて有効データ識別パルス周期の略１／２期間で立ち上がりまた略１／２期間で立ち下がりへ変化する出力クロック信号を生成する。 （もっと読む）

【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）

【課題】高速な基準パルス列に、より大きなジッタを付加できるようにする。
【解決手段】バッファ回路１０は、基準パルス列を受けて、非反転パルス及び反転パルスを出力する。ＬＰＦ１２及び比較器１６は、バッファ１０からの非反転パルスを受けて、その立ち上がりエッジを遅延したパルスを出力する。同様に、ＬＰＦ１４及び比較器１８は、バッファ１０からの反転パルスを受けて、その立ち上がりエッジを遅延したパルスを出力する。分周回路３０及び３２は、これら遅延されたパルスを受けて、周波数が２分の１のパルス列を夫々生成する。排他的論理和回路３４は、これらの排他的論理和を生成し、基準パルス列の立ち上がりエッジ及び立ち下がりエッジが遅延したパルス列を出力する。ＬＰＦ及び比較器における遅延量を変化させれば、出力されるパルス列はジッタを含んだものになる。 （もっと読む）

【課題】 高い精度で遅延時間を制御できる可変遅延回路を用いた半導体集積回路装置を提供することを目的とする。
【解決手段】入力クロック信号を遅延させる第１のＤＬＬ回路３と、第１のＤＬＬ回路よりも高い精度で遅延を制御できる第２のＤＬＬ回路１０とを有し、第１及び第２のＤＬＬ回路の位相比較（３１、１４）を独立に動作させ、かつ第２のＤＬＬ回路の遅延量制御を第１のＤＬＬ回路の動作に従属させることで、入力クロック信号に対し所定の位相関係を有する出力クロック信号を出力するように第１及び第２のＤＬＬ回路で遅延を与える半導体集積回路装置。 （もっと読む）

【課題】 位相が誤ってロックされるという誤ロック状態の防止が図られたＤＬＬ回路を提供する。
【解決手段】 フリップフロップ１７＿１，１７＿２，イクスクルーシブノア回路１７＿３からなるコースサーチ回路１７で、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとを比較しておおまかなロックポイントを求め、次いで、フリップフロップ１８＿１，１８＿２，１８＿５，切替回路１８＿３，遅延回路１８＿４からなるファインサーチ回路１８で、リファレンスクロックＣＬＫＩＮの立ち上りと、二分周フィードバッククロックＣＬＫＦＢ２の立ち上りおよび立ち下り双方との位相を比較することによって、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相が所定の位相となるように可変遅延セル１６の遅延量を制御回路１９で制御する。 （もっと読む）

【課題】
所望の分数逓倍、分周クロックを出力し、面積、電力の増大を抑止するクロック生成回路の提供。
【解決手段】
複数段の遅延回路１０Ａ_１〜１０Ａ_４を備え、入力される信号の遅延を測定する第１の遅延回路列と、第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路１０Ｂ_１〜１０Ｂ_４を備えた遅延再現用の第２の遅延回路列と、を備え、第１の遅延回路列で遅延が検出された位置の遅延回路から出力される信号に基づき、前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、遅延回路の出力端子が入力端子に帰還されて閉ループを構成しリング発振回路を構成し、リング発振回路の発振出力が、第２の遅延回路列の出力端子から取り出される。第１の遅延回路列の前段には、制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器２０_１、２０_２を備え、第１の遅延回路列は、位相補間器２０_１、２０_２の出力信号の位相差を測定する。 （もっと読む）