パルス幅変調回路及び多相クロック生成回路
【課題】
周波数の微調整を行うことが可能なパルス幅変調回路及び多相クロック生成回路を提供すること。
【解決手段】
本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、多相クロック生成手段は、位相ロックループ回路を有し、多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するパルス幅変調回路である。このような構成によれば、多相クロック生成回路の生成する多相クロックのクロック周波数が変更可能となり、クロック周波数及びパルス周波数の微調整を行うことが可能となる。
周波数の微調整を行うことが可能なパルス幅変調回路及び多相クロック生成回路を提供すること。
【解決手段】
本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、多相クロック生成手段は、位相ロックループ回路を有し、多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するパルス幅変調回路である。このような構成によれば、多相クロック生成回路の生成する多相クロックのクロック周波数が変更可能となり、クロック周波数及びパルス周波数の微調整を行うことが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データに基づいてパルス幅の変調を行なうパルス幅変調回路に関する。また、本発明は、このパルス幅変調回路に用いることのできる多相クロック生成回路に関する。
【背景技術】
【０００２】
近年、解像度の高さ、静音性、高速性からレーザが搭載されたレーザビームプリンタ（ＬＢＰ）やデジタルコピー機が広く普及している。これらの機器における印字階調の制御には、主にパルス幅変調（ＰＷＭ：Pulse Width Modulation）方式が用いられている。ここで、パルス幅変調方式とは、印字する１ドットごとにその階調（すなわち濃淡）をパルスのＨ幅で制御するものである。
【０００３】
従来のパルス幅変調回路には、大きく分けてカウンタ方式とディレイ方式の２つの方式がある。カウンタ方式は、例えば、特許文献１に開示されている。このカウンタ方式では、基準クロックをカウンタ回路によりカウントし、そのカウント値とディジタルパルスデータ値、即ち入力データとをコンパレータにより比較し、比較の結果、両者が一致したときにパルス幅変調出力、即ちＰＷＭ出力を変化させている。
【０００４】
ディレイ方式は、例えば、特許文献２に開示されている。このディレイ方式では、基準クロックをディレイ回路に入力し、当該ディレイ回路より出力された複数の遅延信号からディジタルパルスデータ値に対応したものを選択し、ＰＷＭ出力を変化させている。
【０００５】
しかしながら、従来のパルス幅変調回路に用いられているカウンタ方式やディレイ方式によれば、高速、高精度の動作が困難であり、低コスト化に不向きであるという問題がある。
【０００６】
例えば、１００ＭＨｚ、８ビット分解能のＰＷＭパルスを生成しようとした場合を想定する。この場合、分解能は、時間換算すると、１ｓ／１００ＭＨｚ／２８＝４０ｐｓとなる。これは、カウンタ方式であれば、クロック周期ｔＣＫ＝４０ｐｓ以下で動作するカウンタ回路が必要であることを意味する。また、ディレイ方式であれば、ディレイ回路を構成するセル１段当りの遅延時間が４０ｐｓ以下でなければならないことを意味する。従って、現状のＣＭＯＳテクノロジーでこのような性能を実現することは困難である。
【０００７】
他方、インターリーブ処理を行なうことで、４０ｐｓの制約を緩和することは可能だが、この場合にはインターリーブの分割数が多くなり（１６〜３２段）、回路規模の増大や各段の相対バラツキ等、新たな問題が発生する。
【０００８】
そこで、このような問題を解決するために、本件出願人は特願２００４−１９６３５４において多相クロック信号を利用したパルス幅変調回路を提案した。このパルス幅変調回路について簡単に説明する。
【０００９】
図１４は、先願にかかるパルス幅変調回路の全体を示すブロック図である。当該パルス幅変調回路は、多相クロック生成回路２、同期位置検出回路３、ディジタルパルスデータ信号処理回路４、多相クロック（ＣＬＫ）選択回路５、パルス幅変調信号生成回路６を備えている。
【００１０】
多相クロック生成回路２には、入力端子１より基準クロックが入力される。当該多相クロック生成回路２は、入力された基準クロックに基づいて多相クロック信号を生成し、同期位置検出回路３や多相クロック選択回路５に出力する。当該多相クロック生成回路２は、位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより多相クロック信号を生成している。多相クロック信号は、８ビットの分解能の場合には、２５６（＝２８）相のクロックを含んでいる。
【００１１】
同期位置検出回路３には、多相クロック生成回路２から出力された多相クロック信号と、基準信号である水平同期信号がそれぞれ入力される。当該同期位置検出回路３は、水平同期信号が多相クロック信号中のどのクロックに同期しているかを検出する。同期位置の検出結果を示す同期位置検出信号は、ディジタルパルスデータ信号処理回路４及び多相クロック選択回路５に出力される。
【００１２】
ディジタルパルスデータ信号処理回路４には、入力データであるディジタルパルスデータと、同期位置検出回路３から出力された同期位置検出信号が入力される。ディジタルパルスデータ信号処理回路４は、水平同期信号と、ＰＷＭパルスの同期を取るため、入力されたディジタルパルスデータを同期位置検出結果に応じてＰＷＭパルスの立ち上がり情報、立ち下がり情報に変換する。立ち上がり情報及び立ち下がり情報を含む信号は、多相クロック選択回路５に出力される。
【００１３】
多相クロック選択回路５には、多相クロック生成回路２から出力された多相クロック信号と、同期位置検出回路３から出力された同期位置検出信号と、ディジタルパルスデータ信号処理回路４から出力された立ち上がり情報及び立ち下がり情報を含む信号が入力される。多相クロック選択回路５は、立ち上がり情報及び立ち下がり情報に応じて、多相クロック信号に含まれる信号の中から、任意のクロックを選択する。選択されたクロック、即ち選択クロック信号は、パルス幅変調信号生成回路６に出力される。
【００１４】
パルス幅変調信号生成回路６は、多相クロック選択回路５より選択クロック信号が入力される。パルス幅変調信号生成回路６は、当該選択クロック信号に基づいてパルス幅変調信号（ＰＷＭパルス）を生成する。このパルス幅変調信号は、例えば、レーザ出力を変調するための信号である。
【００１５】
図１５は、多相クロック生成回路２の具体的な回路構成例を示す。多相クロック生成回路２では、多相クロック信号を生成する手段として、位相ロックループ（ＰＬＬ）回路と、位相補間回路の組み合わせを用いている。先願ではＰＬＬ回路の発振器のみで２５６相のクロックを生成すると高速化が困難になり、また位相補間回路のみで２５６相のクロックを生成すると面積増大及び製造ばらつきによる精度劣化につながることから、双方を組み合わせる構成を採用した。
【００１６】
当該多相クロック生成回路２は、図１５に示されるように、位相比較器２０１、チャージポンプ回路２０２、フィルタ２０３、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）回路２０４、位相補間回路２０５、出力バッファ２０６及び遅延回路２０７を備えている。
【００１７】
位相比較器２０１は、基準クロックが入力され、その基準クロックの立ち上がり波形と遅延回路２０７を介して入力された帰還クロックの立ち上がり波形との位相比較処理を行ない、位相差のパルス情報を生成する。チャージポンプ回路２０２は、当該位相比較器２０１により生成された位相差のパルス情報を電流情報に変換する。
【００１８】
チャージポンプ回路２０２から出力された信号はフィルタ２０３によってフィルタリングされ、ＶＣＯ回路２０４に出力される。ＶＣＯ回路２０４は、入力信号に応じて、発振周波数が変化し、中間クロック信号を生成する。この例では、３２相の中間クロック信号を生成する。ＶＣＯ回路２０４は、差動増幅器が３２段直列に接続され、最終段の出力が反転されて初段に入力されるリングオシレータからなる。この３２段に直列接続された差動増幅器の各段の出力が３２相の中間クロック信号となる。なお、ＶＣＯ回路２０４として特許文献３記載のリングオシレータを用いることもできる。
【００１９】
ＶＣＯ回路２０４において生成された中間クロック信号は、位相補間回路２０５に入力される。位相補間回路２０５は、当該中間クロック信号をさらに多相化し、多相クロック信号を生成する。この例では、３２相の中間クロック信号を６４相のクロック信号へ、当該６４相のクロック信号から１２８相のクロック信号へ、さらに当該１２８相のクロック信号から２５６相のクロック信号ＣＬＫＩＰ〔０〕〜ＣＬＫＩＰ〔２５５〕へと順に多相化する。なお、位相補間回路２０５として、特許文献４記載のタイミング差分割回路を用いることもできる。
【００２０】
２５６相に多相化された多相クロック信号は、出力バッファ２０６を介して出力される。また、この多相クロック信号のうち、ＣＬＫＩＰ〔０〕の信号がフィードバックされ、遅延回路２０７により所定量遅延された後位相比較器２０１に入力される。
【特許文献１】特開昭５６−６９９２９号公報
【特許文献２】特開平６−１７７７２３号公報
【特許文献３】特許第３５１２６７６号公報
【特許文献４】特開２００１−３３９２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述した先願のパルス幅変調回路によれば、パルス幅の変調を高速、高精度で行うことが可能となり、レーザビームブリンタに応用した場合にも印字階調等を好適に制御できる。ただし、複数のドラムを用いるレーザビームプリンタに用いる場合等には、ドラム間のばらつきを補正するため、パルス周波数の微調整が必要になる場合がある。
【００２２】
このような場合、先願の基準クロックと位相比較器２０１との間及び遅延回路２０７と位相比較器２０１との間に可変分周器を設けることにより、分周比を制御することにより出力バッファ２０６から出力される多相クロックの周波数を調整することも考えられる。
【００２３】
しかし、分周回路で周波数の微調整を行おうとすると、切替単位が１周期となるため、位相比較時のジッタ発生が懸念される。例え、多相出力と組み合わせて切替単位を小さく抑えたとしても、周波数の微調整を行うには、非常に高い分周比が必要となり、位相比較周波数低下によるジッタのカットオフ特性の低下とループ帯域の低下によるＰＬＬの応答性の悪化を招く。従って、高精度のＰＷＭ出力の基準周波数としては、適さない特性を示すことになる。
【００２４】
このようなことから、高精度が要求されるパルス幅変調回路や多相クロック生成回路において、周波数を微調整する機能の実現が望まれていた。
【課題を解決するための手段】
【００２５】
本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、前記多相クロック生成手段により生成された多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、前記多相クロック生成手段は、位相ロックループ回路を有し、前記多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するパルス幅変調回路である。このような構成によれば、多相クロック生成回路の生成する多相クロックのクロック周波数が変更可能となり、周波数の微調整を行うことが可能となる。
【００２６】
前記クロック選択回路は、前記多相クロック生成手段により生成された多相クロック信号から任意のクロック信号を選択する第１のセレクタと、前記第１のセレクタの選択したクロック信号と位相の異なるクロック信号を選択する第２のセレクタと、前記第１のセレクタの選択したクロック信号と前記第２のセレクタの選択したクロック信号に基づいて最終的な選択クロックを出力するゲート回路を設けてもよい。このようにすることにより、ハザードの発生を抑えることが可能となる。
【００２７】
さらに、本発明に係る多相クロック生成回路は、基準クロックと帰還クロックとを比較し比較結果に応じた位相差信号を出力する位相比較器と、前記位相差信号に基いて発振周波数を制御し多相クロック信号を生成する多相クロック生成部と、前記基準クロックの一定周期毎に前記多相クロック信号の中から前記帰還クロックを選択する演算を行い、前記演算結果に基づいて帰還クロックを切り替えるクロック選択回路を備えている。このような構成によれば、基準クロックの周波数を元に容易に多相クロックの周波数を微調整することができる。
【発明の効果】
【００２８】
本発明によれば、周波数の微調整を行うことが可能なパルス幅変調回路及び多相クロック生成回路を提供することができる。また、本発明によれば、多相クロックの周期とほぼ同じ周期で基準クロックと位相比較を行うことができるので、出力クロック、出力パルスの精度を保ったまま、周波数の微調整を行うことができる。
【発明を実施するための最良の形態】
【００２９】
発明の実施の形態１．
本発明にかかるパルス幅変調回路は、例えば、レーザ出力変調用に用いられる。図１に本発明の一実施形態にかかるパルス幅変調回路の全体回路構成を示す。このパルス幅変調回路の構成は、多相クロック生成回路１２以外は、図１４の先願発明のパルス幅変調回路とほぼ同じである。先願発明と同一の部分は、同一の符号を付し、説明は省略する。
【００３０】
多相クロック生成回路１２は、後述する周波数微調整機能が備わってる点で、先願発明の多相クロック生成回路２とは異なっている。しかし、多相クロック生成回路１２は、入力端子１より基準クロックが入力され、入力された基準クロックに基づいて多相クロック信号を生成し、同期位置検出回路３や多相クロック選択回路５に出力する点では、先願発明の多相クロック生成回路２と同様である。また、位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより多相クロック信号を生成している点も先願発明の多相クロック生成回路２と同様である。
【００３１】
以下、多相クロック生成回路１２の回路構成及び動作について、さらに詳細に説明する。
【００３２】
図２は一実施形態の多相クロック生成回路のブロック図である。この多相クロック生成回路の構成は、遅延回路２０７が、クロック選択回路１２０７に置き換わっていることを除いて、図１５の先願に開示された多相クロック生成回路とほぼ同一である。先願と同一の部分は、同一の符号を付し、説明は省略する。先願の多相クロック生成回路では、出力バツフア２０６から出力される多相クロック信号のうち、ＣＬＫＩＰ［０］信号のみが常にフィードバックされ、遅延回路２０７を介して位相比較器２０１に入力されていたのに対して、この実施形態では出力バツフア２０６から出力される２５６相の多相クロックがクロック選択回路１２０７に入力される。さらに、クロック選択回路１２０７に入力された２５６相のクロックのうち、選択された1つのクロックが位相比較回路２０１に入力される点で 先願とは異なっている。
【００３３】
クロック選択回路１２０７の構成について図３に示すブロック図を用いてより詳細に説明する。クロック選択回路１２０７は、出力バッファ２０６から入力した多相クロックから指定した相のクロックを選択し、選択したクロックに基づいて最終的なクロック信号を生成し、位相比較器１２０１に対して出力する。クロック選択回路１２０７は、デコーダ１２０８、１２１０、セレクタ１２０９、１２１１、ゲート回路１２１２、コントロール回路１２１３、加算器１２１４を備える。このうち、コントロール回路１２１３は、２５６相の多相クロックのうち、どの位相のクロックを選択クロックとして選択し、位相比較器２０１に帰還させるかを決定する。それ以外のデコーダ１２０８、１２１０、セレクタ１２０９、１２１１、ゲート回路１２１２、加算器１２１４は、選択クロックの切換時にハザードが生じないようにコントロール回路１２１３が決定した位相のクロックに選択クロックを切り替える。
【００３４】
コントロール回路１２１３は、基準クロック入力端子１から入力された基準クロックの一定周期毎に、外部から与えられた変調設定に従って次の選択クロックを決定するための演算を行い選択信号を生成する。選択信号は選択クロック１の立ち下がりに同期してデコーダ１２１０及び加算器１２１４に対して出力される。
【００３５】
デコーダ１２１０は、コントロール回路１２１３から入力した８ビットの信号を２５６ビットの信号へデコードする。セレクタ１２１１は、位相補間回路１２０５から入力した２５６相の多相クロックの信号のうちデコーダ１２１０から入力した値に該当する相のクロックの信号を選択し、選択クロック１としてゲート回路１２１２及びコントロール回路１２１３に対して出力する。
【００３６】
加算器１２１４は、コントロール回路１２１３から入力した選択信号を一定の値加算し、加算した結果をデコーダ１２０８に対して出力する。例えば、位相を９０度シフトする場合は、２５６×９０／３６０＝６４の値を加算する。
【００３７】
デコーダ１２０８は、加算器１２１４から入力した８ビットの信号を２５６ビットの信号へデコードする。セレクタ１２０９は、位相補間回路１２０５から入力した多相クロックの信号のうちデコーダ１２０８から入力した値に該当する相のクロックの信号を選択し、選択クロック２としてゲート回路１２１２に対して出力する。
【００３８】
ゲート回路１２１２は、セレクタ１２１１から入力した選択クロック１とセレクタ１２０９から入力した選択クロック２に基づいて最終的な選択クロックを出力する。ゲート回路１２１２は図４のような構成例が考えられる。
【００３９】
ゲート回路１２１２を図４に示す構成にした場合、選択クロック１、選択クロック２、最終的な選択クロックの関係は図５のタイミングチャートに示すようになる。この構成をにより周波数の微調整を行うことが可能である。また、同様の結果が得られる構成であればゲート回路１２１２の構成は図４の構成に限定されない。
【００４０】
このようにデコーダ及びセレクタを２つ有し、２つの選択クロックからゲート回路により最終的な選択クロックを出力する理由について説明する。図６は、クロック選択回路１２０７内で出力される各クロックを表すタイミングチャートである。
【００４１】
図６で、セレクタ１２１１より出力される選択クロックを「選択クロック１」から「切替先の選択クロック１」に切り替えるとする。コントロール回路１２１３により「選択クロック１」の立下りに同期してクロックの切替が行われるが、実際には回路の遅延時間があるので、セレクタ１２１１からは、「切替時の選択クロック１」の様な波形が出力される。また、切替時の瞬間、デコーダ１２１０の出力は不定になる。位相比較器２０１は、基準クロックの立ち上がり波形とクロック選択回路１２０７によって選択された帰還クロック（選択クロック）の立ち上がり波形を比較するので、この選択クロック切替時にハザードがあると誤動作の原因となる。したがって、このときに発生するハザードをマスクする必要が生じる。
【００４２】
そのため、コントロール回路１２１３から出力された選択信号に加算器１２１４により位相をシフトするための値を加算する。ここでは９０度シフトさせたが、ハザードをマスクすることのできる範囲であれば位相は９０度でなくてもよい。
【００４３】
位相を９０度シフトさせた選択クロックは、「選択クロック２」としてセレクタ１２０９より出力される。このときのクロックは図６の９０度シフトした選択クロック１に示される。
【００４４】
ゲート回路１２１２は、選択クロック１と選択クロック２を組み合わせ、選択クロック１から、クロック切替時にもハザードが生じることなく、かつ、位相比較に必要なクロックの立ち上がり部分を抽出する。そして、その立ち上がり部分が抽出された選択クロック１を位相比較器２０１に帰還される最終選択クロック（帰還クロック）として出力する。なお、選択クロック１が切り替わるとき、選択クロック２も加算器１２１４の演算遅延時間だけ遅れて切り替わる。選択クロック２が切り替わる瞬間のデコーダ１２０８の出力は不定となるが、選択クロック１の切り替わりから加算器１２１４の演算遅延時間だけ遅れて切り替わるので選択クロック１と選択クロック２が同時に不定となることはないので、ゲート回路１２１からハザードが出力されることはない。このようにして、切り替え時に発生するハザードをマスクすることが可能となる。
【００４５】
続いて、図７に示すブロック図を用いて、コントロール回路１２１３の構成について説明する。コントロール回路１２１３は、２分周回路１２１５、１２１６、ハイ／ロー検出回路１２１７、選択信号切替回路１２１８を備える。
【００４６】
２分周回路１２１５，１２１６は、基準クロック入力端子１から入力された基準クロックを４分周したクロックｑ１を生成する。ハイ／ロー検出回路１２１７は、クロックｑ１と選択クロック１から基準クロックの２周期毎に選択クロック１に同期したクロックｆｌａｇを選択信号切替回路１２１８に出力する。選択回路切替回路１２１８は、外部から入力される周波数可変極性データ及び周波数可変幅データに基き、ｆｌａｇ信号が入力するたびに周波数可変極性データのプラス、マイナスに従って現在の選択信号を示す基数に周波数可変幅データを加算または減算し、次の選択クロツクを決定する。なお、ここでは、周波数可変幅データは４ビットのデータである。なお、周波数可変幅データ、周波数可変極性データは、マイクロコンピュータ等により設定してもよい。
【００４７】
２分周回路１２１５は、基準クロック入力端子１から入力された基準クロックを入力し、入力した基準クロックを２分周したクロックを生成する。２分周回路１２１６は、基準クロックを２分周したクロックを入力しさらに２分周する。その結果、２分周回路１２１６は基準クロックを４分周したクロックが生成される。２分周回路１２１６は生成した４分周クロックをハイ／ロー検出回路１２１７に対して出力する。２分周回路１２１５、１２１６の回路構成は図８に示すようになる。また、このとき生成される２分周、４分周のクロックは図９に示すようになる。
【００４８】
ハイ／ロー検出回路１２１７は、選択クロック１及び２分周回路１２１５、１２１６により生成された４分周回路を入力し、フラグ信号を生成する。ハイ／ロー検出回路１２１７の回路構成は図１０に示すようになる。選択信号切替回路１２１８は入力した選択クロック１、フラグ信号、周波数可変極性及び周波数可変幅に基づいて選択信号を生成する。選択信号切替回路１２１７は、生成した選択信号はデコーダ１２１０及び加算器１２１４に対して出力する。
【００４９】
図１１は、ハイ／ロー検出回路１２１７に入出力される信号を示すタイミングチャートである。図１１に示すｑ１は、入力される４分周クロックを、ＣＬＫＩＰは、入力される選択クロック１を、ｆｌａｇは、出力されるフラグ信号を示す。ハイ／ロー検出回路１２１７は、フラグ信号を選択信号切替回路１２１８に対して出力する。
【００５０】
選択信号切替回路１２１８は選択クロック１、フラグ信号、周波数可変極性及び周波数可変幅を入力する。入力したフラグ信号がＨｉの間に選択クロック１が立下るタイミングで相の切替を行う。このときの切り替える幅は入力した周波数可変幅により決定される。ここでは周波数可変幅を４ビットにしているので、最大１６相まで切替を行うことが可能となる。また、周波数可変極性により切替の正負を設定することも可能である。
【００５１】
図１２は、ハイ／ロー検出回路１２１７に入出力される信号と選択信号切替回路１２１８から出力される選択信号の関係を示すタイミングチャートである。図１２の最下段に記された数字が選択信号を示す。周波数可変幅が１１の場合、選択信号は、フラグ信号がＨｉの間に選択クロック１が立下るタイミングで０から１１へ、１１から２２へと相が切り替わる。
【００５２】
次に、コントロール回路１２１３のさらに詳細な回路の構成を説明する。図１６は、コントロール回路１２１３の具体的な回路図である。ここで、フリップフロップＦＦ１、ＦＦ２は、それぞれ図７の２分周回路１２１５，１２１６に、フリップフロップＦＦ３、ＦＦ４とエクスクルーシブオアゲートＥＸはハイ／ロー検出回路１２１７に、フリップフロップＦＦ５、加減算器ＡＬＵ、セレクタＳＥＬ、フリップフロップＦＦ６は選択信号切替回路１２１８に相当する。ここで、ＦＦ６には、現在の選択クロックの番号が格納されており、Ｆｌａｇ信号が入力されるたびにこのＦＦ６に格納された値に周波数可変幅設定データＳを「周波数可変極性」のプラスマイナスに従って、ＡＬＵで加算または減算を行い、その演算結果を再びＦＦ６に格納する。セレクタＳＥＬは、ｆｌａｇ信号がハイレベルのとき、Ｄ１入力を、ｆｌａｇ信号がローレベルのときＤ０入力をＦＦ６へ出力する。
【００５３】
次に、図１６の回路動作をタイミングチャート図１７を用いて説明する。最初ＦＦ６には、現在のクロック選択番号値Ｃ（８ビットデータ）が格納されているとする。最初の基準クロック２分周信号ＦＦ１出力の立ち上がりで、外部から設定された周波数可変幅設定データＳ（４ビット）は、ＦＦ５にラッチされる。するとＡＬＵでは、周波数可変極性データの正負（０または１）に従って、クロック選択番号値Ｃに周波数可変幅設定データＳが加算、減算される。ここでは、周波数可変極性データ正の値０を示しているものとするとＡＬＵからはＣ＋Ｓの値が出力される。次に、ｆｌａｇ信号がハイレベルになるとセレクタＳＥＬは、そのＣ＋Ｓの値をＦＦ６に出力する。ＦＦ６は、選択クロック１の立下りでその値をラッチし、クロック選択番号は、ＣからＣ＋Ｓに更新される。以下、同様に、ｆｌａｇがハイレベルのとき、選択クロック１がたち下がるとそのたびに選択クロック番号はＳづつ加算されていく。なお、ＡＬＵはオーバーフロー、アンダーフローを無視して加算減算を行うので、ＦＦ６には、加算減算結果を２５６で除した余の数が選択クロック番号として格納されることになる。
【００５４】
このような構成により、本発明にかかるパルス幅変調回路は、多相クロック生成回路が周波数を変更することが可能となり、その結果周波数の微調整を行うことが可能となる。
【００５５】
発明の実施の形態２．
上述の例では、コントロール回路の切替サイクルが２、周波数可変幅設定が４ビットであったが、これを図１３に示すような構成にしてもよい。図１３の構成では、切替サイクル２、周波数可変幅が４ビット、８ビットの組み合わせとなる。
【００５６】
図１３に示すコントロール回路は、２分周回路１２１９、１２２０、ハイ／ロー検出回路１２２１、選択信号切替回路１２２２、カウンタ１２２３、比較回路１２２４を備える。２分周回路１２１９、１２２０、ハイ／ロー検出回路１２２１の処理は発明の実施の形態１と同様であり、ここでは説明を省略する。
【００５７】
カウンタ１２２３は、２分周回路１２１９からのクロック信号の入力に応じてカウントを行う。カウンタ１２２３はカウントした値を比較回路１２２４に対して出力する。
【００５８】
比較回路１２２４は、カウンタ１２２３から入力した値と予め定められた微調幅の値を比較し、大小の判定結果により、選択信号切替回路１２２２に対して粗調幅を＋１、または−１する制御を行う。
【００５９】
選択信号切替回路１２２２は、周波数可変極性、粗調幅に応じて選択信号を出力する。図１３の粗調幅は、比較回路１２２４の比較結果により＋１、または−１される場合がある点で発明の実施の形態１における周波数可変幅とは異なっている。
【００６０】
次に、実施の形態２のコントロール回路の詳細の構成と動作を回路図図１８とタイミングチャート図１９を用いて説明する。説明が冗長になるのを避けるため、実施の形態１と同一の回路については、説明を省略する。図１８は、図１６と比べて、８ビットのカウンタＣＮＴ（図１３の１２２３）、比較回路ＣＭＰ（図１３の１２２４）、４ビットの粗調整幅設定値にＣＭＰの比較結果により１または０を加減算する補助加減算器ＡＬＵ２をさらに備えている。
【００６１】
カウンタＣＮＴは、選択信号を切り替える毎に一つずつカウントアップする８ビットのカウンタである。具体的には基準クロックの２分周信号をカウントする。カウンタＣＮＴはオーバーフローした場合、ゼロに戻ってカウンタを続行する。
比較回路ＣＭＰは、８ビットの微調幅設定値とカウンタの計数値を比較し、微調幅設定値Ａ>カウンタの計数値Ｂのとき１を出力し、微調幅設定値Ａ＝<カウンタの計数値Ｂのとき０を出力する。
【００６２】
補助加減算器ＡＬＵ２は、周波数可変極性データにより、ＦＦ５が出力する粗調幅設定値に比較回路ＣＭＰの出力を加減算する。結果として、カウンタＣＮＴのカウント値が微調幅設定値より小さいときは、Ｆｌａｇ信号の入力がある毎に選択信号を粗調幅設定値Ｓ+１だけ加算または、Ｓ−１だけ減算して更新し、カウンタＣＮＴのカウント値が微調幅設定値に等しいかより大きいときは、Ｓだけ加減算して選択信号を更新することになる。
【００６３】
このようにすることにより、粗調により、広い周波数の調整範囲を確保しつつ、微調により、より微細な周波数の調整を行うことができる。なお、比較回路ＣＭＰに外部から与えられる8ビットの微調幅設定値についても、マイクロコンピュータ等により設定することができる。
【００６４】
その他の発明の実施の形態．
上述の例では、多相クロック生成回路は位相補間回路により多相クロックを生成したが、補間以外の手段により多相クロックを生成するようにしてもよい。また、上述した実施の形態では、基準クロックの２周期毎に選択クロックを更新する例を示したが、ハイロー検出回路１２１７、１２２１、カウンタ１２２３に入力されるクロックを基準クロックから分周する回路の分周比を変えることにより、基準クロックの任意の周期毎に選択クロックを更新する構成とすることができる。さらに、ここの分周回路自体をプログラマブルな分周回路として、これも周波数可変幅データ、周波数可変極性と同様にマイクロコンピュータ等により設定するようにしてもよい。さらに、本発明による多相クロック生成回路は、外部に出力するクロックの相数は必要な相数のクロックだけ出力すればよく、１相しか必要なければ１相のクロックを出力するものであってもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態にかかるパルス幅変調回路の全体を示すブロック図である。
【図２】本発明の一実施形態にかかる多相クロック生成回路を示すブロック図である。
【図３】本発明の一実施形態にかかるクロック選択回路の構成を示すブロック図である。
【図４】本発明の一実施形態にかかるゲート回路の例を示す図である。
【図５】本発明の一実施形態にかかるゲート回路の入出力クロックの例を示すタイミングチャートである。
【図６】本発明の一実施形態にかかるクロック選択回路の入出力クロックの例を示すタイミングチャートである。
【図７】本発明の一実施形態にかかるコントロール回路の構成を示すブロック図である。
【図８】本発明の一実施形態にかかる２分周回路の構成を示すブロック図である。
【図９】本発明の一実施形態にかかる２分周回路の入出力クロックの例を示すタイミングチャートである。
【図１０】本発明の一実施形態にかかるハイ／ロー選択回路の構成を示すブロック図である。
【図１１】本発明の一実施形態にかかるコントロール回路の入出力クロックの例を示すタイミングチャートである。
【図１２】本発明の一実施形態にかかるコントロール回路の入出力クロックの例を示すタイミングチャートである。
【図１３】本発明の実施の形態２にかかるコントロール回路の構成を示すブロック図である。
【図１４】先願におけるパルス幅変調回路の全体を示すブロック図である。
【図１５】先願における多相クロック生成回路を示すブロック図である。
【図１６】本発明の一実施形態のコントロール回路の回路図である。
【図１７】本発明の一実施形態のコントロール回路のタイミングチャートである。
【図１８】本発明の実施の形態２のコントロール回路の回路図である。
【図１９】本発明の実施の形態２のコントロール回路のタイミングチャートである。
【符号の説明】
【００６６】
１ 基準クロック入力端子
２ 多相クロック生成回路
３ 同期位置検出回路
４ ディジタルパルスデータ信号処理回路
５ 多相クロック選択回路
６ パルス幅変調信号生成回路
７ ディジタルパルスデータ入力端子
８ 出力端子
１２ 多相クロック生成回路
２０１ 位相比較器
２０２ チャージポンプ回路
２０３ フィルタ
２０４ ＶＣＯ回路
２０５ 位相補間回路
２０６ 出力バッファ
２０７ 遅延回路
１２０７ クロック選択回路
１２０８ デコーダ
１２０９ セレクタ
１２１０ デコーダ
１２１１ セレクタ
１２１２ ゲート回路
１２１３ コントロール回路
１２１４ 加算器
１２１５ ２分周回路
１２１６ ２周回路
１２１７ 選択信号切替回路
１２１９ ２分周回路
１２２０ ２分周回路
１２２１ ハイ／ロー検出回路
１２２２ 選択信号切替回路
１２２３ カウンタ
１２２４ 比較回路
【技術分野】
【０００１】
本発明は、入力データに基づいてパルス幅の変調を行なうパルス幅変調回路に関する。また、本発明は、このパルス幅変調回路に用いることのできる多相クロック生成回路に関する。
【背景技術】
【０００２】
近年、解像度の高さ、静音性、高速性からレーザが搭載されたレーザビームプリンタ（ＬＢＰ）やデジタルコピー機が広く普及している。これらの機器における印字階調の制御には、主にパルス幅変調（ＰＷＭ：Pulse Width Modulation）方式が用いられている。ここで、パルス幅変調方式とは、印字する１ドットごとにその階調（すなわち濃淡）をパルスのＨ幅で制御するものである。
【０００３】
従来のパルス幅変調回路には、大きく分けてカウンタ方式とディレイ方式の２つの方式がある。カウンタ方式は、例えば、特許文献１に開示されている。このカウンタ方式では、基準クロックをカウンタ回路によりカウントし、そのカウント値とディジタルパルスデータ値、即ち入力データとをコンパレータにより比較し、比較の結果、両者が一致したときにパルス幅変調出力、即ちＰＷＭ出力を変化させている。
【０００４】
ディレイ方式は、例えば、特許文献２に開示されている。このディレイ方式では、基準クロックをディレイ回路に入力し、当該ディレイ回路より出力された複数の遅延信号からディジタルパルスデータ値に対応したものを選択し、ＰＷＭ出力を変化させている。
【０００５】
しかしながら、従来のパルス幅変調回路に用いられているカウンタ方式やディレイ方式によれば、高速、高精度の動作が困難であり、低コスト化に不向きであるという問題がある。
【０００６】
例えば、１００ＭＨｚ、８ビット分解能のＰＷＭパルスを生成しようとした場合を想定する。この場合、分解能は、時間換算すると、１ｓ／１００ＭＨｚ／２８＝４０ｐｓとなる。これは、カウンタ方式であれば、クロック周期ｔＣＫ＝４０ｐｓ以下で動作するカウンタ回路が必要であることを意味する。また、ディレイ方式であれば、ディレイ回路を構成するセル１段当りの遅延時間が４０ｐｓ以下でなければならないことを意味する。従って、現状のＣＭＯＳテクノロジーでこのような性能を実現することは困難である。
【０００７】
他方、インターリーブ処理を行なうことで、４０ｐｓの制約を緩和することは可能だが、この場合にはインターリーブの分割数が多くなり（１６〜３２段）、回路規模の増大や各段の相対バラツキ等、新たな問題が発生する。
【０００８】
そこで、このような問題を解決するために、本件出願人は特願２００４−１９６３５４において多相クロック信号を利用したパルス幅変調回路を提案した。このパルス幅変調回路について簡単に説明する。
【０００９】
図１４は、先願にかかるパルス幅変調回路の全体を示すブロック図である。当該パルス幅変調回路は、多相クロック生成回路２、同期位置検出回路３、ディジタルパルスデータ信号処理回路４、多相クロック（ＣＬＫ）選択回路５、パルス幅変調信号生成回路６を備えている。
【００１０】
多相クロック生成回路２には、入力端子１より基準クロックが入力される。当該多相クロック生成回路２は、入力された基準クロックに基づいて多相クロック信号を生成し、同期位置検出回路３や多相クロック選択回路５に出力する。当該多相クロック生成回路２は、位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより多相クロック信号を生成している。多相クロック信号は、８ビットの分解能の場合には、２５６（＝２８）相のクロックを含んでいる。
【００１１】
同期位置検出回路３には、多相クロック生成回路２から出力された多相クロック信号と、基準信号である水平同期信号がそれぞれ入力される。当該同期位置検出回路３は、水平同期信号が多相クロック信号中のどのクロックに同期しているかを検出する。同期位置の検出結果を示す同期位置検出信号は、ディジタルパルスデータ信号処理回路４及び多相クロック選択回路５に出力される。
【００１２】
ディジタルパルスデータ信号処理回路４には、入力データであるディジタルパルスデータと、同期位置検出回路３から出力された同期位置検出信号が入力される。ディジタルパルスデータ信号処理回路４は、水平同期信号と、ＰＷＭパルスの同期を取るため、入力されたディジタルパルスデータを同期位置検出結果に応じてＰＷＭパルスの立ち上がり情報、立ち下がり情報に変換する。立ち上がり情報及び立ち下がり情報を含む信号は、多相クロック選択回路５に出力される。
【００１３】
多相クロック選択回路５には、多相クロック生成回路２から出力された多相クロック信号と、同期位置検出回路３から出力された同期位置検出信号と、ディジタルパルスデータ信号処理回路４から出力された立ち上がり情報及び立ち下がり情報を含む信号が入力される。多相クロック選択回路５は、立ち上がり情報及び立ち下がり情報に応じて、多相クロック信号に含まれる信号の中から、任意のクロックを選択する。選択されたクロック、即ち選択クロック信号は、パルス幅変調信号生成回路６に出力される。
【００１４】
パルス幅変調信号生成回路６は、多相クロック選択回路５より選択クロック信号が入力される。パルス幅変調信号生成回路６は、当該選択クロック信号に基づいてパルス幅変調信号（ＰＷＭパルス）を生成する。このパルス幅変調信号は、例えば、レーザ出力を変調するための信号である。
【００１５】
図１５は、多相クロック生成回路２の具体的な回路構成例を示す。多相クロック生成回路２では、多相クロック信号を生成する手段として、位相ロックループ（ＰＬＬ）回路と、位相補間回路の組み合わせを用いている。先願ではＰＬＬ回路の発振器のみで２５６相のクロックを生成すると高速化が困難になり、また位相補間回路のみで２５６相のクロックを生成すると面積増大及び製造ばらつきによる精度劣化につながることから、双方を組み合わせる構成を採用した。
【００１６】
当該多相クロック生成回路２は、図１５に示されるように、位相比較器２０１、チャージポンプ回路２０２、フィルタ２０３、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）回路２０４、位相補間回路２０５、出力バッファ２０６及び遅延回路２０７を備えている。
【００１７】
位相比較器２０１は、基準クロックが入力され、その基準クロックの立ち上がり波形と遅延回路２０７を介して入力された帰還クロックの立ち上がり波形との位相比較処理を行ない、位相差のパルス情報を生成する。チャージポンプ回路２０２は、当該位相比較器２０１により生成された位相差のパルス情報を電流情報に変換する。
【００１８】
チャージポンプ回路２０２から出力された信号はフィルタ２０３によってフィルタリングされ、ＶＣＯ回路２０４に出力される。ＶＣＯ回路２０４は、入力信号に応じて、発振周波数が変化し、中間クロック信号を生成する。この例では、３２相の中間クロック信号を生成する。ＶＣＯ回路２０４は、差動増幅器が３２段直列に接続され、最終段の出力が反転されて初段に入力されるリングオシレータからなる。この３２段に直列接続された差動増幅器の各段の出力が３２相の中間クロック信号となる。なお、ＶＣＯ回路２０４として特許文献３記載のリングオシレータを用いることもできる。
【００１９】
ＶＣＯ回路２０４において生成された中間クロック信号は、位相補間回路２０５に入力される。位相補間回路２０５は、当該中間クロック信号をさらに多相化し、多相クロック信号を生成する。この例では、３２相の中間クロック信号を６４相のクロック信号へ、当該６４相のクロック信号から１２８相のクロック信号へ、さらに当該１２８相のクロック信号から２５６相のクロック信号ＣＬＫＩＰ〔０〕〜ＣＬＫＩＰ〔２５５〕へと順に多相化する。なお、位相補間回路２０５として、特許文献４記載のタイミング差分割回路を用いることもできる。
【００２０】
２５６相に多相化された多相クロック信号は、出力バッファ２０６を介して出力される。また、この多相クロック信号のうち、ＣＬＫＩＰ〔０〕の信号がフィードバックされ、遅延回路２０７により所定量遅延された後位相比較器２０１に入力される。
【特許文献１】特開昭５６−６９９２９号公報
【特許文献２】特開平６−１７７７２３号公報
【特許文献３】特許第３５１２６７６号公報
【特許文献４】特開２００１−３３９２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述した先願のパルス幅変調回路によれば、パルス幅の変調を高速、高精度で行うことが可能となり、レーザビームブリンタに応用した場合にも印字階調等を好適に制御できる。ただし、複数のドラムを用いるレーザビームプリンタに用いる場合等には、ドラム間のばらつきを補正するため、パルス周波数の微調整が必要になる場合がある。
【００２２】
このような場合、先願の基準クロックと位相比較器２０１との間及び遅延回路２０７と位相比較器２０１との間に可変分周器を設けることにより、分周比を制御することにより出力バッファ２０６から出力される多相クロックの周波数を調整することも考えられる。
【００２３】
しかし、分周回路で周波数の微調整を行おうとすると、切替単位が１周期となるため、位相比較時のジッタ発生が懸念される。例え、多相出力と組み合わせて切替単位を小さく抑えたとしても、周波数の微調整を行うには、非常に高い分周比が必要となり、位相比較周波数低下によるジッタのカットオフ特性の低下とループ帯域の低下によるＰＬＬの応答性の悪化を招く。従って、高精度のＰＷＭ出力の基準周波数としては、適さない特性を示すことになる。
【００２４】
このようなことから、高精度が要求されるパルス幅変調回路や多相クロック生成回路において、周波数を微調整する機能の実現が望まれていた。
【課題を解決するための手段】
【００２５】
本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、前記多相クロック生成手段により生成された多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、前記多相クロック生成手段は、位相ロックループ回路を有し、前記多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するパルス幅変調回路である。このような構成によれば、多相クロック生成回路の生成する多相クロックのクロック周波数が変更可能となり、周波数の微調整を行うことが可能となる。
【００２６】
前記クロック選択回路は、前記多相クロック生成手段により生成された多相クロック信号から任意のクロック信号を選択する第１のセレクタと、前記第１のセレクタの選択したクロック信号と位相の異なるクロック信号を選択する第２のセレクタと、前記第１のセレクタの選択したクロック信号と前記第２のセレクタの選択したクロック信号に基づいて最終的な選択クロックを出力するゲート回路を設けてもよい。このようにすることにより、ハザードの発生を抑えることが可能となる。
【００２７】
さらに、本発明に係る多相クロック生成回路は、基準クロックと帰還クロックとを比較し比較結果に応じた位相差信号を出力する位相比較器と、前記位相差信号に基いて発振周波数を制御し多相クロック信号を生成する多相クロック生成部と、前記基準クロックの一定周期毎に前記多相クロック信号の中から前記帰還クロックを選択する演算を行い、前記演算結果に基づいて帰還クロックを切り替えるクロック選択回路を備えている。このような構成によれば、基準クロックの周波数を元に容易に多相クロックの周波数を微調整することができる。
【発明の効果】
【００２８】
本発明によれば、周波数の微調整を行うことが可能なパルス幅変調回路及び多相クロック生成回路を提供することができる。また、本発明によれば、多相クロックの周期とほぼ同じ周期で基準クロックと位相比較を行うことができるので、出力クロック、出力パルスの精度を保ったまま、周波数の微調整を行うことができる。
【発明を実施するための最良の形態】
【００２９】
発明の実施の形態１．
本発明にかかるパルス幅変調回路は、例えば、レーザ出力変調用に用いられる。図１に本発明の一実施形態にかかるパルス幅変調回路の全体回路構成を示す。このパルス幅変調回路の構成は、多相クロック生成回路１２以外は、図１４の先願発明のパルス幅変調回路とほぼ同じである。先願発明と同一の部分は、同一の符号を付し、説明は省略する。
【００３０】
多相クロック生成回路１２は、後述する周波数微調整機能が備わってる点で、先願発明の多相クロック生成回路２とは異なっている。しかし、多相クロック生成回路１２は、入力端子１より基準クロックが入力され、入力された基準クロックに基づいて多相クロック信号を生成し、同期位置検出回路３や多相クロック選択回路５に出力する点では、先願発明の多相クロック生成回路２と同様である。また、位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより多相クロック信号を生成している点も先願発明の多相クロック生成回路２と同様である。
【００３１】
以下、多相クロック生成回路１２の回路構成及び動作について、さらに詳細に説明する。
【００３２】
図２は一実施形態の多相クロック生成回路のブロック図である。この多相クロック生成回路の構成は、遅延回路２０７が、クロック選択回路１２０７に置き換わっていることを除いて、図１５の先願に開示された多相クロック生成回路とほぼ同一である。先願と同一の部分は、同一の符号を付し、説明は省略する。先願の多相クロック生成回路では、出力バツフア２０６から出力される多相クロック信号のうち、ＣＬＫＩＰ［０］信号のみが常にフィードバックされ、遅延回路２０７を介して位相比較器２０１に入力されていたのに対して、この実施形態では出力バツフア２０６から出力される２５６相の多相クロックがクロック選択回路１２０７に入力される。さらに、クロック選択回路１２０７に入力された２５６相のクロックのうち、選択された1つのクロックが位相比較回路２０１に入力される点で 先願とは異なっている。
【００３３】
クロック選択回路１２０７の構成について図３に示すブロック図を用いてより詳細に説明する。クロック選択回路１２０７は、出力バッファ２０６から入力した多相クロックから指定した相のクロックを選択し、選択したクロックに基づいて最終的なクロック信号を生成し、位相比較器１２０１に対して出力する。クロック選択回路１２０７は、デコーダ１２０８、１２１０、セレクタ１２０９、１２１１、ゲート回路１２１２、コントロール回路１２１３、加算器１２１４を備える。このうち、コントロール回路１２１３は、２５６相の多相クロックのうち、どの位相のクロックを選択クロックとして選択し、位相比較器２０１に帰還させるかを決定する。それ以外のデコーダ１２０８、１２１０、セレクタ１２０９、１２１１、ゲート回路１２１２、加算器１２１４は、選択クロックの切換時にハザードが生じないようにコントロール回路１２１３が決定した位相のクロックに選択クロックを切り替える。
【００３４】
コントロール回路１２１３は、基準クロック入力端子１から入力された基準クロックの一定周期毎に、外部から与えられた変調設定に従って次の選択クロックを決定するための演算を行い選択信号を生成する。選択信号は選択クロック１の立ち下がりに同期してデコーダ１２１０及び加算器１２１４に対して出力される。
【００３５】
デコーダ１２１０は、コントロール回路１２１３から入力した８ビットの信号を２５６ビットの信号へデコードする。セレクタ１２１１は、位相補間回路１２０５から入力した２５６相の多相クロックの信号のうちデコーダ１２１０から入力した値に該当する相のクロックの信号を選択し、選択クロック１としてゲート回路１２１２及びコントロール回路１２１３に対して出力する。
【００３６】
加算器１２１４は、コントロール回路１２１３から入力した選択信号を一定の値加算し、加算した結果をデコーダ１２０８に対して出力する。例えば、位相を９０度シフトする場合は、２５６×９０／３６０＝６４の値を加算する。
【００３７】
デコーダ１２０８は、加算器１２１４から入力した８ビットの信号を２５６ビットの信号へデコードする。セレクタ１２０９は、位相補間回路１２０５から入力した多相クロックの信号のうちデコーダ１２０８から入力した値に該当する相のクロックの信号を選択し、選択クロック２としてゲート回路１２１２に対して出力する。
【００３８】
ゲート回路１２１２は、セレクタ１２１１から入力した選択クロック１とセレクタ１２０９から入力した選択クロック２に基づいて最終的な選択クロックを出力する。ゲート回路１２１２は図４のような構成例が考えられる。
【００３９】
ゲート回路１２１２を図４に示す構成にした場合、選択クロック１、選択クロック２、最終的な選択クロックの関係は図５のタイミングチャートに示すようになる。この構成をにより周波数の微調整を行うことが可能である。また、同様の結果が得られる構成であればゲート回路１２１２の構成は図４の構成に限定されない。
【００４０】
このようにデコーダ及びセレクタを２つ有し、２つの選択クロックからゲート回路により最終的な選択クロックを出力する理由について説明する。図６は、クロック選択回路１２０７内で出力される各クロックを表すタイミングチャートである。
【００４１】
図６で、セレクタ１２１１より出力される選択クロックを「選択クロック１」から「切替先の選択クロック１」に切り替えるとする。コントロール回路１２１３により「選択クロック１」の立下りに同期してクロックの切替が行われるが、実際には回路の遅延時間があるので、セレクタ１２１１からは、「切替時の選択クロック１」の様な波形が出力される。また、切替時の瞬間、デコーダ１２１０の出力は不定になる。位相比較器２０１は、基準クロックの立ち上がり波形とクロック選択回路１２０７によって選択された帰還クロック（選択クロック）の立ち上がり波形を比較するので、この選択クロック切替時にハザードがあると誤動作の原因となる。したがって、このときに発生するハザードをマスクする必要が生じる。
【００４２】
そのため、コントロール回路１２１３から出力された選択信号に加算器１２１４により位相をシフトするための値を加算する。ここでは９０度シフトさせたが、ハザードをマスクすることのできる範囲であれば位相は９０度でなくてもよい。
【００４３】
位相を９０度シフトさせた選択クロックは、「選択クロック２」としてセレクタ１２０９より出力される。このときのクロックは図６の９０度シフトした選択クロック１に示される。
【００４４】
ゲート回路１２１２は、選択クロック１と選択クロック２を組み合わせ、選択クロック１から、クロック切替時にもハザードが生じることなく、かつ、位相比較に必要なクロックの立ち上がり部分を抽出する。そして、その立ち上がり部分が抽出された選択クロック１を位相比較器２０１に帰還される最終選択クロック（帰還クロック）として出力する。なお、選択クロック１が切り替わるとき、選択クロック２も加算器１２１４の演算遅延時間だけ遅れて切り替わる。選択クロック２が切り替わる瞬間のデコーダ１２０８の出力は不定となるが、選択クロック１の切り替わりから加算器１２１４の演算遅延時間だけ遅れて切り替わるので選択クロック１と選択クロック２が同時に不定となることはないので、ゲート回路１２１からハザードが出力されることはない。このようにして、切り替え時に発生するハザードをマスクすることが可能となる。
【００４５】
続いて、図７に示すブロック図を用いて、コントロール回路１２１３の構成について説明する。コントロール回路１２１３は、２分周回路１２１５、１２１６、ハイ／ロー検出回路１２１７、選択信号切替回路１２１８を備える。
【００４６】
２分周回路１２１５，１２１６は、基準クロック入力端子１から入力された基準クロックを４分周したクロックｑ１を生成する。ハイ／ロー検出回路１２１７は、クロックｑ１と選択クロック１から基準クロックの２周期毎に選択クロック１に同期したクロックｆｌａｇを選択信号切替回路１２１８に出力する。選択回路切替回路１２１８は、外部から入力される周波数可変極性データ及び周波数可変幅データに基き、ｆｌａｇ信号が入力するたびに周波数可変極性データのプラス、マイナスに従って現在の選択信号を示す基数に周波数可変幅データを加算または減算し、次の選択クロツクを決定する。なお、ここでは、周波数可変幅データは４ビットのデータである。なお、周波数可変幅データ、周波数可変極性データは、マイクロコンピュータ等により設定してもよい。
【００４７】
２分周回路１２１５は、基準クロック入力端子１から入力された基準クロックを入力し、入力した基準クロックを２分周したクロックを生成する。２分周回路１２１６は、基準クロックを２分周したクロックを入力しさらに２分周する。その結果、２分周回路１２１６は基準クロックを４分周したクロックが生成される。２分周回路１２１６は生成した４分周クロックをハイ／ロー検出回路１２１７に対して出力する。２分周回路１２１５、１２１６の回路構成は図８に示すようになる。また、このとき生成される２分周、４分周のクロックは図９に示すようになる。
【００４８】
ハイ／ロー検出回路１２１７は、選択クロック１及び２分周回路１２１５、１２１６により生成された４分周回路を入力し、フラグ信号を生成する。ハイ／ロー検出回路１２１７の回路構成は図１０に示すようになる。選択信号切替回路１２１８は入力した選択クロック１、フラグ信号、周波数可変極性及び周波数可変幅に基づいて選択信号を生成する。選択信号切替回路１２１７は、生成した選択信号はデコーダ１２１０及び加算器１２１４に対して出力する。
【００４９】
図１１は、ハイ／ロー検出回路１２１７に入出力される信号を示すタイミングチャートである。図１１に示すｑ１は、入力される４分周クロックを、ＣＬＫＩＰは、入力される選択クロック１を、ｆｌａｇは、出力されるフラグ信号を示す。ハイ／ロー検出回路１２１７は、フラグ信号を選択信号切替回路１２１８に対して出力する。
【００５０】
選択信号切替回路１２１８は選択クロック１、フラグ信号、周波数可変極性及び周波数可変幅を入力する。入力したフラグ信号がＨｉの間に選択クロック１が立下るタイミングで相の切替を行う。このときの切り替える幅は入力した周波数可変幅により決定される。ここでは周波数可変幅を４ビットにしているので、最大１６相まで切替を行うことが可能となる。また、周波数可変極性により切替の正負を設定することも可能である。
【００５１】
図１２は、ハイ／ロー検出回路１２１７に入出力される信号と選択信号切替回路１２１８から出力される選択信号の関係を示すタイミングチャートである。図１２の最下段に記された数字が選択信号を示す。周波数可変幅が１１の場合、選択信号は、フラグ信号がＨｉの間に選択クロック１が立下るタイミングで０から１１へ、１１から２２へと相が切り替わる。
【００５２】
次に、コントロール回路１２１３のさらに詳細な回路の構成を説明する。図１６は、コントロール回路１２１３の具体的な回路図である。ここで、フリップフロップＦＦ１、ＦＦ２は、それぞれ図７の２分周回路１２１５，１２１６に、フリップフロップＦＦ３、ＦＦ４とエクスクルーシブオアゲートＥＸはハイ／ロー検出回路１２１７に、フリップフロップＦＦ５、加減算器ＡＬＵ、セレクタＳＥＬ、フリップフロップＦＦ６は選択信号切替回路１２１８に相当する。ここで、ＦＦ６には、現在の選択クロックの番号が格納されており、Ｆｌａｇ信号が入力されるたびにこのＦＦ６に格納された値に周波数可変幅設定データＳを「周波数可変極性」のプラスマイナスに従って、ＡＬＵで加算または減算を行い、その演算結果を再びＦＦ６に格納する。セレクタＳＥＬは、ｆｌａｇ信号がハイレベルのとき、Ｄ１入力を、ｆｌａｇ信号がローレベルのときＤ０入力をＦＦ６へ出力する。
【００５３】
次に、図１６の回路動作をタイミングチャート図１７を用いて説明する。最初ＦＦ６には、現在のクロック選択番号値Ｃ（８ビットデータ）が格納されているとする。最初の基準クロック２分周信号ＦＦ１出力の立ち上がりで、外部から設定された周波数可変幅設定データＳ（４ビット）は、ＦＦ５にラッチされる。するとＡＬＵでは、周波数可変極性データの正負（０または１）に従って、クロック選択番号値Ｃに周波数可変幅設定データＳが加算、減算される。ここでは、周波数可変極性データ正の値０を示しているものとするとＡＬＵからはＣ＋Ｓの値が出力される。次に、ｆｌａｇ信号がハイレベルになるとセレクタＳＥＬは、そのＣ＋Ｓの値をＦＦ６に出力する。ＦＦ６は、選択クロック１の立下りでその値をラッチし、クロック選択番号は、ＣからＣ＋Ｓに更新される。以下、同様に、ｆｌａｇがハイレベルのとき、選択クロック１がたち下がるとそのたびに選択クロック番号はＳづつ加算されていく。なお、ＡＬＵはオーバーフロー、アンダーフローを無視して加算減算を行うので、ＦＦ６には、加算減算結果を２５６で除した余の数が選択クロック番号として格納されることになる。
【００５４】
このような構成により、本発明にかかるパルス幅変調回路は、多相クロック生成回路が周波数を変更することが可能となり、その結果周波数の微調整を行うことが可能となる。
【００５５】
発明の実施の形態２．
上述の例では、コントロール回路の切替サイクルが２、周波数可変幅設定が４ビットであったが、これを図１３に示すような構成にしてもよい。図１３の構成では、切替サイクル２、周波数可変幅が４ビット、８ビットの組み合わせとなる。
【００５６】
図１３に示すコントロール回路は、２分周回路１２１９、１２２０、ハイ／ロー検出回路１２２１、選択信号切替回路１２２２、カウンタ１２２３、比較回路１２２４を備える。２分周回路１２１９、１２２０、ハイ／ロー検出回路１２２１の処理は発明の実施の形態１と同様であり、ここでは説明を省略する。
【００５７】
カウンタ１２２３は、２分周回路１２１９からのクロック信号の入力に応じてカウントを行う。カウンタ１２２３はカウントした値を比較回路１２２４に対して出力する。
【００５８】
比較回路１２２４は、カウンタ１２２３から入力した値と予め定められた微調幅の値を比較し、大小の判定結果により、選択信号切替回路１２２２に対して粗調幅を＋１、または−１する制御を行う。
【００５９】
選択信号切替回路１２２２は、周波数可変極性、粗調幅に応じて選択信号を出力する。図１３の粗調幅は、比較回路１２２４の比較結果により＋１、または−１される場合がある点で発明の実施の形態１における周波数可変幅とは異なっている。
【００６０】
次に、実施の形態２のコントロール回路の詳細の構成と動作を回路図図１８とタイミングチャート図１９を用いて説明する。説明が冗長になるのを避けるため、実施の形態１と同一の回路については、説明を省略する。図１８は、図１６と比べて、８ビットのカウンタＣＮＴ（図１３の１２２３）、比較回路ＣＭＰ（図１３の１２２４）、４ビットの粗調整幅設定値にＣＭＰの比較結果により１または０を加減算する補助加減算器ＡＬＵ２をさらに備えている。
【００６１】
カウンタＣＮＴは、選択信号を切り替える毎に一つずつカウントアップする８ビットのカウンタである。具体的には基準クロックの２分周信号をカウントする。カウンタＣＮＴはオーバーフローした場合、ゼロに戻ってカウンタを続行する。
比較回路ＣＭＰは、８ビットの微調幅設定値とカウンタの計数値を比較し、微調幅設定値Ａ>カウンタの計数値Ｂのとき１を出力し、微調幅設定値Ａ＝<カウンタの計数値Ｂのとき０を出力する。
【００６２】
補助加減算器ＡＬＵ２は、周波数可変極性データにより、ＦＦ５が出力する粗調幅設定値に比較回路ＣＭＰの出力を加減算する。結果として、カウンタＣＮＴのカウント値が微調幅設定値より小さいときは、Ｆｌａｇ信号の入力がある毎に選択信号を粗調幅設定値Ｓ+１だけ加算または、Ｓ−１だけ減算して更新し、カウンタＣＮＴのカウント値が微調幅設定値に等しいかより大きいときは、Ｓだけ加減算して選択信号を更新することになる。
【００６３】
このようにすることにより、粗調により、広い周波数の調整範囲を確保しつつ、微調により、より微細な周波数の調整を行うことができる。なお、比較回路ＣＭＰに外部から与えられる8ビットの微調幅設定値についても、マイクロコンピュータ等により設定することができる。
【００６４】
その他の発明の実施の形態．
上述の例では、多相クロック生成回路は位相補間回路により多相クロックを生成したが、補間以外の手段により多相クロックを生成するようにしてもよい。また、上述した実施の形態では、基準クロックの２周期毎に選択クロックを更新する例を示したが、ハイロー検出回路１２１７、１２２１、カウンタ１２２３に入力されるクロックを基準クロックから分周する回路の分周比を変えることにより、基準クロックの任意の周期毎に選択クロックを更新する構成とすることができる。さらに、ここの分周回路自体をプログラマブルな分周回路として、これも周波数可変幅データ、周波数可変極性と同様にマイクロコンピュータ等により設定するようにしてもよい。さらに、本発明による多相クロック生成回路は、外部に出力するクロックの相数は必要な相数のクロックだけ出力すればよく、１相しか必要なければ１相のクロックを出力するものであってもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態にかかるパルス幅変調回路の全体を示すブロック図である。
【図２】本発明の一実施形態にかかる多相クロック生成回路を示すブロック図である。
【図３】本発明の一実施形態にかかるクロック選択回路の構成を示すブロック図である。
【図４】本発明の一実施形態にかかるゲート回路の例を示す図である。
【図５】本発明の一実施形態にかかるゲート回路の入出力クロックの例を示すタイミングチャートである。
【図６】本発明の一実施形態にかかるクロック選択回路の入出力クロックの例を示すタイミングチャートである。
【図７】本発明の一実施形態にかかるコントロール回路の構成を示すブロック図である。
【図８】本発明の一実施形態にかかる２分周回路の構成を示すブロック図である。
【図９】本発明の一実施形態にかかる２分周回路の入出力クロックの例を示すタイミングチャートである。
【図１０】本発明の一実施形態にかかるハイ／ロー選択回路の構成を示すブロック図である。
【図１１】本発明の一実施形態にかかるコントロール回路の入出力クロックの例を示すタイミングチャートである。
【図１２】本発明の一実施形態にかかるコントロール回路の入出力クロックの例を示すタイミングチャートである。
【図１３】本発明の実施の形態２にかかるコントロール回路の構成を示すブロック図である。
【図１４】先願におけるパルス幅変調回路の全体を示すブロック図である。
【図１５】先願における多相クロック生成回路を示すブロック図である。
【図１６】本発明の一実施形態のコントロール回路の回路図である。
【図１７】本発明の一実施形態のコントロール回路のタイミングチャートである。
【図１８】本発明の実施の形態２のコントロール回路の回路図である。
【図１９】本発明の実施の形態２のコントロール回路のタイミングチャートである。
【符号の説明】
【００６６】
１ 基準クロック入力端子
２ 多相クロック生成回路
３ 同期位置検出回路
４ ディジタルパルスデータ信号処理回路
５ 多相クロック選択回路
６ パルス幅変調信号生成回路
７ ディジタルパルスデータ入力端子
８ 出力端子
１２ 多相クロック生成回路
２０１ 位相比較器
２０２ チャージポンプ回路
２０３ フィルタ
２０４ ＶＣＯ回路
２０５ 位相補間回路
２０６ 出力バッファ
２０７ 遅延回路
１２０７ クロック選択回路
１２０８ デコーダ
１２０９ セレクタ
１２１０ デコーダ
１２１１ セレクタ
１２１２ ゲート回路
１２１３ コントロール回路
１２１４ 加算器
１２１５ ２分周回路
１２１６ ２周回路
１２１７ 選択信号切替回路
１２１９ ２分周回路
１２２０ ２分周回路
１２２１ ハイ／ロー検出回路
１２２２ 選択信号切替回路
１２２３ カウンタ
１２２４ 比較回路
【特許請求の範囲】
【請求項１】
基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、
入力データと、前記多相クロック生成手段により生成された多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、
前記多相クロック生成手段は、位相ロックループ回路を有し、前記多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するクロック選択回路を有するパルス幅変調回路。
【請求項２】
前記多相クロック生成手段では、前記位相ロックループ回路に含まれる電圧制御発振器の後段に位相補間回路が設けられ、当該位相補間回路の出力信号が多相クロック信号として出力されることを特徴とする請求項１記載のパルス幅変調回路。
【請求項３】
前記クロック選択回路は、
前記多相クロック生成手段により生成された多相クロック信号から任意のクロック信号を選択する第１のセレクタと、
前記第１のセレクタの選択したクロック信号と位相の異なるクロック信号を選択する第２のセレクタと、
前記第１のセレクタの選択したクロック信号と前記第２のセレクタの選択したクロック信号に基づいて最終的な選択クロックを出力するゲート回路を有することを特徴とする請求項１または２記載のパルス幅変調回路。
【請求項４】
前記第２のセレクタは、
前記第１のセレクタの選択したクロック信号をシフトさせるシフト手段を有することを特徴とする請求項３記載のパルス幅変調回路。
【請求項５】
前記クロック選択回路は、
前記第１のセレクタ及び第２のセレクタの選択するクロック信号の設定を行うコントロール回路を有することを特徴とする請求項３または４記載のパルス幅変調回路。
【請求項６】
前記パルス幅変調信号は、レーザ出力を変調するための信号であることを特徴とする請求項１乃至５いずれかに記載のパルス幅変調回路。
【請求項７】
前記クロック選択回路は、基準クロックの一定周期毎に帰還クロックを決定するための演算を行う演算回路を含むことを特徴とする請求項１記載のパルス幅変調回路。
【請求項８】
前記クロック選択回路は、前記演算結果を保持するレジスタをさらに備え、前記帰還クロックを決定するための演算は、レジスタに保持された値に所定値を加減算し、選択するクロックを決定する演算であることを特徴とする請求項７記載のパルス幅変調回路。
【請求項９】
基準クロックと帰還クロックとを比較し比較結果に応じた位相差信号を出力する位相比較器と、前記位相差信号に基いて発振周波数を制御し多相クロック信号を生成する多相クロック生成部と、前記基準クロックの一定周期毎に前記多相クロック信号の中から前記帰還クロックを選択する演算を行い、前記演算結果に基づいて帰還クロックを切り替えるクロック選択回路を備えることを特徴とする多相クロック生成回路。
【請求項１０】
前記クロック選択回路は、前記演算結果を保持する選択クロック番号保持レジスタと、前記基準クロックの一定周期毎に前記レジスタに保持された値に予め設定された周波数可変幅設定値を加減算する演算回路とを備えたことを特徴とする請求項９記載の多相クロック生成回路。
【請求項１１】
前記クロック選択回路は、前記帰還クロックの立ち上がり立下りエッジのうち前記位相比較器で基準クロックと比較しない方のエッジで帰還クロックを切り替えるクロック切換回路を含むことを特徴とする請求項９または１０記載の多相クロック生成回路。
【請求項１】
基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、
入力データと、前記多相クロック生成手段により生成された多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、
前記多相クロック生成手段は、位相ロックループ回路を有し、前記多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するクロック選択回路を有するパルス幅変調回路。
【請求項２】
前記多相クロック生成手段では、前記位相ロックループ回路に含まれる電圧制御発振器の後段に位相補間回路が設けられ、当該位相補間回路の出力信号が多相クロック信号として出力されることを特徴とする請求項１記載のパルス幅変調回路。
【請求項３】
前記クロック選択回路は、
前記多相クロック生成手段により生成された多相クロック信号から任意のクロック信号を選択する第１のセレクタと、
前記第１のセレクタの選択したクロック信号と位相の異なるクロック信号を選択する第２のセレクタと、
前記第１のセレクタの選択したクロック信号と前記第２のセレクタの選択したクロック信号に基づいて最終的な選択クロックを出力するゲート回路を有することを特徴とする請求項１または２記載のパルス幅変調回路。
【請求項４】
前記第２のセレクタは、
前記第１のセレクタの選択したクロック信号をシフトさせるシフト手段を有することを特徴とする請求項３記載のパルス幅変調回路。
【請求項５】
前記クロック選択回路は、
前記第１のセレクタ及び第２のセレクタの選択するクロック信号の設定を行うコントロール回路を有することを特徴とする請求項３または４記載のパルス幅変調回路。
【請求項６】
前記パルス幅変調信号は、レーザ出力を変調するための信号であることを特徴とする請求項１乃至５いずれかに記載のパルス幅変調回路。
【請求項７】
前記クロック選択回路は、基準クロックの一定周期毎に帰還クロックを決定するための演算を行う演算回路を含むことを特徴とする請求項１記載のパルス幅変調回路。
【請求項８】
前記クロック選択回路は、前記演算結果を保持するレジスタをさらに備え、前記帰還クロックを決定するための演算は、レジスタに保持された値に所定値を加減算し、選択するクロックを決定する演算であることを特徴とする請求項７記載のパルス幅変調回路。
【請求項９】
基準クロックと帰還クロックとを比較し比較結果に応じた位相差信号を出力する位相比較器と、前記位相差信号に基いて発振周波数を制御し多相クロック信号を生成する多相クロック生成部と、前記基準クロックの一定周期毎に前記多相クロック信号の中から前記帰還クロックを選択する演算を行い、前記演算結果に基づいて帰還クロックを切り替えるクロック選択回路を備えることを特徴とする多相クロック生成回路。
【請求項１０】
前記クロック選択回路は、前記演算結果を保持する選択クロック番号保持レジスタと、前記基準クロックの一定周期毎に前記レジスタに保持された値に予め設定された周波数可変幅設定値を加減算する演算回路とを備えたことを特徴とする請求項９記載の多相クロック生成回路。
【請求項１１】
前記クロック選択回路は、前記帰還クロックの立ち上がり立下りエッジのうち前記位相比較器で基準クロックと比較しない方のエッジで帰還クロックを切り替えるクロック切換回路を含むことを特徴とする請求項９または１０記載の多相クロック生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００６−３１９３９９（Ｐ２００６−３１９３９９Ａ）
【公開日】平成１８年１１月２４日（２００６．１１．２４）
【国際特許分類】
【出願番号】特願２００５−１３７０４１（Ｐ２００５−１３７０４１）
【出願日】平成１７年５月１０日（２００５．５．１０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年１１月２４日（２００６．１１．２４）
【国際特許分類】
【出願日】平成１７年５月１０日（２００５．５．１０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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