【課題】クロック異常を検出する精度を向上させる技術を提供する。
【解決手段】被検査クロックを遅延させる第１の遅延回路の出力と第２の遅延回路の出力よりＬｏｗ期間を決める。定められたＬｏｗ期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。第１の遅延回路の出力と第２の遅延回路の出力よりＨｉｇｈ期間を決める。定められたＨｉｇｈ期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。Ｌｏｗ期間の異常とＨｉｇｈ期間の異常を統合する。 （もっと読む）

【課題】 本発明の目的は、入力される２つの信号の位相差だけでなく周波数の差まで検出することができるタイム/デジタルコンバーター及びこれを用いるデジタル位相ロックループを提供することを目的とする。
【解決手段】 タイム/デジタルコンバーターが開示される。本タイム/デジタルコンバーターは、第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて第２信号を段階的に遅延させ、遅延された第２信号と第１信号とを比較して第１信号に対する第２信号の位相エラーを出力するコンバーターと、第１信号及び複数の遅延素子のノードのうち一つのノードから第３信号を受信し、第１信号及び第３信号に対する位相差を出力する位相周波数検出器と、位相周波数検出器の出力信号と第２信号を用いて、第１信号に対する第２信号の周波数エラーをデジタルコードに出力する周波数検出器と、を含む。これにより、本タイム/デジタルコンバーターは入力される２つの信号間の位相差だけでなく周波数の差まで検出することができる。 （もっと読む）

【課題】パルス信号を高精度に検出すること。
【解決手段】パルス検出装置１は、所定期間に中間電位を含むパルス信号を検出する。また、パルス検出装置１は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定手段を備えている。さらに、信号固定手段は、パルス信号が入力される入力信号線に接続されたプルダウン抵抗９又はプルアップ抵抗であるのが好ましい。なお、パルス検出方法は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定工程を含んでいる。 （もっと読む）

【課題】 セットアップ違反に対するより一般的な検出技術を提供する。
【解決手段】 外部からの入力データを受ける第１のフリップフロップと、前記入力データを受けるラッチと、このラッチの出力と前記第１のフリップフロップの出力との排他的論理和を入力する第２のフリップフロップとを備えた電子回路。また前記第１のフリップフロップの出力を入力とし前記第２のフリップフロップの出力に基づく通知信号を抑制信号入力として用いる電子回路を具備した情報再生装置。 （もっと読む）

【課題】伝送速度の判定を高速に行う。
【解決手段】入力端子１への入力信号に含まれるプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延素子２，３と、該遅延素子２，３から出力する前記２つの信号の論理を比較する一致検出回路４と、該一致検出回路４の出力信号を積分する積分回路６と、該積分回路６で得られた信号を閾値Ｖrefと比較して判定結果を出力する比較回路７とを備える。 （もっと読む）

【課題】ＬＳＩテスト時においても選別用のモニタリングを行うことができると共に、小さな面積で簡便な構成によりモニタ可能なモニタ回路を提供すること。
【解決手段】モニタ回路は、クロック信号３９に同期して入力信号を取り込むフリップフロップ回路３２と、クロック信号４０に同期して入力信号を取り込むフリップフロップ回路３４と、フリップフロップ回路３４の出力信号を受ける論理回路３７と、クロック信号４０に同期して論理回路３７の出力信号を取り込むフリップフロップ回路３５とを含み、クロック信号４０の立ち上がりエッジ位置を調整し、フリップフロップ回路３２の出力信号とフリップフロップ回路３５の出力信号とが所定の組合せとなったときの、調整したクロック信号４０の立ち上がりエッジ位置とクロック信号３９の立ち上がりエッジ位置とに基づいてチップの性能を判別する。 （もっと読む）

グリッチに対する自己クロック回路を強化するための複数の技術が開示されている。グリッチフィルタが、デジタル設計の同じ場所に設けられている。ある実施例では、グリッチフィルタが動的に同調可能である。一実施例では、入力が出力によってロックアウトされる。差動信号のための回路のように、コード符号を見積もるための方法が与えられている。 （もっと読む）

一実施形態では、回路装置の遅延チェーンにおいてクロック信号を受信すること、及び、該遅延チェーン内の選択される点において該クロック信号の値を決定すること、を含む方法が開示される。該方法は又、該値が該クロック信号のエッジの検出を示さない場合には、該選択される点を調整することを含む。
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【課題】第三者による不正な攻撃によって故障動作を引き起こされた場合でも、故障動作を検出し、回路動作を停止することが可能となるような半導体装置を提供する。
【解決手段】複数のフリップフロップを含む信号処理回路を有する半導体装置において、前記信号処理回路は、フリップフロップの入力信号を入力としパリティデータを生成する第１のパリティ生成回路と、前記第１のパリティ生成回路の出力をラッチするための、パリティ格納回路と、フリップフロップの出力信号を入力としパリティデータを生成する第２のパリティ生成回路と、前記パリティ格納回路の出力と第２のパリティ生成回路の出力とを比較し、不一致の場合に異常検出信号を出力するパリティ比較回路を備える。 （もっと読む）

【課題】入力データが交播パターン以外の場合であっても、高速かつ高精度にデューティを検出する。
【解決手段】入力データＤｉｎと、該入力データＤｉｎと周波数および位相が同期したクロックＣＫとを入力とし、前記入力データＤｉｎのデューティの１００％からの差分δを表す信号Ｅｒｒを、前記入力データＤｉｎに遷移が生じた時だけ出力する。前記信号Ｅｒｒは、前記入力データＤｉｎのデューティの１００％からの差分δに対応する時間を単位時間Ｔに対して増減した時間幅のパルス信号である。 （もっと読む）

【課題】 ＰＬＬ回路から出力される異常波形のクロックにより他の機能回路が誤動作すること。
【解決手段】 クロック生成回路５０は、クロックＣＬ１に同期したクロックＣＬ２を出力するＰＬＬ回路１１と、クロックＣＬ１又はクロックＣＬ２を出力するセレクタ１４と、ＰＬＬ回路１１からのクロックＣＬ２で異常波形のパルスが検出されたとき、クロックＣＬ２に代えてクロックＣＬ１を出力させる切替信号をセレクタ１４に出力する切替信号生成回路１３と、切替信号に基づいてセレクタ１４がクロックＣＬ２からクロックＣＬ１に出力クロックを切り替えた後、異常波形のパルスがセレクタ１４に入力されるように、ＰＬＬ回路１１からのクロックＣＬ２を遅延させる遅延回路１２と、を備える。 （もっと読む）

【課題】半導体記憶装置の同期モード検出回路及び方法に関するものであり、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モードをディセーブルにすることによって、同期モードと非同期モードとを区分することができる半導体記憶装置の同期モード検出回路及び方法を提供する。
【解決手段】半導体記憶装置の同期モード検出回路は、有効アドレス信号とクロックを組み合わせて基準信号を生成する第１信号組合部と、前記基準信号をラッチする第１ラッチ部と、前記第１ラッチ部の出力信号と前記クロックを組み合わせて検出パルス信号を生成する第２信号組合部と、前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御する制御部と、前記制御部の制御により前記検出パルス信号を駆動する駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含む。 （もっと読む）