半導体記憶装置の同期モード検出回路及び方法
【課題】半導体記憶装置の同期モード検出回路及び方法に関するものであり、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モードをディセーブルにすることによって、同期モードと非同期モードとを区分することができる半導体記憶装置の同期モード検出回路及び方法を提供する。
【解決手段】半導体記憶装置の同期モード検出回路は、有効アドレス信号とクロックを組み合わせて基準信号を生成する第１信号組合部と、前記基準信号をラッチする第１ラッチ部と、前記第１ラッチ部の出力信号と前記クロックを組み合わせて検出パルス信号を生成する第２信号組合部と、前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御する制御部と、前記制御部の制御により前記検出パルス信号を駆動する駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含む。
【解決手段】半導体記憶装置の同期モード検出回路は、有効アドレス信号とクロックを組み合わせて基準信号を生成する第１信号組合部と、前記基準信号をラッチする第１ラッチ部と、前記第１ラッチ部の出力信号と前記クロックを組み合わせて検出パルス信号を生成する第２信号組合部と、前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御する制御部と、前記制御部の制御により前記検出パルス信号を駆動する駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の同期モード検出回路及び方法に関し、より詳しくは、クロックが入力される同期モードとクロックが入力されない非同期モードとを区分できるようにする半導体記憶装置の同期モード検出回路及び方法に関する。
【背景技術】
【０００２】
移動通信端末などに備えられるＰｓｅｕｄｏ・ＳＲＡＭのような半導体記憶装置はクロックを選択的に活用して作動する（例えば、特許文献１参照。）。すなわち、クロックが必要な時とそうではない時とを区分してクロックが選択的に入力されるが、この時、半導体記憶装置内に備えられる各回路はクロックの入力有無が判断できなければならない。しかし、従来の半導体記憶装置では、このようにクロックが入力される同期モードとクロックが入力されない非同期モードとを容易に区分することができなかった。よって、このような半導体記憶装置により、進歩した技術を適用するのに技術的な限界が存在した。
【特許文献１】特開２００２−１０９８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明は、上記従来の半導体記憶装置の同期モード検出回路における問題点に鑑みてなされたものであって、本発明の目的は、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モードをディセーブルにすることによって、同期モードと非同期モードを区分することができる半導体記憶装置の同期モード検出回路及び方法を提供することである。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明の一態様に係る半導体記憶装置の同期モード検出回路は、有効アドレス信号のイネーブル有無に応じてクロックの駆動を制御する制御部と、前記制御部の制御によって前記クロックを駆動する駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含むことを特徴とする。
【０００５】
本発明の他の態様に係る半導体記憶装置の同期モード検出回路は、有効アドレス信号がイネーブルになれば有効アドレスパルス信号を発生して駆動部への第１電圧の供給を制御する制御部と、クロックがハイレベルであれば前記第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動する前記駆動部と、前記駆動部で駆動された信号をラッチし同期モード信号を出力するラッチ部とを含むことを特徴とする。
【０００６】
本発明のまた他の態様に係る半導体記憶装置の同期モード検出回路は、有効アドレス信号とクロックを組み合わせて基準信号を生成する第１信号組合部と、前記基準信号をラッチする第１ラッチ部と、前記第１ラッチ部の出力信号と前記クロックを組み合わせて検出パルス信号を生成する第２信号組合部と、前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御する制御部と、前記制御部の制御によって前記検出パルス信号を駆動する駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含むことを特徴とする。
【０００７】
本発明のまた他の態様に係る半導体記憶装置の同期モード検出回路は、有効アドレス信号のイネーブル有無に応じてクロックを駆動して第１及び第２信号を生成し、前記第１及び第２信号から基準信号を生成する第１信号組合部と、前記基準信号をラッチする第１ラッチ部と、前記第１ラッチ部の出力信号の電位がハイレベルであればローレベルの電位を形成し、前記第１ラッチ部の出力信号の電位がローレベルであれば前記クロックが非反転駆動された電位レベルを形成する検出パルス信号を生成する第２信号組合部と、前記有効アドレス信号がイネーブルになれば有効アドレスパルス信号を発生して駆動部への第１電圧の供給を制御する制御部と、前記クロックがハイレベルであれば前記第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動する前記駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含むことを特徴とする。
【０００８】
一方、本発明の一態様に係る半導体記憶装置の同期モード検出方法は、ａ）有効アドレス信号のイネーブル有無に応じてクロックの駆動を制御するステップと、ｂ）前記ａ）ステップの制御により前記クロックを駆動するステップと、ｃ）前記ｂ）ステップで駆動された信号をラッチし、同期モード信号を出力するステップとを含むことを特徴とする。
【０００９】
本発明の他の様態に係る半導体記憶装置の同期モード検出方法は、ａ）有効アドレス信号とクロックを組み合わせて基準信号を生成するステップと、ｂ）前記基準信号をラッチするステップと、ｃ）前記ラッチされた信号と前記クロックを組み合わせて検出パルス信号を生成するステップと、ｄ）前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御するステップと、ｅ）前記ｄ）ステップの制御により前記検出パルス信号を駆動するステップと、ｆ）前記ｅ）ステップで駆動された信号をラッチし、同期モード信号を出力するステップとを含むことを特徴とする。
【発明の効果】
【００１０】
以上で説明した本発明の半導体記憶装置の同期モード検出回路は、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モード信号をディセーブルにすることによって、同期モードと非同期モードとを区分することができる効果がある。
【発明を実施するための最良の形態】
【００１１】
次に、本発明に係る半導体記憶装置の同期モード検出回路及び方法を実施するための最良の形態の具体例を、図面を参照しながら説明する。
【００１２】
しかし、本発明は、多様な形態で実現することができ、ここで説明する実施形態に限定されない。
【００１３】
図１は、本発明の一実施形態に係わる半導体記憶装置の同期モード検出回路の構成を示すブロック図である。
図面に示すように、前記同期モード検出回路は、有効アドレス信号ｖａｄのイネーブル有無に応じてクロックｃｌｋの駆動を制御する制御部１０、前記制御部１０の制御により前記クロックｃｌｋを駆動する駆動部２０、及び前記駆動部２０で駆動された信号をラッチし、同期モード信号ｓｙｍを出力するラッチ部３０からなっている。
【００１４】
ここで、前記有効アドレス信号ｖａｄは、半導体記憶装置の外部から入力され、アドレスの入力区間を設定する有効アドレスコマンド(以下、／ＡＤＶ信号)を反転して生成したハイイネーブル信号であって、アドレスをアドレスバッファに入力するようにすることに用いられる信号である。そして、前記同期モード信号ｓｙｍは、ローイネーブル信号であって、同期モードではローレベルの信号を出力し、非同期モードではハイレベルの信号を出力する。
【００１５】
前記有効アドレス信号ｖａｄがイネーブルになると、前記制御部１０は所定時間の間周辺電圧Ｖｐｅｒｉを前記駆動部２０に供給する。この時、前記駆動部２０は、前記クロックｃｌｋを反転駆動して前記ラッチ部３０に伝達する。その後、前記ラッチ部３０は、前記駆動部２０から伝達された信号をラッチして格納し、これを再び反転して前記同期モード信号ｓｙｍとして出力する。
【００１６】
一方、前記周辺電圧Ｖｐｅｒｉが前記駆動部２０に供給されない区間では、前記駆動部２０が前記クロックｃｌｋを反転駆動できなくなる。しかし、前記ラッチ部３０は、既に伝達された信号を保有し続けているため、前記同期モード信号ｓｙｍは持続的に出力される。
【００１７】
以下、前記同期モード検出回路に関するより詳細な説明は図２を参照して行う。
図２は、図１に示した同期モード検出回路の詳細構成を示す回路図である。
【００１８】
前記同期モード検出回路において、前記制御部１０は、前記有効アドレス信号ｖａｄを受信して第１有効アドレスパルス信号ｖａｐ１を出力する第１パルス発生器１１０、及び前記第１有効アドレスパルス信号ｖａｐ１のイネーブル有無に応じて前記周辺電圧Ｖｐｅｒｉを駆動する第１電圧ドライバー１２０からなっている。
【００１９】
前記第１パルス発生器１１０は、前記有効アドレス信号ｖａｄを所定時間遅延させる第１遅延器ＤＬＹ１、前記第１遅延器ＤＬＹ１の出力信号を反転する第１インバータＩＶ１、及び前記有効アドレス信号ｖａｄと前記第１インバータＩＶ１との出力信号を受信して前記第１有効アドレスパルス信号ｖａｐ１を出力する第１ナンドゲートＮＤ１からなっている。
【００２０】
また、前記第１電圧ドライバー１２０は、ゲート端に前記第１有効アドレスパルス信号ｖａｐ１が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記駆動部２０に接続される第１トランジスタＴＲ１からなっている。
【００２１】
そして、前記駆動部２０は、ゲート端に前記クロックｃｌｋが入力され、ソース端が前記制御部１０の前記第１トランジスタＴＲ１のドレーン端に接続され、かつドレーン端が第１ノードＮ１に接続される第２トランジスタＴＲ２、及びゲート端に前記クロックｃｌｋが入力され、ドレーン端が前記第１ノードＮ１に接続され、かつソース端が接地される第３トランジスタＴＲ３からなっている。
【００２２】
また、前記ラッチ部３０は、前記第１ノードＮ１に伝達された信号を反転する第２インバータＩＶ２、前記第２インバータＩＶ２とラッチ構造とを形成する第３インバータＩＶ３、及び前記第２インバータＩＶ２の出力信号を反転する第４インバータＩＶ４からなっている。
【００２３】
この時、前記第４インバータＩＶ４から出力される信号が前記同期モード信号ｓｙｍである。
【００２４】
前記有効アドレス信号ｖａｄは、ハイイネーブル信号であるため、前記第１ナンドゲートＮＤ１から出力される前記第１有効アドレスパルス信号ｖａｐ１は、前記有効アドレス信号ｖａｄより短いイネーブルタイムを有するローイネーブル信号となる。前記第１有効アドレスパルス信号ｖａｐ１がイネーブルになると、前記制御部１０の前記第１トランジスタＴＲ１がターンオンするので、前記駆動部２０は前記クロックｃｌｋを反転して前記第１ノードＮ１に伝達する。その後、ラッチ部３０の前記第２及び第３インバータＩＶ２，ＩＶ３は、前記第１ノードＮ１に伝達された信号を格納する。そして、前記第４インバータＩＶ４は、前記第２インバータＩＶ２の出力信号を反転して前記同期モード信号ｓｙｍとして出力する。
【００２５】
しかし、前記第１有効アドレスパルス信号ｖａｐ１がディセーブルになると、前記制御部１０の前記第１トランジスタＴＲ１がターンオフするので、前記駆動部２０は前記クロックｃｌｋを前記第１ノードＮ１に伝達できなくなる。この時、前記ラッチ部３０の前記第２及び第３インバータＩＶ２，ＩＶ３に格納された信号から前記同期モード信号ｓｙｍは持続的に出力される。
【００２６】
このように前記同期モード検出回路は、入力される前記有効アドレス信号ｖａｄの制御によって、前記クロックｃｌｋを駆動及びラッチして前記同期モード信号ｓｙｍを生成する。その後、前記同期モード信号ｓｙｍを受信する装置は、前記クロックｃｌｋが入力されないと前記同期モード信号ｓｙｍがディセーブルになるので、現在非同期モード状態であることが把握でき、更に前記クロックｃｌｋの入力によって、前記同期モード信号ｓｙｍがイネーブルになると現在同期モード状態であることが把握できる。
【００２７】
図３は、本発明の他の実施形態に係わる半導体記憶装置の同期モード検出回路の構成を示すブロック図である。
図示した同期モード検出回路は、前記有効アドレス信号ｖａｄと前記クロックｃｌｋとを組み合わせて基準信号ｒｅｆを生成する第１信号組合部４０、前記基準信号ｒｅｆをラッチする第１ラッチ部５０、前記第１ラッチ部５０の出力信号と前記クロックｃｌｋとを組み合わせて検出パルス信号ｄｔｐを生成する第２信号組合部６０、前記有効アドレス信号ｖａｄのイネーブル有無に応じて前記検出パルス信号ｄｔｐの駆動及びラッチを制御する制御部７０、前記制御部７０の制御により前記検出パルス信号ｄｔｐを駆動する駆動部８０、及び前記駆動部８０で駆動された信号をラッチし、前記同期モード信号ｓｙｍを出力する第２ラッチ部９０からなっている。
【００２８】
前記第１信号組合部４０は、前記有効アドレス信号ｖａｄと前記クロックｃｌｋが有する電位レベルによって前記基準信号ｒｅｆを生成する。その後、前記基準信号ｒｅｆは、前記第１ラッチ部５０でラッチ及び駆動された後、前記第２信号組合部６０に伝達される。前記第２信号組合部６０は、前記第１ラッチ部５０から伝達された信号と前記クロックｃｌｋとを組み合わせて、前記検出パルス信号ｄｔｐを生成する。
【００２９】
前記有効アドレス信号ｖａｄがイネーブルになると、前記制御部７０は所定時間の間周辺電圧Ｖｐｅｒｉを前記駆動部８０に供給する。この時、前記駆動部８０は、前記検出パルス信号ｄｔｐを反転駆動して前記第２ラッチ部９０に伝達する。その後、前記第２ラッチ部９０は、前記駆動部８０から伝達された信号をラッチして格納し、これを再び反転して前記同期モード信号ｓｙｍとして出力する。
【００３０】
一方、前記周辺電圧Ｖｐｅｒｉが前記駆動部８０に供給されない区間では、前記駆動部８０が前記検出パルス信号ｄｔｐを反転駆動できなくなる。しかし、前記第２ラッチ部９０は、既に伝達された信号を保有し続けているため、前記同期モード信号ｓｙｍは持続的に出力される。
【００３１】
以下、前記同期モード検出回路に関するより詳しい説明は図４及び図５を参照して行う。
図４は図２に示した同期モード検出回路の詳細構成を示す回路図であり、図５は図４に示した同期モード検出回路の動作を説明するためのタイミング図である。
図４に示すように、前記第１信号組合部４０は、前記有効アドレス信号ｖａｄを反転する第５インバータＩＶ５、前記クロックｃｌｋを反転する第６インバータＩＶ６、前記第５インバータＩＶ５の出力信号と前記第６インバータＩＶ６の出力信号とを受信する第２ナンドゲートＮＤ２、前記第５インバータＩＶ５の出力信号と前記クロックｃｌｋとを受信する第１ノアゲートＮＲ１、ゲート端に前記第２ナンドゲートＮＤ２の出力信号が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が第２ノードＮ２に接続される第４トランジスタＴＲ４、及びゲート端に前記第１ノアゲートＮＲ１の出力信号が入力され、ドレーン端が前記第２ノードＮ２に連結され、かつソース端が接地される第５トランジスタＴＲ５からなっている。
この時、前記第２ノードＮ２に形成される信号が前記基準信号ｒｅｆである。
【００３２】
そして、前記第１ラッチ部５０は、前記基準信号ｒｅｆを反転する第７インバータＩＶ７、前記第７インバータＩＶ７とラッチ構造とを形成する第８インバータＩＶ８、及び前記第７インバータＩＶ７の出力信号を反転する第９インバータＩＶ９からなっている。
【００３３】
また、前記第２信号組合部６０は、前記クロックｃｌｋを反転する第１０インバータＩＶ１０、及び前記第９インバータＩＶ９の出力信号と前記第１０インバータＩＶ１０の出力信号とを受信して前記検出パルス信号ｄｔｐを出力する第２ノアゲートＮＲ２からなっている。
【００３４】
前記制御部７０は、前記有効アドレス信号ｖａｄを受信して第２有効アドレスパルス信号ｖａｐ２を出力する第２パルス発生器７１０、及び前記第２有効アドレスパルス信号ｖａｐ２のイネーブル有無に応じて前記周辺電圧Ｖｐｅｒｉを駆動する第２電圧ドライバー７２０からなっている。
【００３５】
この時、前記第２パルス発生器７１０は、前記有効アドレス信号ｖａｄを所定時間遅延させる第２遅延器ＤＬＹ２、前記第２遅延器ＤＬＹ２の出力信号を反転する第１１インバータＩＶ１１、及び前記有効アドレス信号ｖａｄと前記第１１インバータＩＶ１１の出力信号とを受信して前記第２有効アドレスパルス信号ｖａｐ２を出力する第３ナンドゲートＮＤ３からなっている。
【００３６】
また、前記第２電圧ドライバー７２０は、ゲート端に前記第２有効アドレスパルス信号ｖａｐ２が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記駆動部８０に接続される第６トランジスタＴＲ６からなっている。
【００３７】
そして、前記駆動部８０は、ゲート端に前記検出パルス信号ｄｔｐが入力され、ソース端が前記制御部７０の前記第６トランジスタＴＲ６のドレーン端に接続され、かつドレーン端が第３ノードＮ３に接続される第７トランジスタＴＲ７、及びゲート端に前記検出パルス信号ｄｔｐが入力され、ドレーン端が前記第３ノードＮ３に接続され、かつソース端が接地される第８トランジスタＴＲ８からなっている。
【００３８】
また、前記第２ラッチ部９０は、前記第３ノードＮ３に伝達された信号を反転する第１２インバータＩＶ１２、前記第１２インバータＩＶ１２とラッチ構造とを形成する第１３インバータＩＶ１３、及び前記第１２インバータＩＶ１２の出力信号を反転する第１４インバータＩＶ１４からなっている。
【００３９】
この時、前記第１４インバータＩＶ１４から出力される信号が前記同期モード信号ｓｙｍである。
【００４０】
図５には前記クロックｃｌｋ、／ＡＤＶ信号、前記有効アドレス信号ｖａｄ、前記第２有効アドレスパルス信号ｖａｐ２、前記第１ノアゲートＮＲ１の出力信号、前記第２ナンドゲートＮＤ２の出力信号、前記基準信号ｒｅｆ、前記検出パルス信号ｄｔｐ、及び前記同期モード信号ｓｙｍが示されている。
【００４１】
この時、同期モードと非同期モードとを区分するために、前記クロックｃｌｋが入力される区間と入力されない区間をそれぞれ示した。前記有効アドレス信号ｖａｄは、前記／ＡＤＶ信号の影響を受けてイネーブルになることが分かる。
【００４２】
前記有効アドレス信号ｖａｄがイネーブルになると、前記制御部７０の前記第３ナンドゲートＮＤ３から出力される前記第２有効アドレスパルス信号ｖａｐ２もまたイネーブルになる。この時、前記第２有効アドレスパルス信号ｖａｐ２は、前記有効アドレス信号ｖａｄの立ち上り時間の影響を受けてその立ち下がり時間が形成されており、前記有効アドレス信号ｖａｄより短いイネーブルタイムを有するローイネーブル信号である。図５のタイミング図は、このような前記第２有効アドレスパルス信号ｖａｐ２の特性を示している。
【００４３】
前記第１信号組合部４０の前記第１ノアゲートＮＲ１から出力される信号は、前記有効アドレス信号ｖａｄがイネーブルになる区間の間前記クロックｃｌｋの位相が反転した形態に形成される。そして、前記第２ナンドゲートＮＤ２から出力される信号は、前記有効アドレス信号ｖａｄがイネーブルになる区間の間にはハイレベルの電位を有するようになり、前記有効アドレス信号ｖａｄがディセーブルになる区間の間には前記クロックｃｌｋと同じ電位レベルを有するようになる。
【００４４】
前記第１ノアゲートＮＲ１の出力信号と前記第２ナンドゲートＮＤ２の出力信号が共にハイレベルの時、前記第１信号組合部４０の出力信号である前記基準信号ｒｅｆの電位はローレベルに遷移する。その後、前記第１ラッチ部５０は、この時の前記基準信号ｒｅｆを格納及び非反転駆動することによって、前記基準信号ｒｅｆのレベルを保持してこれを出力する。また、前記第１ノアゲートＮＲ１の出力信号と前記第２ナンドゲートＮＤ２の出力信号が共にローレベルの時、前記基準信号ｒｅｆの電位はハイレベルに遷移する。前述と同様に、前記第１ラッチ部５０はこの時の前記基準信号ｒｅｆを格納及び非反転駆動することによって、前記基準信号ｒｅｆのレベルを保持してこれを出力する。
【００４５】
そして、前記検出パルス信号ｄｔｐは、前記第１ラッチ部５０の出力信号がローレベルの時、前記クロックｃｌｋがハイレベルであればハイレベルの電位を有し、その他の場合はローレベルの電位を有する。
【００４６】
前記同期モード信号ｓｙｍは、前記第２有効アドレスパルス信号ｖａｐ２がイネーブルになる時点で前記検出パルス信号ｄｔｐが反転駆動及びラッチされて生成される。前記第２有効アドレスパルス信号ｖａｐ２が再びディセーブルになっても前記検出パルス信号ｄｔｐは既に生成された電位レベルを保持する。しかし、その後前記検出パルス信号ｄｔｐの立ち上り時間に前記同期モード信号ｓｙｍは立ち下がり時間を有するようになり、この時に形成されたローレベルの電位は、前記第２有効アドレスパルス信号ｖａｐ２がイネーブルになる時までに持続する。前記同期モード信号ｓｙｍは、ローイネーブル信号であるため、図５に示したように、前記クロックｃｌｋを検出して発生した前記検出パルス信号ｄｔｐによってイネーブルになり、非同期モードに入るとディセーブルになることが確認できる。
【００４７】
図１及び図２で説明した同期モード回路では、前記第１有効アドレスパルス信号ｖａｐ１がイネーブルになった時、前記クロックｃｌｋがハイレベルであれば、その後非同期モードに入ってもこれを検出できないという問題点があった。
【００４８】
しかし、図３及び図４で提示した同期モード回路では、前記第２有効アドレスパルス信号ｖａｐ２がイネーブルになった区間の間前記クロックｃｌｋではなく、前記検出パルス信号ｄｔｐを非反転駆動して前記同期モード信号ｓｙｍを生成するため、このような問題点を解決することができる。すなわち、前記検出パルス信号ｄｔｐは、前記有効アドレス信号ｖａｄと前記クロックｃｌｋとの組み合わせによって生成され、前記有効アドレス信号ｖａｄがイネーブルになった時、前記クロックｃｌｋがハイレベルになってもローレベルの電位を保持するため、非同期モードで前記同期モード信号ｓｙｍがハイレベルの電位を有するようになる。
【００４９】
このように前記同期モード検出回路は、有効アドレス信号ｖａｄの制御によって、前記クロックｃｌｋを駆動及びラッチして前記同期モード信号ｓｙｍを生成する。その後、前記同期モード信号ｓｙｍを受信した装置は、前記クロックｃｌｋが入力されなければ前記同期モード信号ｓｙｍがディセーブルになるため、現在非同期モード状態であることが把握でき、また前記クロックｃｌｋの入力によって前記同期モード信号ｓｙｍがイネーブルになると現在同期モード状態であることが把握できる。
【００５０】
上述したように、本発明に係わる半導体記憶装置の同期モード検出回路を適用すればクロックを選択的に活用しなければならない半導体記憶装置の技術的限界を克服することができる。すなわち、クロックの選択的な入力によって同期モードと非同期モードとを区分して動作するため、半導体記憶装置内の各回路は動作モードが変化しても容易に対応することができる。また、非同期モードを認知できない副作用を解決できる回路を適用することによって、同期モード検出回路の技術的完成度を向上させることもできる。
【００５１】
このように、本発明の属する技術分野の当業者であれば本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施できることを理解するはずである。以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態に係わる半導体記憶装置の同期モード検出回路の構成を示すブロック図である。
【図２】図１に示した同期モード検出回路の詳細構成を示す回路図である。
【図３】本発明の他の実施形態に係わる半導体記憶装置の同期モード検出回路の構成を示すブロック図である。
【図４】図３に示した同期モード検出回路の詳細構成を示す回路図である。
【図５】図４に示した同期モード検出回路の動作を説明するためのタイミング図である。
【符号の説明】
【００５３】
Ｎ１〜Ｎ３…第１〜３ノード
Ｖｐｅｒｉ…周辺電圧
ｃｌｋ…クロック
ｄｔｐ…検出パルス信号
ｒｅｆ…基準信号
ｓｙｍ…同期モード信号
ｖａｄ…有効アドレス信号
１０…制御部
２０…駆動部
３０…ラッチ部
４０…第１信号組合部
５０…第１ラッチ部
６０…第２信号組合部
７０…制御部
８０…駆動部
９０…第２ラッチ部
１１０…第１パルス発生器
１２０…第１電圧ドライバー
７１０…第２パルス発生器
７２０…第２電圧ドライバー
【技術分野】
【０００１】
本発明は、半導体記憶装置の同期モード検出回路及び方法に関し、より詳しくは、クロックが入力される同期モードとクロックが入力されない非同期モードとを区分できるようにする半導体記憶装置の同期モード検出回路及び方法に関する。
【背景技術】
【０００２】
移動通信端末などに備えられるＰｓｅｕｄｏ・ＳＲＡＭのような半導体記憶装置はクロックを選択的に活用して作動する（例えば、特許文献１参照。）。すなわち、クロックが必要な時とそうではない時とを区分してクロックが選択的に入力されるが、この時、半導体記憶装置内に備えられる各回路はクロックの入力有無が判断できなければならない。しかし、従来の半導体記憶装置では、このようにクロックが入力される同期モードとクロックが入力されない非同期モードとを容易に区分することができなかった。よって、このような半導体記憶装置により、進歩した技術を適用するのに技術的な限界が存在した。
【特許文献１】特開２００２−１０９８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明は、上記従来の半導体記憶装置の同期モード検出回路における問題点に鑑みてなされたものであって、本発明の目的は、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モードをディセーブルにすることによって、同期モードと非同期モードを区分することができる半導体記憶装置の同期モード検出回路及び方法を提供することである。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明の一態様に係る半導体記憶装置の同期モード検出回路は、有効アドレス信号のイネーブル有無に応じてクロックの駆動を制御する制御部と、前記制御部の制御によって前記クロックを駆動する駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含むことを特徴とする。
【０００５】
本発明の他の態様に係る半導体記憶装置の同期モード検出回路は、有効アドレス信号がイネーブルになれば有効アドレスパルス信号を発生して駆動部への第１電圧の供給を制御する制御部と、クロックがハイレベルであれば前記第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動する前記駆動部と、前記駆動部で駆動された信号をラッチし同期モード信号を出力するラッチ部とを含むことを特徴とする。
【０００６】
本発明のまた他の態様に係る半導体記憶装置の同期モード検出回路は、有効アドレス信号とクロックを組み合わせて基準信号を生成する第１信号組合部と、前記基準信号をラッチする第１ラッチ部と、前記第１ラッチ部の出力信号と前記クロックを組み合わせて検出パルス信号を生成する第２信号組合部と、前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御する制御部と、前記制御部の制御によって前記検出パルス信号を駆動する駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含むことを特徴とする。
【０００７】
本発明のまた他の態様に係る半導体記憶装置の同期モード検出回路は、有効アドレス信号のイネーブル有無に応じてクロックを駆動して第１及び第２信号を生成し、前記第１及び第２信号から基準信号を生成する第１信号組合部と、前記基準信号をラッチする第１ラッチ部と、前記第１ラッチ部の出力信号の電位がハイレベルであればローレベルの電位を形成し、前記第１ラッチ部の出力信号の電位がローレベルであれば前記クロックが非反転駆動された電位レベルを形成する検出パルス信号を生成する第２信号組合部と、前記有効アドレス信号がイネーブルになれば有効アドレスパルス信号を発生して駆動部への第１電圧の供給を制御する制御部と、前記クロックがハイレベルであれば前記第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動する前記駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含むことを特徴とする。
【０００８】
一方、本発明の一態様に係る半導体記憶装置の同期モード検出方法は、ａ）有効アドレス信号のイネーブル有無に応じてクロックの駆動を制御するステップと、ｂ）前記ａ）ステップの制御により前記クロックを駆動するステップと、ｃ）前記ｂ）ステップで駆動された信号をラッチし、同期モード信号を出力するステップとを含むことを特徴とする。
【０００９】
本発明の他の様態に係る半導体記憶装置の同期モード検出方法は、ａ）有効アドレス信号とクロックを組み合わせて基準信号を生成するステップと、ｂ）前記基準信号をラッチするステップと、ｃ）前記ラッチされた信号と前記クロックを組み合わせて検出パルス信号を生成するステップと、ｄ）前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御するステップと、ｅ）前記ｄ）ステップの制御により前記検出パルス信号を駆動するステップと、ｆ）前記ｅ）ステップで駆動された信号をラッチし、同期モード信号を出力するステップとを含むことを特徴とする。
【発明の効果】
【００１０】
以上で説明した本発明の半導体記憶装置の同期モード検出回路は、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モード信号をディセーブルにすることによって、同期モードと非同期モードとを区分することができる効果がある。
【発明を実施するための最良の形態】
【００１１】
次に、本発明に係る半導体記憶装置の同期モード検出回路及び方法を実施するための最良の形態の具体例を、図面を参照しながら説明する。
【００１２】
しかし、本発明は、多様な形態で実現することができ、ここで説明する実施形態に限定されない。
【００１３】
図１は、本発明の一実施形態に係わる半導体記憶装置の同期モード検出回路の構成を示すブロック図である。
図面に示すように、前記同期モード検出回路は、有効アドレス信号ｖａｄのイネーブル有無に応じてクロックｃｌｋの駆動を制御する制御部１０、前記制御部１０の制御により前記クロックｃｌｋを駆動する駆動部２０、及び前記駆動部２０で駆動された信号をラッチし、同期モード信号ｓｙｍを出力するラッチ部３０からなっている。
【００１４】
ここで、前記有効アドレス信号ｖａｄは、半導体記憶装置の外部から入力され、アドレスの入力区間を設定する有効アドレスコマンド(以下、／ＡＤＶ信号)を反転して生成したハイイネーブル信号であって、アドレスをアドレスバッファに入力するようにすることに用いられる信号である。そして、前記同期モード信号ｓｙｍは、ローイネーブル信号であって、同期モードではローレベルの信号を出力し、非同期モードではハイレベルの信号を出力する。
【００１５】
前記有効アドレス信号ｖａｄがイネーブルになると、前記制御部１０は所定時間の間周辺電圧Ｖｐｅｒｉを前記駆動部２０に供給する。この時、前記駆動部２０は、前記クロックｃｌｋを反転駆動して前記ラッチ部３０に伝達する。その後、前記ラッチ部３０は、前記駆動部２０から伝達された信号をラッチして格納し、これを再び反転して前記同期モード信号ｓｙｍとして出力する。
【００１６】
一方、前記周辺電圧Ｖｐｅｒｉが前記駆動部２０に供給されない区間では、前記駆動部２０が前記クロックｃｌｋを反転駆動できなくなる。しかし、前記ラッチ部３０は、既に伝達された信号を保有し続けているため、前記同期モード信号ｓｙｍは持続的に出力される。
【００１７】
以下、前記同期モード検出回路に関するより詳細な説明は図２を参照して行う。
図２は、図１に示した同期モード検出回路の詳細構成を示す回路図である。
【００１８】
前記同期モード検出回路において、前記制御部１０は、前記有効アドレス信号ｖａｄを受信して第１有効アドレスパルス信号ｖａｐ１を出力する第１パルス発生器１１０、及び前記第１有効アドレスパルス信号ｖａｐ１のイネーブル有無に応じて前記周辺電圧Ｖｐｅｒｉを駆動する第１電圧ドライバー１２０からなっている。
【００１９】
前記第１パルス発生器１１０は、前記有効アドレス信号ｖａｄを所定時間遅延させる第１遅延器ＤＬＹ１、前記第１遅延器ＤＬＹ１の出力信号を反転する第１インバータＩＶ１、及び前記有効アドレス信号ｖａｄと前記第１インバータＩＶ１との出力信号を受信して前記第１有効アドレスパルス信号ｖａｐ１を出力する第１ナンドゲートＮＤ１からなっている。
【００２０】
また、前記第１電圧ドライバー１２０は、ゲート端に前記第１有効アドレスパルス信号ｖａｐ１が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記駆動部２０に接続される第１トランジスタＴＲ１からなっている。
【００２１】
そして、前記駆動部２０は、ゲート端に前記クロックｃｌｋが入力され、ソース端が前記制御部１０の前記第１トランジスタＴＲ１のドレーン端に接続され、かつドレーン端が第１ノードＮ１に接続される第２トランジスタＴＲ２、及びゲート端に前記クロックｃｌｋが入力され、ドレーン端が前記第１ノードＮ１に接続され、かつソース端が接地される第３トランジスタＴＲ３からなっている。
【００２２】
また、前記ラッチ部３０は、前記第１ノードＮ１に伝達された信号を反転する第２インバータＩＶ２、前記第２インバータＩＶ２とラッチ構造とを形成する第３インバータＩＶ３、及び前記第２インバータＩＶ２の出力信号を反転する第４インバータＩＶ４からなっている。
【００２３】
この時、前記第４インバータＩＶ４から出力される信号が前記同期モード信号ｓｙｍである。
【００２４】
前記有効アドレス信号ｖａｄは、ハイイネーブル信号であるため、前記第１ナンドゲートＮＤ１から出力される前記第１有効アドレスパルス信号ｖａｐ１は、前記有効アドレス信号ｖａｄより短いイネーブルタイムを有するローイネーブル信号となる。前記第１有効アドレスパルス信号ｖａｐ１がイネーブルになると、前記制御部１０の前記第１トランジスタＴＲ１がターンオンするので、前記駆動部２０は前記クロックｃｌｋを反転して前記第１ノードＮ１に伝達する。その後、ラッチ部３０の前記第２及び第３インバータＩＶ２，ＩＶ３は、前記第１ノードＮ１に伝達された信号を格納する。そして、前記第４インバータＩＶ４は、前記第２インバータＩＶ２の出力信号を反転して前記同期モード信号ｓｙｍとして出力する。
【００２５】
しかし、前記第１有効アドレスパルス信号ｖａｐ１がディセーブルになると、前記制御部１０の前記第１トランジスタＴＲ１がターンオフするので、前記駆動部２０は前記クロックｃｌｋを前記第１ノードＮ１に伝達できなくなる。この時、前記ラッチ部３０の前記第２及び第３インバータＩＶ２，ＩＶ３に格納された信号から前記同期モード信号ｓｙｍは持続的に出力される。
【００２６】
このように前記同期モード検出回路は、入力される前記有効アドレス信号ｖａｄの制御によって、前記クロックｃｌｋを駆動及びラッチして前記同期モード信号ｓｙｍを生成する。その後、前記同期モード信号ｓｙｍを受信する装置は、前記クロックｃｌｋが入力されないと前記同期モード信号ｓｙｍがディセーブルになるので、現在非同期モード状態であることが把握でき、更に前記クロックｃｌｋの入力によって、前記同期モード信号ｓｙｍがイネーブルになると現在同期モード状態であることが把握できる。
【００２７】
図３は、本発明の他の実施形態に係わる半導体記憶装置の同期モード検出回路の構成を示すブロック図である。
図示した同期モード検出回路は、前記有効アドレス信号ｖａｄと前記クロックｃｌｋとを組み合わせて基準信号ｒｅｆを生成する第１信号組合部４０、前記基準信号ｒｅｆをラッチする第１ラッチ部５０、前記第１ラッチ部５０の出力信号と前記クロックｃｌｋとを組み合わせて検出パルス信号ｄｔｐを生成する第２信号組合部６０、前記有効アドレス信号ｖａｄのイネーブル有無に応じて前記検出パルス信号ｄｔｐの駆動及びラッチを制御する制御部７０、前記制御部７０の制御により前記検出パルス信号ｄｔｐを駆動する駆動部８０、及び前記駆動部８０で駆動された信号をラッチし、前記同期モード信号ｓｙｍを出力する第２ラッチ部９０からなっている。
【００２８】
前記第１信号組合部４０は、前記有効アドレス信号ｖａｄと前記クロックｃｌｋが有する電位レベルによって前記基準信号ｒｅｆを生成する。その後、前記基準信号ｒｅｆは、前記第１ラッチ部５０でラッチ及び駆動された後、前記第２信号組合部６０に伝達される。前記第２信号組合部６０は、前記第１ラッチ部５０から伝達された信号と前記クロックｃｌｋとを組み合わせて、前記検出パルス信号ｄｔｐを生成する。
【００２９】
前記有効アドレス信号ｖａｄがイネーブルになると、前記制御部７０は所定時間の間周辺電圧Ｖｐｅｒｉを前記駆動部８０に供給する。この時、前記駆動部８０は、前記検出パルス信号ｄｔｐを反転駆動して前記第２ラッチ部９０に伝達する。その後、前記第２ラッチ部９０は、前記駆動部８０から伝達された信号をラッチして格納し、これを再び反転して前記同期モード信号ｓｙｍとして出力する。
【００３０】
一方、前記周辺電圧Ｖｐｅｒｉが前記駆動部８０に供給されない区間では、前記駆動部８０が前記検出パルス信号ｄｔｐを反転駆動できなくなる。しかし、前記第２ラッチ部９０は、既に伝達された信号を保有し続けているため、前記同期モード信号ｓｙｍは持続的に出力される。
【００３１】
以下、前記同期モード検出回路に関するより詳しい説明は図４及び図５を参照して行う。
図４は図２に示した同期モード検出回路の詳細構成を示す回路図であり、図５は図４に示した同期モード検出回路の動作を説明するためのタイミング図である。
図４に示すように、前記第１信号組合部４０は、前記有効アドレス信号ｖａｄを反転する第５インバータＩＶ５、前記クロックｃｌｋを反転する第６インバータＩＶ６、前記第５インバータＩＶ５の出力信号と前記第６インバータＩＶ６の出力信号とを受信する第２ナンドゲートＮＤ２、前記第５インバータＩＶ５の出力信号と前記クロックｃｌｋとを受信する第１ノアゲートＮＲ１、ゲート端に前記第２ナンドゲートＮＤ２の出力信号が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が第２ノードＮ２に接続される第４トランジスタＴＲ４、及びゲート端に前記第１ノアゲートＮＲ１の出力信号が入力され、ドレーン端が前記第２ノードＮ２に連結され、かつソース端が接地される第５トランジスタＴＲ５からなっている。
この時、前記第２ノードＮ２に形成される信号が前記基準信号ｒｅｆである。
【００３２】
そして、前記第１ラッチ部５０は、前記基準信号ｒｅｆを反転する第７インバータＩＶ７、前記第７インバータＩＶ７とラッチ構造とを形成する第８インバータＩＶ８、及び前記第７インバータＩＶ７の出力信号を反転する第９インバータＩＶ９からなっている。
【００３３】
また、前記第２信号組合部６０は、前記クロックｃｌｋを反転する第１０インバータＩＶ１０、及び前記第９インバータＩＶ９の出力信号と前記第１０インバータＩＶ１０の出力信号とを受信して前記検出パルス信号ｄｔｐを出力する第２ノアゲートＮＲ２からなっている。
【００３４】
前記制御部７０は、前記有効アドレス信号ｖａｄを受信して第２有効アドレスパルス信号ｖａｐ２を出力する第２パルス発生器７１０、及び前記第２有効アドレスパルス信号ｖａｐ２のイネーブル有無に応じて前記周辺電圧Ｖｐｅｒｉを駆動する第２電圧ドライバー７２０からなっている。
【００３５】
この時、前記第２パルス発生器７１０は、前記有効アドレス信号ｖａｄを所定時間遅延させる第２遅延器ＤＬＹ２、前記第２遅延器ＤＬＹ２の出力信号を反転する第１１インバータＩＶ１１、及び前記有効アドレス信号ｖａｄと前記第１１インバータＩＶ１１の出力信号とを受信して前記第２有効アドレスパルス信号ｖａｐ２を出力する第３ナンドゲートＮＤ３からなっている。
【００３６】
また、前記第２電圧ドライバー７２０は、ゲート端に前記第２有効アドレスパルス信号ｖａｐ２が入力され、ソース端に前記周辺電圧Ｖｐｅｒｉが印加され、かつドレーン端が前記駆動部８０に接続される第６トランジスタＴＲ６からなっている。
【００３７】
そして、前記駆動部８０は、ゲート端に前記検出パルス信号ｄｔｐが入力され、ソース端が前記制御部７０の前記第６トランジスタＴＲ６のドレーン端に接続され、かつドレーン端が第３ノードＮ３に接続される第７トランジスタＴＲ７、及びゲート端に前記検出パルス信号ｄｔｐが入力され、ドレーン端が前記第３ノードＮ３に接続され、かつソース端が接地される第８トランジスタＴＲ８からなっている。
【００３８】
また、前記第２ラッチ部９０は、前記第３ノードＮ３に伝達された信号を反転する第１２インバータＩＶ１２、前記第１２インバータＩＶ１２とラッチ構造とを形成する第１３インバータＩＶ１３、及び前記第１２インバータＩＶ１２の出力信号を反転する第１４インバータＩＶ１４からなっている。
【００３９】
この時、前記第１４インバータＩＶ１４から出力される信号が前記同期モード信号ｓｙｍである。
【００４０】
図５には前記クロックｃｌｋ、／ＡＤＶ信号、前記有効アドレス信号ｖａｄ、前記第２有効アドレスパルス信号ｖａｐ２、前記第１ノアゲートＮＲ１の出力信号、前記第２ナンドゲートＮＤ２の出力信号、前記基準信号ｒｅｆ、前記検出パルス信号ｄｔｐ、及び前記同期モード信号ｓｙｍが示されている。
【００４１】
この時、同期モードと非同期モードとを区分するために、前記クロックｃｌｋが入力される区間と入力されない区間をそれぞれ示した。前記有効アドレス信号ｖａｄは、前記／ＡＤＶ信号の影響を受けてイネーブルになることが分かる。
【００４２】
前記有効アドレス信号ｖａｄがイネーブルになると、前記制御部７０の前記第３ナンドゲートＮＤ３から出力される前記第２有効アドレスパルス信号ｖａｐ２もまたイネーブルになる。この時、前記第２有効アドレスパルス信号ｖａｐ２は、前記有効アドレス信号ｖａｄの立ち上り時間の影響を受けてその立ち下がり時間が形成されており、前記有効アドレス信号ｖａｄより短いイネーブルタイムを有するローイネーブル信号である。図５のタイミング図は、このような前記第２有効アドレスパルス信号ｖａｐ２の特性を示している。
【００４３】
前記第１信号組合部４０の前記第１ノアゲートＮＲ１から出力される信号は、前記有効アドレス信号ｖａｄがイネーブルになる区間の間前記クロックｃｌｋの位相が反転した形態に形成される。そして、前記第２ナンドゲートＮＤ２から出力される信号は、前記有効アドレス信号ｖａｄがイネーブルになる区間の間にはハイレベルの電位を有するようになり、前記有効アドレス信号ｖａｄがディセーブルになる区間の間には前記クロックｃｌｋと同じ電位レベルを有するようになる。
【００４４】
前記第１ノアゲートＮＲ１の出力信号と前記第２ナンドゲートＮＤ２の出力信号が共にハイレベルの時、前記第１信号組合部４０の出力信号である前記基準信号ｒｅｆの電位はローレベルに遷移する。その後、前記第１ラッチ部５０は、この時の前記基準信号ｒｅｆを格納及び非反転駆動することによって、前記基準信号ｒｅｆのレベルを保持してこれを出力する。また、前記第１ノアゲートＮＲ１の出力信号と前記第２ナンドゲートＮＤ２の出力信号が共にローレベルの時、前記基準信号ｒｅｆの電位はハイレベルに遷移する。前述と同様に、前記第１ラッチ部５０はこの時の前記基準信号ｒｅｆを格納及び非反転駆動することによって、前記基準信号ｒｅｆのレベルを保持してこれを出力する。
【００４５】
そして、前記検出パルス信号ｄｔｐは、前記第１ラッチ部５０の出力信号がローレベルの時、前記クロックｃｌｋがハイレベルであればハイレベルの電位を有し、その他の場合はローレベルの電位を有する。
【００４６】
前記同期モード信号ｓｙｍは、前記第２有効アドレスパルス信号ｖａｐ２がイネーブルになる時点で前記検出パルス信号ｄｔｐが反転駆動及びラッチされて生成される。前記第２有効アドレスパルス信号ｖａｐ２が再びディセーブルになっても前記検出パルス信号ｄｔｐは既に生成された電位レベルを保持する。しかし、その後前記検出パルス信号ｄｔｐの立ち上り時間に前記同期モード信号ｓｙｍは立ち下がり時間を有するようになり、この時に形成されたローレベルの電位は、前記第２有効アドレスパルス信号ｖａｐ２がイネーブルになる時までに持続する。前記同期モード信号ｓｙｍは、ローイネーブル信号であるため、図５に示したように、前記クロックｃｌｋを検出して発生した前記検出パルス信号ｄｔｐによってイネーブルになり、非同期モードに入るとディセーブルになることが確認できる。
【００４７】
図１及び図２で説明した同期モード回路では、前記第１有効アドレスパルス信号ｖａｐ１がイネーブルになった時、前記クロックｃｌｋがハイレベルであれば、その後非同期モードに入ってもこれを検出できないという問題点があった。
【００４８】
しかし、図３及び図４で提示した同期モード回路では、前記第２有効アドレスパルス信号ｖａｐ２がイネーブルになった区間の間前記クロックｃｌｋではなく、前記検出パルス信号ｄｔｐを非反転駆動して前記同期モード信号ｓｙｍを生成するため、このような問題点を解決することができる。すなわち、前記検出パルス信号ｄｔｐは、前記有効アドレス信号ｖａｄと前記クロックｃｌｋとの組み合わせによって生成され、前記有効アドレス信号ｖａｄがイネーブルになった時、前記クロックｃｌｋがハイレベルになってもローレベルの電位を保持するため、非同期モードで前記同期モード信号ｓｙｍがハイレベルの電位を有するようになる。
【００４９】
このように前記同期モード検出回路は、有効アドレス信号ｖａｄの制御によって、前記クロックｃｌｋを駆動及びラッチして前記同期モード信号ｓｙｍを生成する。その後、前記同期モード信号ｓｙｍを受信した装置は、前記クロックｃｌｋが入力されなければ前記同期モード信号ｓｙｍがディセーブルになるため、現在非同期モード状態であることが把握でき、また前記クロックｃｌｋの入力によって前記同期モード信号ｓｙｍがイネーブルになると現在同期モード状態であることが把握できる。
【００５０】
上述したように、本発明に係わる半導体記憶装置の同期モード検出回路を適用すればクロックを選択的に活用しなければならない半導体記憶装置の技術的限界を克服することができる。すなわち、クロックの選択的な入力によって同期モードと非同期モードとを区分して動作するため、半導体記憶装置内の各回路は動作モードが変化しても容易に対応することができる。また、非同期モードを認知できない副作用を解決できる回路を適用することによって、同期モード検出回路の技術的完成度を向上させることもできる。
【００５１】
このように、本発明の属する技術分野の当業者であれば本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施できることを理解するはずである。以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態に係わる半導体記憶装置の同期モード検出回路の構成を示すブロック図である。
【図２】図１に示した同期モード検出回路の詳細構成を示す回路図である。
【図３】本発明の他の実施形態に係わる半導体記憶装置の同期モード検出回路の構成を示すブロック図である。
【図４】図３に示した同期モード検出回路の詳細構成を示す回路図である。
【図５】図４に示した同期モード検出回路の動作を説明するためのタイミング図である。
【符号の説明】
【００５３】
Ｎ１〜Ｎ３…第１〜３ノード
Ｖｐｅｒｉ…周辺電圧
ｃｌｋ…クロック
ｄｔｐ…検出パルス信号
ｒｅｆ…基準信号
ｓｙｍ…同期モード信号
ｖａｄ…有効アドレス信号
１０…制御部
２０…駆動部
３０…ラッチ部
４０…第１信号組合部
５０…第１ラッチ部
６０…第２信号組合部
７０…制御部
８０…駆動部
９０…第２ラッチ部
１１０…第１パルス発生器
１２０…第１電圧ドライバー
７１０…第２パルス発生器
７２０…第２電圧ドライバー
【特許請求の範囲】
【請求項１】
有効アドレス信号のイネーブル有無に応じてクロックの駆動を制御する制御部と、
前記制御部の制御によって前記クロックを駆動する駆動部と、
前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部と、
を含むことを特徴とする半導体記憶装置の同期モード検出回路。
【請求項２】
前記制御部は、
前記有効アドレス信号を受信して有効アドレスパルス信号を出力するパルス発生器と、
前記有効アドレスパルス信号のイネーブル有無に応じて周辺電圧を駆動する電圧ドライバーと、
を含むことを特徴とする請求項１に記載の半導体記憶装置の同期モード検出回路。
【請求項３】
前記電圧ドライバーは、ゲート端に前記有効アドレスパルス信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタを含むことを特徴とする請求項２に記載の半導体記憶装置の同期モード検出回路。
【請求項４】
有効アドレス信号がイネーブルになれば有効アドレスパルス信号を発生して駆動部への第１電圧の供給を制御する制御部と、
クロックがハイレベルであれば前記第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動する前記駆動部と、
前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部と、
を含むことを特徴とする半導体記憶装置の同期モード検出回路。
【請求項５】
前記制御部は、
前記有効アドレス信号を受信して有効アドレスパルス信号を出力するパルス発生器と、
前記有効アドレスパルス信号のイネーブル有無に応じて前記第１電圧を駆動する電圧ドライバーと、
を含むことを特徴とする請求項４に記載の半導体記憶装置の同期モード検出回路。
【請求項６】
前記電圧ドライバーは、ゲート端に前記有効アドレスパルス信号が入力され、ソース端に前記第１電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタを含むことを特徴とする請求項５に記載の半導体記憶装置の同期モード検出回路。
【請求項７】
前記駆動部は、
ゲート端に前記クロックが入力され、ソース端が前記制御部に接続され、かつドレーン端が第１ノードに接続される第２トランジスタと、
ゲート端に前記クロックが入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第３トランジスタと、
を含み、
前記第１ノードが出力端であることを特徴とする請求項３又は６に記載の半導体記憶装置の同期モード検出回路。
【請求項８】
前記ラッチ部は、前記駆動部から伝達された信号に対するラッチ構造を形成する２つのインバータを含み、前記同期モード信号を出力することを特徴とする請求項１又は４に記載の半導体記憶装置の同期モード検出回路。
【請求項９】
有効アドレス信号とクロックを組み合わせて基準信号を生成する第１信号組合部と、
前記基準信号をラッチする第１ラッチ部と、
前記第１ラッチ部の出力信号と前記クロックを組み合わせて検出パルス信号を生成する第２信号組合部と、
前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御する制御部と、
前記制御部の制御によって前記検出パルス信号を駆動する駆動部と、
前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部と、
を含むことを特徴とする半導体記憶装置の同期モード検出回路。
【請求項１０】
前記第１信号組合部は、
前記有効アドレス信号を反転する第１インバータと、
前記クロックを反転する第２インバータと、
前記第１インバータの出力信号と前記第２インバータの出力信号を受信するナンドゲートと、
前記第１インバータの出力信号と前記クロックを受信するノアゲートと、
ゲート端に前記ナンドゲートの出力信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端に前記ノアゲートの出力信号が入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第２トランジスタと、
を含み、
前記第２ノードから前記基準信号を出力することを特徴とする請求項９に記載の半導体記憶装置の同期モード検出回路。
【請求項１１】
前記制御部は、
前記有効アドレス信号を受信して有効アドレスパルス信号を出力するパルス発生器と、
前記有効アドレスパルス信号のイネーブル有無に応じて周辺電圧を駆動する電圧ドライバーと、
を含むことを特徴とする請求項９に記載の半導体記憶装置の同期モード検出回路。
【請求項１２】
前記電圧ドライバーは、ゲート端に前記有効アドレスパルス信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタを含むことを特徴とする請求項１１に記載の半導体記憶装置の同期モード検出回路。
【請求項１３】
有効アドレス信号のイネーブル有無に応じてクロックを駆動して第１及び第２信号を生成し、前記第１及び第２信号から基準信号を生成する第１信号組合部と、
前記基準信号をラッチする第１ラッチ部と、
前記第１ラッチ部の出力信号の電位がハイレベルであればローレベルの電位を形成し、前記第１ラッチ部の出力信号の電位がローレベルであれば前記クロックが非反転駆動された電位レベルを形成する検出パルス信号を生成する第２信号組合部と、
前記有効アドレス信号がイネーブルになれば有効アドレスパルス信号を発生して駆動部への第１電圧の供給を制御する制御部と、
前記クロックがハイレベルであれば前記第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動する前記駆動部と、
前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部と、
を含むことを特徴とする半導体記憶装置の同期モード検出回路。
【請求項１４】
前記第１信号組合部は、
前記有効アドレス信号を反転する第１インバータと、
前記クロックを反転する第２インバータと、
前記第１インバータの出力信号と前記第２インバータの出力信号を受信するナンドゲートと、
前記第１インバータの出力信号と前記クロックを受信するノアゲートと、
ゲート端に前記ナンドゲートの出力信号が入力され、ソース端に前記第１電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端に前記ノアゲートの出力信号が入力され、ドレーン端が前記第２ノードに接続され、かつソース端が接地される第２トランジスタと、
を含み、
前記第２ノードから前記基準信号を出力することを特徴とする請求項１３に記載の半導体記憶装置の同期モード検出回路。
【請求項１５】
第１ラッチ部は、
前記基準信号を反転する第１インバータと、
前記第１インバータとラッチ構造を形成する第２インバータと、
前記第１インバータの出力信号を反転する第３インバータと、
を含むことを特徴とする請求項９又は１３に記載の半導体記憶装置の同期モード検出回路。
【請求項１６】
前記第２信号組合部は、
前記クロックを反転するインバータと、
前記インバータの出力信号と前記第１ラッチ部の出力信号とを受信して前記検出パルス信号を出力するノアゲートと、
を含むことを特徴とする請求項９又は１３に記載の半導体記憶装置の同期モード検出回路。
【請求項１７】
前記制御部は、
前記有効アドレス信号を受信して有効アドレスパルス信号を出力するパルス発生器と、
前記有効アドレスパルス信号のイネーブル有無に応じて前記第１電圧を駆動する電圧ドライバーと、
を含むことを特徴とする請求項１３に記載の半導体記憶装置の同期モード検出回路。
【請求項１８】
前記パルス発生器は、
前記有効アドレス信号を所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転するインバータと、
前記有効アドレス信号と前記インバータの出力信号とを受信して有効アドレスパルス信号を出力するナンドゲートと、
を含むことを特徴とする請求項２、５、１１及び１７のいずれか一つに記載の半導体記憶装置の同期モード検出回路。
【請求項１９】
前記電圧ドライバーは、ゲート端に前記有効アドレスパルス信号が入力され、ソース端に前記第１電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタを含むことを特徴とする請求項１７に記載の半導体記憶装置の同期モード検出回路。
【請求項２０】
前記駆動部は、
ゲート端に前記検出パルス信号が入力され、ソース端が前記制御部に接続され、かつドレーン端が第１ノードに接続される第２トランジスタと、
ゲート端に前記検出パルス信号が入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第３トランジスタと、
を含むことを特徴とする請求項１２又は１９に記載の半導体記憶装置の同期モード検出回路。
【請求項２１】
前記第２ラッチ部は、前記駆動部から伝達された信号に対するラッチ構造を形成する２つのインバータを含み、前記同期モード信号を出力することを特徴とする請求項９又は１３に記載の半導体記憶装置の同期モード検出回路。
【請求項２２】
前記第１トランジスタのドレーン端は、前記第２トランジスタのソース端に接続されることを特徴とする請求項７又は２０に記載の半導体記憶装置の同期モード検出回路。
【請求項２３】
前記第１電圧は、周辺電圧であることを特徴とする請求項４又は１３に記載の半導体記憶装置の同期モード検出回路。
【請求項２４】
前記有効アドレス信号は、有効アドレスコマンドを反転して生成されたハイイネーブル信号であることを特徴とする請求項１、４、９及び１３のいずれか一つに記載の半導体記憶装置の同期モード検出回路。
【請求項２５】
前記有効アドレスパルス信号は、前記有効アドレス信号に比べて短いイネーブルタイムを有するローイネーブル信号であることを特徴とする請求項２、５、１１及び１７のいずれかに記載の半導体記憶装置の同期モード検出回路。
【請求項２６】
ａ）有効アドレス信号のイネーブル有無に応じてクロックの駆動を制御するステップと、
ｂ）前記ａ）ステップの制御により前記クロックを駆動するステップと、
ｃ）前記ｂ）ステップで駆動された信号をラッチし、同期モード信号を出力するステップと、
を含むことを特徴とする半導体記憶装置の同期モード検出方法。
【請求項２７】
前記ａ）ステップは、前記有効アドレス信号がイネーブルになれば有効アドレスパルス信号を生成し、前記有効アドレスパルス信号のイネーブル有無に応じて前記クロックの駆動に用いられる第１電圧を供給又は遮断するステップであることを特徴とする請求項２６に記載の半導体記憶装置の同期モード検出方法。
【請求項２８】
前記ｂ）ステップは、前記クロックがハイレベルであれば第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動するステップであることを特徴とする請求項２６に記載の半導体記憶装置の同期モード検出方法。
【請求項２９】
ａ）有効アドレス信号とクロックを組み合わせて基準信号を生成するステップと、
ｂ）前記基準信号をラッチするステップと、
ｃ）前記ラッチされた信号と前記クロックを組み合わせて検出パルス信号を生成するステップと、
ｄ）前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御するステップと、
ｅ）前記ｄ）ステップの制御により前記検出パルス信号を駆動するステップと、
ｆ）前記ｅ）ステップで駆動された信号をラッチし、同期モード信号を出力するステップと、
を含むことを特徴とする半導体記憶装置の同期モード検出方法。
【請求項３０】
前記ａ）ステップは、前記有効アドレス信号のイネーブル有無に応じてクロックを駆動して第１及び第２信号を生成し、前記第１及び第２信号から基準信号を生成するステップであることを特徴とする請求項２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３１】
前記ｃ）ステップは、前記ｂ）ステップでラッチされた信号の電位がハイレベルであればローレベルの電位を形成し、前記ｂ）ステップでラッチされた出力信号の電位がローレベルであれば前記クロックが非反転駆動された電位レベルを形成する検出パルス信号を生成するステップであることを特徴とする請求項２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３２】
前記ｄ）ステップは、前記有効アドレス信号がイネーブルになれば有効アドレスパルス信号を生成し、前記有効アドレスパルス信号のイネーブル有無に応じて前記クロックの駆動に用いられる第１電圧を供給又は遮断するステップであることを特徴とする請求項２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３３】
前記ｅ）ステップは、前記クロックがハイレベルであれば第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動するステップであることを特徴とする請求項２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３４】
前記有効アドレス信号は、有効アドレスコマンドを反転して生成されたハイイネーブル信号であることを特徴とする請求項２６又は２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３５】
前記有効アドレスパルス信号は、前記有効アドレス信号に比べて短いイネーブルタイムを有するローイネーブル信号であることを特徴とする請求項２７又は３２に記載の半導体記憶装置の同期モード検出方法。
【請求項３６】
前記第１電圧は、周辺電圧であることを特徴とする請求項２７、２８、３２、及び３３のいずれか一つに記載の半導体記憶装置の同期モード検出方法。
【請求項１】
有効アドレス信号のイネーブル有無に応じてクロックの駆動を制御する制御部と、
前記制御部の制御によって前記クロックを駆動する駆動部と、
前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部と、
を含むことを特徴とする半導体記憶装置の同期モード検出回路。
【請求項２】
前記制御部は、
前記有効アドレス信号を受信して有効アドレスパルス信号を出力するパルス発生器と、
前記有効アドレスパルス信号のイネーブル有無に応じて周辺電圧を駆動する電圧ドライバーと、
を含むことを特徴とする請求項１に記載の半導体記憶装置の同期モード検出回路。
【請求項３】
前記電圧ドライバーは、ゲート端に前記有効アドレスパルス信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタを含むことを特徴とする請求項２に記載の半導体記憶装置の同期モード検出回路。
【請求項４】
有効アドレス信号がイネーブルになれば有効アドレスパルス信号を発生して駆動部への第１電圧の供給を制御する制御部と、
クロックがハイレベルであれば前記第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動する前記駆動部と、
前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部と、
を含むことを特徴とする半導体記憶装置の同期モード検出回路。
【請求項５】
前記制御部は、
前記有効アドレス信号を受信して有効アドレスパルス信号を出力するパルス発生器と、
前記有効アドレスパルス信号のイネーブル有無に応じて前記第１電圧を駆動する電圧ドライバーと、
を含むことを特徴とする請求項４に記載の半導体記憶装置の同期モード検出回路。
【請求項６】
前記電圧ドライバーは、ゲート端に前記有効アドレスパルス信号が入力され、ソース端に前記第１電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタを含むことを特徴とする請求項５に記載の半導体記憶装置の同期モード検出回路。
【請求項７】
前記駆動部は、
ゲート端に前記クロックが入力され、ソース端が前記制御部に接続され、かつドレーン端が第１ノードに接続される第２トランジスタと、
ゲート端に前記クロックが入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第３トランジスタと、
を含み、
前記第１ノードが出力端であることを特徴とする請求項３又は６に記載の半導体記憶装置の同期モード検出回路。
【請求項８】
前記ラッチ部は、前記駆動部から伝達された信号に対するラッチ構造を形成する２つのインバータを含み、前記同期モード信号を出力することを特徴とする請求項１又は４に記載の半導体記憶装置の同期モード検出回路。
【請求項９】
有効アドレス信号とクロックを組み合わせて基準信号を生成する第１信号組合部と、
前記基準信号をラッチする第１ラッチ部と、
前記第１ラッチ部の出力信号と前記クロックを組み合わせて検出パルス信号を生成する第２信号組合部と、
前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御する制御部と、
前記制御部の制御によって前記検出パルス信号を駆動する駆動部と、
前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部と、
を含むことを特徴とする半導体記憶装置の同期モード検出回路。
【請求項１０】
前記第１信号組合部は、
前記有効アドレス信号を反転する第１インバータと、
前記クロックを反転する第２インバータと、
前記第１インバータの出力信号と前記第２インバータの出力信号を受信するナンドゲートと、
前記第１インバータの出力信号と前記クロックを受信するノアゲートと、
ゲート端に前記ナンドゲートの出力信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端に前記ノアゲートの出力信号が入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第２トランジスタと、
を含み、
前記第２ノードから前記基準信号を出力することを特徴とする請求項９に記載の半導体記憶装置の同期モード検出回路。
【請求項１１】
前記制御部は、
前記有効アドレス信号を受信して有効アドレスパルス信号を出力するパルス発生器と、
前記有効アドレスパルス信号のイネーブル有無に応じて周辺電圧を駆動する電圧ドライバーと、
を含むことを特徴とする請求項９に記載の半導体記憶装置の同期モード検出回路。
【請求項１２】
前記電圧ドライバーは、ゲート端に前記有効アドレスパルス信号が入力され、ソース端に前記周辺電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタを含むことを特徴とする請求項１１に記載の半導体記憶装置の同期モード検出回路。
【請求項１３】
有効アドレス信号のイネーブル有無に応じてクロックを駆動して第１及び第２信号を生成し、前記第１及び第２信号から基準信号を生成する第１信号組合部と、
前記基準信号をラッチする第１ラッチ部と、
前記第１ラッチ部の出力信号の電位がハイレベルであればローレベルの電位を形成し、前記第１ラッチ部の出力信号の電位がローレベルであれば前記クロックが非反転駆動された電位レベルを形成する検出パルス信号を生成する第２信号組合部と、
前記有効アドレス信号がイネーブルになれば有効アドレスパルス信号を発生して駆動部への第１電圧の供給を制御する制御部と、
前記クロックがハイレベルであれば前記第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動する前記駆動部と、
前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部と、
を含むことを特徴とする半導体記憶装置の同期モード検出回路。
【請求項１４】
前記第１信号組合部は、
前記有効アドレス信号を反転する第１インバータと、
前記クロックを反転する第２インバータと、
前記第１インバータの出力信号と前記第２インバータの出力信号を受信するナンドゲートと、
前記第１インバータの出力信号と前記クロックを受信するノアゲートと、
ゲート端に前記ナンドゲートの出力信号が入力され、ソース端に前記第１電圧が印加され、かつドレーン端が第１ノードに接続される第１トランジスタと、
ゲート端に前記ノアゲートの出力信号が入力され、ドレーン端が前記第２ノードに接続され、かつソース端が接地される第２トランジスタと、
を含み、
前記第２ノードから前記基準信号を出力することを特徴とする請求項１３に記載の半導体記憶装置の同期モード検出回路。
【請求項１５】
第１ラッチ部は、
前記基準信号を反転する第１インバータと、
前記第１インバータとラッチ構造を形成する第２インバータと、
前記第１インバータの出力信号を反転する第３インバータと、
を含むことを特徴とする請求項９又は１３に記載の半導体記憶装置の同期モード検出回路。
【請求項１６】
前記第２信号組合部は、
前記クロックを反転するインバータと、
前記インバータの出力信号と前記第１ラッチ部の出力信号とを受信して前記検出パルス信号を出力するノアゲートと、
を含むことを特徴とする請求項９又は１３に記載の半導体記憶装置の同期モード検出回路。
【請求項１７】
前記制御部は、
前記有効アドレス信号を受信して有効アドレスパルス信号を出力するパルス発生器と、
前記有効アドレスパルス信号のイネーブル有無に応じて前記第１電圧を駆動する電圧ドライバーと、
を含むことを特徴とする請求項１３に記載の半導体記憶装置の同期モード検出回路。
【請求項１８】
前記パルス発生器は、
前記有効アドレス信号を所定時間遅延させる遅延器と、
前記遅延器の出力信号を反転するインバータと、
前記有効アドレス信号と前記インバータの出力信号とを受信して有効アドレスパルス信号を出力するナンドゲートと、
を含むことを特徴とする請求項２、５、１１及び１７のいずれか一つに記載の半導体記憶装置の同期モード検出回路。
【請求項１９】
前記電圧ドライバーは、ゲート端に前記有効アドレスパルス信号が入力され、ソース端に前記第１電圧が印加され、かつドレーン端が前記駆動部に接続される第１トランジスタを含むことを特徴とする請求項１７に記載の半導体記憶装置の同期モード検出回路。
【請求項２０】
前記駆動部は、
ゲート端に前記検出パルス信号が入力され、ソース端が前記制御部に接続され、かつドレーン端が第１ノードに接続される第２トランジスタと、
ゲート端に前記検出パルス信号が入力され、ドレーン端が前記第１ノードに接続され、かつソース端が接地される第３トランジスタと、
を含むことを特徴とする請求項１２又は１９に記載の半導体記憶装置の同期モード検出回路。
【請求項２１】
前記第２ラッチ部は、前記駆動部から伝達された信号に対するラッチ構造を形成する２つのインバータを含み、前記同期モード信号を出力することを特徴とする請求項９又は１３に記載の半導体記憶装置の同期モード検出回路。
【請求項２２】
前記第１トランジスタのドレーン端は、前記第２トランジスタのソース端に接続されることを特徴とする請求項７又は２０に記載の半導体記憶装置の同期モード検出回路。
【請求項２３】
前記第１電圧は、周辺電圧であることを特徴とする請求項４又は１３に記載の半導体記憶装置の同期モード検出回路。
【請求項２４】
前記有効アドレス信号は、有効アドレスコマンドを反転して生成されたハイイネーブル信号であることを特徴とする請求項１、４、９及び１３のいずれか一つに記載の半導体記憶装置の同期モード検出回路。
【請求項２５】
前記有効アドレスパルス信号は、前記有効アドレス信号に比べて短いイネーブルタイムを有するローイネーブル信号であることを特徴とする請求項２、５、１１及び１７のいずれかに記載の半導体記憶装置の同期モード検出回路。
【請求項２６】
ａ）有効アドレス信号のイネーブル有無に応じてクロックの駆動を制御するステップと、
ｂ）前記ａ）ステップの制御により前記クロックを駆動するステップと、
ｃ）前記ｂ）ステップで駆動された信号をラッチし、同期モード信号を出力するステップと、
を含むことを特徴とする半導体記憶装置の同期モード検出方法。
【請求項２７】
前記ａ）ステップは、前記有効アドレス信号がイネーブルになれば有効アドレスパルス信号を生成し、前記有効アドレスパルス信号のイネーブル有無に応じて前記クロックの駆動に用いられる第１電圧を供給又は遮断するステップであることを特徴とする請求項２６に記載の半導体記憶装置の同期モード検出方法。
【請求項２８】
前記ｂ）ステップは、前記クロックがハイレベルであれば第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動するステップであることを特徴とする請求項２６に記載の半導体記憶装置の同期モード検出方法。
【請求項２９】
ａ）有効アドレス信号とクロックを組み合わせて基準信号を生成するステップと、
ｂ）前記基準信号をラッチするステップと、
ｃ）前記ラッチされた信号と前記クロックを組み合わせて検出パルス信号を生成するステップと、
ｄ）前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御するステップと、
ｅ）前記ｄ）ステップの制御により前記検出パルス信号を駆動するステップと、
ｆ）前記ｅ）ステップで駆動された信号をラッチし、同期モード信号を出力するステップと、
を含むことを特徴とする半導体記憶装置の同期モード検出方法。
【請求項３０】
前記ａ）ステップは、前記有効アドレス信号のイネーブル有無に応じてクロックを駆動して第１及び第２信号を生成し、前記第１及び第２信号から基準信号を生成するステップであることを特徴とする請求項２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３１】
前記ｃ）ステップは、前記ｂ）ステップでラッチされた信号の電位がハイレベルであればローレベルの電位を形成し、前記ｂ）ステップでラッチされた出力信号の電位がローレベルであれば前記クロックが非反転駆動された電位レベルを形成する検出パルス信号を生成するステップであることを特徴とする請求項２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３２】
前記ｄ）ステップは、前記有効アドレス信号がイネーブルになれば有効アドレスパルス信号を生成し、前記有効アドレスパルス信号のイネーブル有無に応じて前記クロックの駆動に用いられる第１電圧を供給又は遮断するステップであることを特徴とする請求項２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３３】
前記ｅ）ステップは、前記クロックがハイレベルであれば第１電圧の供給有無に関わらず前記クロックを反転駆動し、前記クロックがローレベルであれば前記第１電圧が供給される時に前記クロックを反転駆動するステップであることを特徴とする請求項２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３４】
前記有効アドレス信号は、有効アドレスコマンドを反転して生成されたハイイネーブル信号であることを特徴とする請求項２６又は２９に記載の半導体記憶装置の同期モード検出方法。
【請求項３５】
前記有効アドレスパルス信号は、前記有効アドレス信号に比べて短いイネーブルタイムを有するローイネーブル信号であることを特徴とする請求項２７又は３２に記載の半導体記憶装置の同期モード検出方法。
【請求項３６】
前記第１電圧は、周辺電圧であることを特徴とする請求項２７、２８、３２、及び３３のいずれか一つに記載の半導体記憶装置の同期モード検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２４２２１１（Ｐ２００７−２４２２１１Ａ）
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００６−３５２９４１（Ｐ２００６−３５２９４１）
【出願日】平成１８年１２月２７日（２００６．１２．２７）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願日】平成１８年１２月２７日（２００６．１２．２７）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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