速度判定方法、速度判定回路および速度判定装置
【課題】伝送速度の判定を高速に行う。
【解決手段】入力端子１への入力信号に含まれるプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延素子２，３と、該遅延素子２，３から出力する前記２つの信号の論理を比較する一致検出回路４と、該一致検出回路４の出力信号を積分する積分回路６と、該積分回路６で得られた信号を閾値Ｖrefと比較して判定結果を出力する比較回路７とを備える。
【解決手段】入力端子１への入力信号に含まれるプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延素子２，３と、該遅延素子２，３から出力する前記２つの信号の論理を比較する一致検出回路４と、該一致検出回路４の出力信号を積分する積分回路６と、該積分回路６で得られた信号を閾値Ｖrefと比較して判定結果を出力する比較回路７とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の伝送速度（ビットレート）のいずれの信号が伝送されているか分からない信号伝送方式において、伝送されている信号の伝送速度を判別する方法、回路および装置に係り、特に、時間とともに伝送速度が高速に変化する信号伝送方式において、高速に伝送速度を判定する方法、回路および装置に関するものである。
【背景技術】
【０００２】
インターネットの普及に伴い、通信事業者によって様々な伝送速度のサービスが提供されているが、伝送速度毎に異なる伝送装置を用いるため、保守運用コストが増大している。このコスト増大を防ぐために、伝送装置の単一品種化が求められている。複数の伝送速度に対応可能な伝送装置が提案され、装置内部で伝送速度の判定を行い（特許文献１）、速度に応じて受光感度を切り換える機構も提案されている（特許文献２）。
【０００３】
これら伝送速度を判定する速度判定回路は、大別すると２種類の方式に分類される。信号のエッジ部分（“０”／“１”の論理符号の切換部）を一定時間幅のパルスとして出力し、それを時間で積分することによって、信号の切り換わり頻度（即ち伝送速度）を特定する方式（特許文献１：以下、エッジ検出方式と呼ぶ）か、もしくは信号に含まれる同符号連続信号の低周波成分を検出することで伝送速度を特定する方式（特許文献２：以下、低周波検出方式と呼ぶ）の２つである。両方式とも伝送速度を特定した後は、特定された伝送速度で恒常的に使用することを前提としており、時々刻々と変化する伝送速度に高速に追従することを念頭に置いていない。これは、以下の理由による。
【０００４】
エッジ検出方式は信号のエッジ部分を検出するが、エッジの密度は信号に含まれる同符号連続によって変化する。低速信号でも交番信号ならある程度のエッジ密度が得られるが、高速信号でも長い連続符号が多く含まれる場合、エッジの密度は低くなってしまう。このため、判定精度を高めるためにはある程度の時間（一般的にはビット数にして１万から百万ビット程度の時間）をかけて統計的に判定する必要があるため、エッジ信号の積分時間が長くなってしまう。また、低周波検出方式はその名の通り低周波成分を検出するため、低域透過フィルタの帯域を低周波とする必要があり、このフィルタの時定数がエッジ検出方式における積分回路と同様の大きなオーダとなってしまう。
【０００５】
近年、複数のユーザを１つの局内装置で取り扱うポイント・トゥー・マルチポイント型ネットワークが普及し、伝送速度の多様化に伴い、異なる伝送速度のユーザを収容したいという要望が高まりを見せているが、上記の理由により、従来の速度判定回路を用いて、高速に伝送速度が切り換わる信号に対して、即時伝送速度を判定する機能を実現するのは困難である。
【特許文献１】特開２０００−４０９６０公報
【特許文献２】ＷＯ ２００５／０７８９２７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記に述べたように、従来技術の速度判定回路は判定に時間がかかるため、時間とともに伝送速度が高速に変化する信号伝送方式において、高速に伝送速度を判定することができない。
【０００７】
本発明の目的は、従来技術と比べて高速に伝送速度の判定を可能とする速度判定方法、速度判定回路および速度判定装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明の速度判定方法は、入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを判別して、前記入力信号の速度を判定することを特徴とする。
請求項２にかかる発明は、請求項１に記載の速度判定方法において、前記同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別することを特徴とする。
請求項３にかかる発明の速度判定回路は、入力信号から該入力信号に含まれる固有のプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延手段と、該遅延手段から出力する前記２つの信号の論理を比較する一致検出手段と、該一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする。
請求項４にかかる発明の速度判定回路は、入力信号から該入力信号に含まれる固有のプリアンブル信号のパターン周期の２分の１の奇数倍に相当する遅延差をもつ２つの信号を生成する遅延手段と、該遅延手段から出力する前記２つの信号の論理を比較する不一致検出手段と、該不一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする。
請求項５にかかる発明は、請戎項３又は４に記載の速度判定回路において、前記積分手段は、判定しようとする伝送速度の信号のプリアンブル信号受信時間に相当する積分時定数が設定されていることを特徴とする。
請求項６にかかる発明の速度判定装置は、共通の入力端子に請求項３、４又は５に記載の速度判定回路を複数個接続し、各速度判定回路が各々有する前記遅延差、前記積分手段の積分時定数を異なる値とすることで、複数の速度の判定を可能としたことを特徴とする。
請求項７にかかる発明の速度判定装置は、請求項３、４、５又は６に記載の速度判定回路の判定結果を記憶する記憶回路を備え、該記憶回路は判定結果が変更になるまで前の判定結果を保持することを特徴とする。
請求項８にかかる発明は、請求項６を引用する請求項７に記載の速度判定装置において、使用する複数の速度判定回路のうち、２以上の速度判定回路が自己が担当する伝送速度であると同時に判定したとき、該２以上の速度判定回路のうち、最も高速な信号の判定を担当する速度判定回路の判定を優先することを特徴とする。
請求項９にかかる発明は、請求項７に記載の速度判定装置において、請求項３に記載の１つの速度判定回路を低速信号の速度判定回路とし、請求項４に記載の１つの速度判定回路を高速信号の速度判定回路として、各々共通の入力端子に接続し、前記請求項３に記載の速度判定回路の判定出力信号を立ち上がりエッジ部にパルス幅圧縮するパルス圧縮手段を設けたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、従来回路のようにランダム符号から作り出した“０”、“１”をある程度含む論理符号を積分して判定するのではなく、信号の伝送速度が変化した際に、信号の先頭部分に付加される既知のプリアンブル信号の同一パターンの繰り返しを判別するものであり、より詳しくはその同一パターンの繰り返しを同符号連続信号に変換し、信号に含まれる同符号連続長よりは長いものの、従来回路に要していた時定数に比べて１桁から３桁程度短い（数十ビットから数千ビット程度の長さの）同符号連続信号を発生させることで、積分時間を該発生させた同符号連続信号長と同程度に短縮化できるため、プリアンブル信号受信時間内に高速に速度を判定することが出来る。
【発明を実施するための最良の形態】
【００１０】
＜第１の実施例＞
図１に本発明の第１の実施例の速度判定回路の構成を示す。図中の符号は、１は入力端子、２、３は遅延素子、４は一致検出回路（排他的否定論理和回路）、５は終端回路、６は積分回路（時定数はτ０）、７は比較回路、８は電源もしくは接地、９は参照電位入力端子、１０は出力端子、を示す（図中のアルファベットの説明は図２の説明文に記載）。本実施例では簡単のために、伝送される信号の速度は高低の２種類とする。
【００１１】
まず、一致検出回路４のノードＡ，Ｂに接続されている遅延素子２，３は、それら遅延素子２と３の遅延時間差が本回路に入力される高速信号のプリアンブル信号の同一パターンの繰り返し周期の整数倍の長さに調整されている。図中、便宜上、遅延素子２と３の両方を接続した例を示したが、一方の遅延素子の遅延時間が前記整数倍の長さと等しければ、どちらか一方の遅延素子のみでも構わない。また、遅延素子２，３の入力側端子は入力端子１に接続されている例を示したが、各々が物理的に分離されていても良い。また、同相入力信号でなく差動入力信号を入力する際には、一致検出回路４を排他的論理和回路に変更すれば同様の効果が得られる。積分回路６は、比較回転７に積分回路６の時定数（τ０）と同等の応答速度のものを使用すれば、省略可能である。
【００１２】
図２に本発明の第１実施例の動作を示すタイムチャートを示す。図中の符号は、図１に記載の同一の符号で示したノードの電位を示す。図２（ａ）は第１実施例に高速信号が入ったときの動作を、図２（ｂ）は低速信号が入ったときの動作を示す。図２（ａ）に示すように、ここではプリアンブル周期を「１１００１０」の６ビットとし、６ビット分（プリアンブルパターン周期の１倍）の遅延時間差Ｄ０を遅延素子２と３の間に設けたときの動作を示している。ノードＡとＢの信号は遅延時間差Ｄ０をもって一致検出回路４に入力され、その出力がノードＣに電位として出力される。無信号状態からプリアンブルの先頭部分に移る部分で、１周期分の不一致による符号“０”を出力するものの、プリアンブル部分は符号“１”の同符号連続（図中τ０で示した部分）となることが分かる。
【００１３】
積分回路６はその時定数をτ０程度となるように設計することで、プリアンブル程度の長さの同符号連続に対して反応し、ノードＤに比較回路７の閾値（参照電位：Ｖref）を越える電位を出力できる。その後ペイロード部分のランダムな信号が入力されると、一致出力はマーク率２分の１の信号同士の一致を出力するので、出力信号も確率的にマーク率２分の１となり、ノードＤの積分出力は“１”の同符号連続時の半分（厳密には、（ＶＨ＋ＶＬ）／２。ここでＶＨは論理符号“１”のＨＩ電位、ＶＬは符号“０”のＬＯＷ電位を表す）の平均電位に低下する。その結果、比較回路７の出力端子１０には、プリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号が出力されることになる。
【００１４】
一方、図２（ｂ）に示すように、低速信号が入力された場合には、ノードＡ，Ｂ間の遅延時間差が低速信号のプリアンブル周期（ここでは高速信号と同一パターンで速度が３分の１の場合を例として示している）と合っていないため、プリアンブル部分の一致出力は“１”の同符号連続とはならない（ここではマーク率３分の１の信号となっている）。このため、積分回路６の出力は比較回路７の閾値を越えることがないので、比較回路７の出力端子１０にはパルス信号が出力されない。
【００１５】
以上、説明したように、第１実施例の構成を用いることで、より低速な信号には反応せずに、特定のビットレートの信号のプリアンブル部の受信時にパルスを出力する速度判定回路を構成することが出来る。ただし、低速信号に高速信号のプリアンブル長と同程度の同符号連続が含まれる場合は、同符号連続部の一致出力の積分値が閾値を超える可能性があるので、低速信号の同符号連続長よりも高速信号のプリアンブル長が十分長い場合においてのみ有効である。図中、信号入力前の無信号状態の長さは無視できる程度に短く、従ってノードＤの初期値は、１つ前の信号のペイロード部分に対する出力電位（（ＶＨ＋ＶＬ）／２）とした。ただし、信号と信号の間に、高速信号のプリアンブル長より長い無信号状態が存在する場合は、同符号連続と同様に作用する。ただし、この場合は、プリアンブル部でない無信号部分で判定結果を出力することになるので、特に問題は生じない。
【００１６】
＜第２実施例＞
図３に本発明の第２の実施例の速度判定回路の構成を示す。図中、図１と同様のものは同じ符号で示し、１１、１２は遅延素子、１３は積分回路（時定数はτ１）、を示す。本実施例においても、伝送される信号の速度は高低の２種類とする。図３の構成は図１の構成とほぼ同一で、遅延素子１１，１２の遅延時間差が低速信号のプリアンブル信号のパターン周期の整数倍の長さに調整されている点が異なる。図中、便宜上、遅延素子１１と１２の両方を接続した例を示したが、一方の遅延素子の遅延が前記整数倍の長さと等しければ、どちらか一方の遅延素子のみでも構わない。また、遅延素子１１，１２の入力側端子は入力端子１に接続されている例を示したが、各々が物理的に分離されていても良い。また、同相入力信号でなく差動入力信号を入力する際には、一致検出回路４を排他的論理和回路に変更すれば同様の効果が得られる。積分回路１３は、比較回路７に積分回路１３の時定数（τ１）と同等の応答速度のものを使用すれば、省略可能である。
【００１７】
図４に本発明の第２実施例の動作を示すタイムチャートを示す。図中の符号は、図３に記載の同一の符号で示したノードの電位を示す。図４（ａ）は第２実施例に低速信号が入ったときの動作を、図４（ｂ）は高速信号が入ったときの動作を示す。図４（ａ）に示すように、ここでもプリアンブル周期を「１１００１０」の６ビットとし、６ビット分（プリアンブルパターン周期の１倍）の遅延時間差Ｄ１を遅延素子１１と１２の間に設けたときの動作を示している。図２（ａ）の説明と同様に、比較回路７の出力端子１０にはプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号が出力されることになることは明らかである。
【００１８】
一方、高速信号が入力された場合、低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍でない場合は、図２（ｂ）で説明したのと同様にプリアンブル部分の一致出力が同符号連続とならないため、積分回路１３出力は比較回路７の閾値を越えない。しかし、図４（ｂ）に示すように、低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍（３倍）である場合は、一致出力が同符号連続となってしまう。積分回路１３の時定数τ１が低速信号のプリアンブル長とほぼ等しい値とすると、一般には高速信号のプリアンブル長は伝送速度に反比例して短くなるため、τ０＜τ１となる。ペイロード部分では一致出力の積分値が低下することを前提とすれば、τ０程度の長さの連続符号では十分に閾値を超えず、τ１程度の長さの同符号連続でようやく閾値を超えるように閾値電圧（参照電位Ｖref）を設定すれば、高速信号の入力に対してプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号を出力しないよう調整することが出来る。
【００１９】
以上、説明したように、第２実施例の構成を用いることで、より高速な信号には反応せずに、特定のビットレートの信号のプリアンブル部にパルスを出力する速度判定回路を構成することが出来る。第１実施例と同様に、高速信号に低速信号のプリアンブル長と同程度の同符号連続が含まれる場合は、同符号連続部の一致出力の積分値が閾値を超える可能性があるので、高速信号の同符号連続長よりも低速信号のプリアンブル長が十分長い場合においてのみ有効である。図４も図２と同様、信号入力前の無信号状態の長さは無視できる程度に短く、ノードＤの初期値は、１つ前の信号のペイロード部分に対する出力電位（（ＶＨ＋ＶＬ）／２）とした。ただし、信号と信号の間に、低速信号のプリアンブル長より長い無信号状態が存在する場合は、同符号連続と同様に作用するが、プリアンブル部でない無信号部分で判定結果を出力することになるので、同様に問題は生じない。ただこの場合に、同時に低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍である場合は、無信号に引き続き高速信号のプリアンブル部にかかるように判定結果のパルスを出力する可能性がある。この場合の判定誤作動への対処法は、第４実施例以降の説明時に述べる。
【００２０】
第１実施例と第２実施例の動作説明から明らかなように、特定のビットレートの信号のプリアンブル周期の整数倍の遅延時間差を入力部に設け、プリアンブル長程度の時定数を有する積分回路を用いれば、該特定のビットレートより高速な信号や低速な信号に対して反応せずに、該特定のビットレートの信号のプリアンブル部の受信時に立ち上がりを有する有限幅パルスを出力できる。これは言い換えれば、特定のビットレートであるか否かだけしか判定できないということになるので、入力信号のビットレートを特定するには本発明の速度判定回路を複数用いて判定を行う必要がある。また、出力されるパルスはペイロード部分ではオフになってしまうので、次の信号の判定結果が出るまでの間、判定結果を保持する記憶回路が必要となる。これらについては後記する。
【００２１】
＜第３実施例＞
図５に本発明の第３の実施例の速度判定装置の構成を示す。図中、図１と同様のものは同じ符号で示し、１４，１５は本発明の第１実施例もしくは第２実施例の速度判定回路、１６はリセットセット・フリップフロップ回路（ＲＳ−ＦＦ）、１７は反転出力端子、を示す。図６は第３実施例の動作を示すタイムチャートで、図中の符号は図５に記載の同一の符号で示したノードの電位を示す。速度判定回路１４、１５がそれぞれ異なる速度の信号を判定する回路であるとする（図６では１４が低速信号の速度判定回路）。各々の速度判定回路１４，１５が判定信号として各々の速度の信号のプリアンブル部でパルス信号を出力した場合、図６に示すような信号が出力端子１０および反転出力端子１７に得られ、フリップフロップ１６で保持される。この出力信号でどちらの速度の信号が入力されているか判定できる。
【００２２】
＜第４実施例＞
図７に本発明の前記第３実施例の誤動作を示すタイムチャートを示す。図中、図６と同様のものは同じ符号を示し、１８は誤動作部分、を示す。前述したように、信号と信号の間に低速信号のプリアンブル長より長い無信号状態が存在する場合、無信号部分に判定結果のパルスを出力する可能性がある。この場合、フリップフロップ回路１６のＳ端子とＲ端子に同時に“１”が入力される「禁止入力」となるため、誤動作の可能性がある。
【００２３】
また、低速信号の速度判定回路１４の積分回路１３は、高速信号の速度判定回路１５の積分回路６よりも時定数が長いので、時定数の設定によっては、高速信号の速度判定回路１５が出力する高速信号のプリアンブル終了後の立ち下がりエッジよりも、低速信号の速度判定回路１４が出力する長い無信号状態の後の（高速信号の先頭部分の）立ち下がりエッジの方が遅くなる。この場合、フリップフロップ１６の判定結果に誤りを生じる（図７の符号１８）。
【００２４】
図８に本発明の第４の実施例の速度判定装置の構成を示す。図中、図５と同様のものは同じ符号で示し、１９，２０は遅延素子、２１は否定回路、２２は論理積回路、を示す（図中のアルファベットの説明は図９の説明文に記載）。図８では積分回路の時定数の差による立ち下がりエッジのズレを補正する遅延素子１９，２０を速度判定回路１４，１５の出力部に付けて、誤動作が生じないよう補償している（立ち下がりエッジを揃えている）。図中、便宜上、遅延素子１９と２０の両方を接続した例を示したが、一方の遅延素子で前記立ち下がりエッジが揃えば、どちらか一方の遅延素子のみでも構わない。さらにフリップフロップ回路１６に禁止入力が入らないよう、Ｒ端子に“１”が入る場合には、否定回路２１と論理積回路２２を用いてＳ端子側の入力を強制的に“０”に変換している。これは、Ｓ端子とＲ端子に同時に“１”が入る場合は、高速信号の入力時であることによる。
【００２５】
図９に本発明の第４実施例の動作を示すタイムチャートを示す。図中の符号は図８に記載の同一の符号で示したノードの電位を示す。Ｓ端子側入力から長い無信号状態および無信号状態直後の誤判定出力がなくなるため、正しい判定結果が得られることが分かる。遅延素子１９，２０の挿入による判定信号と入力信号との相対的な時間差は、信号側にも遅延等を用いて補正すれば良い。
【００２６】
図１０に本発明の第４実施例の誤動作を示すタイムチャートを示す。図中の符号は図７と同様のものを示す。低速信号のプリアンブル長より長い無信号状態が存在し、同時に低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍である場合は、無信号に引き続き高速信号のプリアンブル部にかかるように判定結果のパルスを出力する可能性がある。この場合、低速信号の速度判定回路１４が出力する立ち下がりエッジは、第４実施例の遅延素子１９，２０による補正を超えて誤判定を生じる。
【００２７】
図１１に、本発明の第４実施例の応用例の動作を示すタイムチャートを示す。図中の符号は図１０と同様のものを示し、２３は低速信号のプリアンブル長より長い無信号状態の後、低速信号が入力された際に速度判定回路が出力するパルスの立ち下がりエッジの時間差、を示す。本応用例では、遅延素子１９，２０の遅延時間差の値を、図９で用いた値に高速信号のプリアンブル長相当の遅延時間を加えて補正している。これによって低速信号のプリアンブル長より長い無信号状態の後、低速信号が入力された際に速度判定回路が出力するパルスの立ち下がりエッジの時間差２３が、論理積回路２２やフリップフロップ１６が十分に動作する程度の時間差であれば誤動作が生じないことが分かる。
【００２８】
＜第５実施例＞
図１２に、本発明の第５実施例の速度判定回路の構成を示す。図中、図１と同様のものは同じ符号で示し、２４，２５は遅延素子、２６は不一致検出回路（排他的論理和回路）、を示す。第４実施例までは一致検出回路４を用いていたため、プリアンブルよりも長い同符号連続や無信号状態に対し一致検出回路４が“１”の同符号連続を出力し、誤判定の原因になっていた。この問題を解決するために、本回路では遅延素子２４と２５によって生じる遅延時間差を、本回路に入力される高速信号のプリアンブル信号のパターン周期の２分の１の奇数倍の長さに調整している。
【００２９】
この回路が有効に動作する条件は、高速信号のプリアンブル信号パターンが、その周期の半分のところで極性反転し、前半のパターンの反転符号が後半のパターンとなっていることである。この場合、プリアンブル周期の２分の１の奇数倍の遅延差を与えた場合、不一致検出回路２６の入力信号は相補信号（差動信号）となるので、出力は“１”の同符号連続となる。無信号などの同符号連続の入力には“０”の同符号連続を出力するため、ペイロード部分にプリアンブルと同一のパターンがプリアンブル並みに長く続かない限り誤判定が生じない。
【００３０】
図１３に本発明の第５実施例の動作を示すタイムチャートを示す。図中、図２と同様のものは同じ符号で示す。図では最も簡単なプリアンプルパターンとして「１０１０」の交番信号を用いている。図１３（ａ）は高速信号に対する動作、図１３（ｂ）は低速信号に対する動作を示す。図１３（ａ）に示すように、ここではプリアンブル周期が２ビットなので、１ビット分（プリアンブルパターン周期の２分の１の１倍）の遅延時間差Ｄ２を遅延素子２４と２５の間に設けたときの動作を示している。ノードＡとＢの信号は遅延時間差Ｄ２をもって不一致検出回路２６に入力され、その出力がノードＣの電位として出力される。プリアンブル部分は符号“１”の同符号連続（図中て“０”で示した部分）となることが分かる。積分回路６はその時定数をτ０となるように設計することで、プリアンブル程度の長さの同符号連続に対して反応し、比較回路７の閾値を越える電位を出力できる。その後ペイロード部分のランダムな信号が入力されると、不一致出力はマーク率２分の１の信号同士の不一致を出力するので、出力信号も確率的にマーク率２分の１となり、その積分出力は“１”の同符号連続時の半分の平均電位に低下する。その結果、比較回路７の出力端子１０にはプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号が出力されることになる。
【００３１】
一方、図１３（ｂ）に示すように、低速信号が入力された場合には、ノードＡとＢの間の遅延差が低速信号のプリアンブル周期（ここでは高速信号と同一パターンで速度が３分の１の場合を例として示している）と合っていないため、プリアンブル部分の不一致検出回路２６の出力は“１”の同符号連続とはならない（ここではマーク率３分の１の信号となっている）。このため、積分回路６の出力は比較回路７の閾値を越えることがないので、比較回路７の出力端子１０にはパルス信号が出力されない。
【００３２】
以上、説明したように、第５実施例の構成を用いることで、第１実施例と同等の機能を実現できるだけで無く、ペイロードに含まれる同符号連続や信号間に長い無信号状態が含まれていても誤判定が生じない。
【００３３】
＜第６実施例＞
図１４に本発明の第６実施例の速度判定回路の構成を示す。図中、図３、図１２と同様のものは同じ符号で示し、２７，２８は遅延素子、を示す。本実施例は第５実施例（図１２）と同様に、第２実施例（図３）において一致検出回路４を使用することによって生じる誤判定の課題を解決したもので、本回路では遅延素子２７と２８によって生じる遅延時間差Ｄ３を、本回路に入力される低速信号のプリアンブル信号のパターン周期の２分の１の奇数倍の長さに調整している。この回路が有効に動作する条件は、低速信号のプリアンブル信号パターンが、第５実施例（図１２）と同様に、その周期の半分のところで極性反転し、前半のパターンの反転符号が後半のパターンとなっていることである。
【００３４】
図１５に本発明の第６実施例の動作を示すタイムチャートを示す。図中、図４と同様のものは同じ符号で示す。図では図１３と同様に最も簡単なプリアンブルパターンとして「１０１０」の交番信号を用いている。図１５（ａ）は低速信号に対する動作、図１５（ｂ）は高速信号に対する動作を示す。図１５（ａ）は図４（ａ）、図１３（ａ）の説明と同様に、比較回路７の出力端子１０にはプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号が出力されることになることは明らかである。
【００３５】
一方、高速信号が入力された場合、低速信号のプリアンブル周期が高速信号のプリアンブル周期の奇数倍でない場合は、図１３（ｂ）で説明したのと同様に、プリアンブル部分の不一致検出回路２６の出力が同符号連続とならないため、積分回路１３の出力は比較回路７の閾値を越えない。しかし、図４（ｂ）で説明したのと同様に低速信号のプリアンブル周期が高速信号のプリアンブル周期の奇数倍である場合は、不一致検出回路２６の出力が同符号連続となってしまう。積分回路１３の時定数τ１が低速信号のプリアンブル長とほば等しい値とすると、一般には高速信号のプリアンブル長は伝送速度に反比例して短くなるためτ０＜τ１となる。ペイロード部分では不一致検出回路２６の出力の積分値が低下することを前提とすれば、τ０程度の長さの連続符号では十分に閾値を超えず、τ１程度の長さの同符号連続でようやく閾値を超えるように閾値電圧（参照電位Ｖref）を設定すれば、高速信号の入力に対してプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号を出力しないよう調整することが出来る。
【００３６】
以上、説明したように、第６実施例の構成を用いることで、第２実施例と同等の機能を実現できるだけで無く、ペイロードに含まれる同符号連続や信号間に長い無信号状態が含まれていても誤判定が生じない。
【００３７】
＜第７実施例＞
図１６に本発明の第７実施例の速度判定装置の構成を示す。図中、図５と同様のものは同じ符号で示し、２９、３０は本発明の第５実施例（図１２）もしくは第６実施例（図１４）の速度判定回路、を示す。図１７は第７実施例の動作を示すタイムチャートで、図中の符号は図１６に記載の同一の符号で示したノードの電位を示す。速度判定回路２９、３０がそれぞれ異なる速度の信号を判定する回路であるとする（図１６では２９が低速信号の判定回路）。各々の速度判定回路が判定信号として各々の速度の信号のプリアンブル部にパルス信号を出力した場合、図１７に示すような信号が出力端子１０および反転出力端子１７に得られる。この出力信号でどちらの速度の信号が入力されているか判定できる。本実施例は第４実施例のような長い無信号状態に対する誤判定が生じないことが分かる。
【００３８】
＜第８実施例＞
図１８に本発明の第８実施例の速度判定装置の構成を示す。図中の符号は図５および図１６と同様のものを示す。本実施例では、第１実施例（図１）の判定回路１５と第６実施例（図１４）の判定回路２９を用いた。図１９に示すように、速度判定回路２９の出力が入力するＳ端子には誤判定を生じないので、第４実施例（図８）の効果と同様の効果が得られ、組み合わせて動作させた場合でも誤判定が生じないことが分かる。
【００３９】
＜第９実施例＞
図２０に本発明の第９実施例の速度判定装置の構成を示す。図中、図１８と同様のものは同じ符号で示し、３１は否定回路、３２、３３は遅延素子、３４は論理積回路、を示す。本実施例では、第２実施例（図３）の速度判定回路１４と第５実施例（図１２）の速度判定回路３０を用いた。速度判定回路１４は、長い無信号状態や同符号連続、低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍である場合に誤判定を生じる。本実施例は遅延素子３２、３３によって一定の遅延時間差（フリップフロップ１６が反応可能な時間差）を生じさせ、論理積回路３４で速度判定回路１４の出力パルスを立ち上がりエッジ部のみを残して前記遅延時間差の幅に圧縮することで誤判定を回避している。図２１のタイムチャートから明らかなように、誤判定が生じないことが分かる。
【００４０】
＜第１０実施例＞
図２２に本発明の第１０実施例の速度判定装置の構成を示す。図中、図１８と同様のものは同じ符号で示し、３５，３６，３７は本発明の第１実施例（図１）もしくは第２実施例（図３）もしくは第５実施例（図１２）もしくは第６実施例（図１４）の速度判定回路、３８は論理和回路、３９，４０，４１は出力端子、４２，４３，４４は反転出力端子、を示す。本実施例では、３つ以上の速度判定回路の組み合わせを示す。各速度判定回路３５，３６，３７が誤動作を起こさない条件化での仕様を前提としたとき、第３実施例（図５）の２つの速度判定回路を用いた実施例は、図２２のように複数個の判定回路を用いたものに拡張できる。各フリップフロップ１６のＲ端子へは、Ｓ端子に入力される速度判定回路以外の速度判定回路出力の論理和を入力すれば、各フリップフロップ１６の出力信号から伝送速度を判定できる。
【００４１】
＜第１１実施例＞
図２３に本発明の第１１実施例の速度判定装置の構成を示す。図中、図２２と同様のものは同じ符号で示し、４５、４６、４７は本発明の第１実施例（図１）もしくは第２実施例（図３）の速度判定回路、４８，４９，５０は遅延素子、を示す。一致判定を用いた第１実施例や第２実施例の速度判定回路を複数用いる場合には、第４実施例（図８）に示した回路を拡張して、本実施例のような構成をとれば良い。複数の速度判定回路４５，４６，４７の出力するパルスの立ち下がりエッジを遅延素子４８，４９，５０を用いて揃えるとともに、複数の速度判定回路４５，４６，４７が同時に“１”を出力する場合に、その中で最も高速な信号の速度判定回路の出力を“１”とし、残りを強制的に“０”にすれば禁止入力を回避できる。図２３では、符号４７が最も高速な信号を判定する速度判定回路で、符号４５が最も低速な信号を判定する速度判定回路である。低速の速度判定回路４５は、中速の速度判定回路４６と高速の速度判定回路４７の出力の否定論理和をとりさらに速度判定回路４５の判定出力との論理積をとった信号を判定出力とし、中速の速度判定回路４６は、高速の速度判定回路４７の出力の否定をとりさらに速度判定回路４６の判定出力との論理積をとった信号を判定出力とする。つまり、特定の速度判定回路は、判定する速度よりも高速な信号を判定する全ての速度判定回路の出力の否定論理和をとり、当該特定の速度判定回路の判定出力との論理積を取った信号を判定出力とすればよい。
【００４２】
＜第１２実施例＞
図２４に本発明の第１２実施例の速度判定装置の構成を示す。図中、図２０および図２３と同様のものは同じ符号で示し、５１，５３は本発明の第５実施例（図１２）もしくは第６実施例（図１４）の速度判定回路、５２は本発明の第１実施例（図１）もしくは第２実施例（図３）の速度判定回路、を示す。一致判定を用いた第１実施例や第２実施例の速度判定回路を１つだけ用い、それ以外の速度判定回路は全て第５実施例もしくは第６実施例の速度判定回路で構成された場合、本実施例の構成を用いれば、第９実施例（図２０）と同様の効果が得られる。
【００４３】
＜他の実施例＞
以上説明した各実施例では、便宜上、高速信号と低速信号で同一のプリアンブルパターンを用いたが、必ずしも同一である必要はない。また、遅延素子は遅延を与えるものであれば遅延回路でも伝送線路等でも良く、回路構成や材料に依らない。記憶回路にリセットセット・フリップフロップ回路を用いた例や、禁止入力を回避する論理回路を用いた例を示したが、同様の動作をする論理回路であれば別の構成の回路を用いても同様の効果が得られる。回路構成を示す図中、便宜上、要素回路のインターフェイスをシングルエンド構成で示したが、差動インターフェイスでも構わない。特に、分岐後に否定回路を用いている部分は、差動出力インターフェイスを用いて否定回路を省略可能である。
【００４４】
以上、説明したように、既知のプリアンブル信号の同一パターンの繰り返しを判別するものであり、より詳しくはその同一パターンの繰り返しを同符号連続信号に変換し、信号に含まれる同符号連続長よりは長いものの、従来回路に要していた時定数に比べて１桁から３桁程度短い（数十ビットから数千ビット程度の長さの）同符号連続信号を発生させることで、積分時間を該発生させた同符号連続信号長と同程度に短縮化できるため、プリアンブル信号受信時間内に高速に速度を判定することが出来る。また、判定結果の有限幅のパルス信号を記憶回路に保持することで、判定結果が変更になるまで判定結果を保持することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施例の速度判定回路の構成を示す図である。
【図２】本発明の第１実施例の動作を示すタイムチャートである。
【図３】本発明の第２実施例の速度判定回路の構成を示す図である。
【図４】本発明の第２実施例の動作を示すタイムチャートである。
【図５】本発明の第３実施例の速度判定装置の構成を示す図である。
【図６】本発明の第３実施例の動作を示すタイムチャートである。
【図７】本発明の第３実施例の誤動作を示すタイムチャートである。
【図８】本発明の第４実施例の速度判定装置の構成を示す図である。
【図９】本発明の第４実施例の動作を示すタイムチャートである。
【図１０】本発明の第４実施例の誤動作を示すタイムチャートである。
【図１１】本発明の第４実施例の応用例の動作を示すタイムチャートである。
【図１２】本発明の第５実施例の速度判定回路の構成を示す図である。
【図１３】本発明の第５実施例の動作を示すタイムチャートである。
【図１４】本発明の第６実施例の速度判定回路の構成を示す図である。
【図１５】本発明の第６実施例の動作を示すタイムチャートである。
【図１６】本発明の第７実施例の速度判定装置の構成を示す図である。
【図１７】本発明の第７実施例の動作を示すタイムチャートである。
【図１８】本発明の第８実施例の速度判定装置の構成を示す図である。
【図１９】本発明の第８実鹿例の動作を示すタイムチャートである。
【図２０】本発明の第９実施例の速度判定装置の構成を示す図である。
【図２１】本発明の第９実施例の動作を示すタイムチャートである。
【図２２】本発明の第１０実施例の速度判定装置の構成を示す図である。
【図２３】本発明の第１１実施例の速度判定装置の構成を示す図である。
【図２４】本発明の第１２実施例の速度判定装置の構成を示す図である。
【符号の説明】
【００４６】
１：入力端子、２，３：遅延素子、４：一致検出回路（排他的否定論理和回路）、５：終端回路、６：積分回路（時定数はτ０）、７：比較回路、８：電源もしくは接地、９：参照電位入力端子、１０：出力端子、１１，１２：遅延素子、１３：積分回路（時定数はτ１）、１４，１５：本発明の第１実施例もしくは第２実施例の速度判定回路、１６：リセットセット・フリップフロップ回路（ＲＳ・ＦＦ）、１７：反転出力端子、１８：誤動作部分、１９，２０：遅延素子、２１：否定回路、２２：論理積回路、２３：低速信号のプリアンブル長より長い無信号状態の後、低速信号が入力された際に判定回路が出力するパルスの立ち下がりエッジの時間差、２４，２５：遅延素子、２６：不一致検出回路（排他的論理和回路）、２７，２８：遅延素子、２９，３０：本発明の第５実施例もしくは第６実施例の速度判定回路、３１：否定回路、３２，３３：遅延素子、３４：論理積回路、３５，３６，３７：本発明の第１実施例もしくは第２実施例もしくは第５実施例もしくは第６実施例の速度判定回路、３８：論理和回路、３９，４０，４１：出力端子、４２，４３，４４：反転出力端子、４５，４６，４７：本発明の第１実施例もしくは第２実施例の速度判定回路、４８，４９，５０：遅延素子、５１，５３：本発明の第５実施例もしくは第６実施例の速度判定回路、５２：本発明の第１実施例もしくは第２実施例の速度判定回路。
【技術分野】
【０００１】
本発明は、複数の伝送速度（ビットレート）のいずれの信号が伝送されているか分からない信号伝送方式において、伝送されている信号の伝送速度を判別する方法、回路および装置に係り、特に、時間とともに伝送速度が高速に変化する信号伝送方式において、高速に伝送速度を判定する方法、回路および装置に関するものである。
【背景技術】
【０００２】
インターネットの普及に伴い、通信事業者によって様々な伝送速度のサービスが提供されているが、伝送速度毎に異なる伝送装置を用いるため、保守運用コストが増大している。このコスト増大を防ぐために、伝送装置の単一品種化が求められている。複数の伝送速度に対応可能な伝送装置が提案され、装置内部で伝送速度の判定を行い（特許文献１）、速度に応じて受光感度を切り換える機構も提案されている（特許文献２）。
【０００３】
これら伝送速度を判定する速度判定回路は、大別すると２種類の方式に分類される。信号のエッジ部分（“０”／“１”の論理符号の切換部）を一定時間幅のパルスとして出力し、それを時間で積分することによって、信号の切り換わり頻度（即ち伝送速度）を特定する方式（特許文献１：以下、エッジ検出方式と呼ぶ）か、もしくは信号に含まれる同符号連続信号の低周波成分を検出することで伝送速度を特定する方式（特許文献２：以下、低周波検出方式と呼ぶ）の２つである。両方式とも伝送速度を特定した後は、特定された伝送速度で恒常的に使用することを前提としており、時々刻々と変化する伝送速度に高速に追従することを念頭に置いていない。これは、以下の理由による。
【０００４】
エッジ検出方式は信号のエッジ部分を検出するが、エッジの密度は信号に含まれる同符号連続によって変化する。低速信号でも交番信号ならある程度のエッジ密度が得られるが、高速信号でも長い連続符号が多く含まれる場合、エッジの密度は低くなってしまう。このため、判定精度を高めるためにはある程度の時間（一般的にはビット数にして１万から百万ビット程度の時間）をかけて統計的に判定する必要があるため、エッジ信号の積分時間が長くなってしまう。また、低周波検出方式はその名の通り低周波成分を検出するため、低域透過フィルタの帯域を低周波とする必要があり、このフィルタの時定数がエッジ検出方式における積分回路と同様の大きなオーダとなってしまう。
【０００５】
近年、複数のユーザを１つの局内装置で取り扱うポイント・トゥー・マルチポイント型ネットワークが普及し、伝送速度の多様化に伴い、異なる伝送速度のユーザを収容したいという要望が高まりを見せているが、上記の理由により、従来の速度判定回路を用いて、高速に伝送速度が切り換わる信号に対して、即時伝送速度を判定する機能を実現するのは困難である。
【特許文献１】特開２０００−４０９６０公報
【特許文献２】ＷＯ ２００５／０７８９２７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記に述べたように、従来技術の速度判定回路は判定に時間がかかるため、時間とともに伝送速度が高速に変化する信号伝送方式において、高速に伝送速度を判定することができない。
【０００７】
本発明の目的は、従来技術と比べて高速に伝送速度の判定を可能とする速度判定方法、速度判定回路および速度判定装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明の速度判定方法は、入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを判別して、前記入力信号の速度を判定することを特徴とする。
請求項２にかかる発明は、請求項１に記載の速度判定方法において、前記同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別することを特徴とする。
請求項３にかかる発明の速度判定回路は、入力信号から該入力信号に含まれる固有のプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延手段と、該遅延手段から出力する前記２つの信号の論理を比較する一致検出手段と、該一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする。
請求項４にかかる発明の速度判定回路は、入力信号から該入力信号に含まれる固有のプリアンブル信号のパターン周期の２分の１の奇数倍に相当する遅延差をもつ２つの信号を生成する遅延手段と、該遅延手段から出力する前記２つの信号の論理を比較する不一致検出手段と、該不一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする。
請求項５にかかる発明は、請戎項３又は４に記載の速度判定回路において、前記積分手段は、判定しようとする伝送速度の信号のプリアンブル信号受信時間に相当する積分時定数が設定されていることを特徴とする。
請求項６にかかる発明の速度判定装置は、共通の入力端子に請求項３、４又は５に記載の速度判定回路を複数個接続し、各速度判定回路が各々有する前記遅延差、前記積分手段の積分時定数を異なる値とすることで、複数の速度の判定を可能としたことを特徴とする。
請求項７にかかる発明の速度判定装置は、請求項３、４、５又は６に記載の速度判定回路の判定結果を記憶する記憶回路を備え、該記憶回路は判定結果が変更になるまで前の判定結果を保持することを特徴とする。
請求項８にかかる発明は、請求項６を引用する請求項７に記載の速度判定装置において、使用する複数の速度判定回路のうち、２以上の速度判定回路が自己が担当する伝送速度であると同時に判定したとき、該２以上の速度判定回路のうち、最も高速な信号の判定を担当する速度判定回路の判定を優先することを特徴とする。
請求項９にかかる発明は、請求項７に記載の速度判定装置において、請求項３に記載の１つの速度判定回路を低速信号の速度判定回路とし、請求項４に記載の１つの速度判定回路を高速信号の速度判定回路として、各々共通の入力端子に接続し、前記請求項３に記載の速度判定回路の判定出力信号を立ち上がりエッジ部にパルス幅圧縮するパルス圧縮手段を設けたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、従来回路のようにランダム符号から作り出した“０”、“１”をある程度含む論理符号を積分して判定するのではなく、信号の伝送速度が変化した際に、信号の先頭部分に付加される既知のプリアンブル信号の同一パターンの繰り返しを判別するものであり、より詳しくはその同一パターンの繰り返しを同符号連続信号に変換し、信号に含まれる同符号連続長よりは長いものの、従来回路に要していた時定数に比べて１桁から３桁程度短い（数十ビットから数千ビット程度の長さの）同符号連続信号を発生させることで、積分時間を該発生させた同符号連続信号長と同程度に短縮化できるため、プリアンブル信号受信時間内に高速に速度を判定することが出来る。
【発明を実施するための最良の形態】
【００１０】
＜第１の実施例＞
図１に本発明の第１の実施例の速度判定回路の構成を示す。図中の符号は、１は入力端子、２、３は遅延素子、４は一致検出回路（排他的否定論理和回路）、５は終端回路、６は積分回路（時定数はτ０）、７は比較回路、８は電源もしくは接地、９は参照電位入力端子、１０は出力端子、を示す（図中のアルファベットの説明は図２の説明文に記載）。本実施例では簡単のために、伝送される信号の速度は高低の２種類とする。
【００１１】
まず、一致検出回路４のノードＡ，Ｂに接続されている遅延素子２，３は、それら遅延素子２と３の遅延時間差が本回路に入力される高速信号のプリアンブル信号の同一パターンの繰り返し周期の整数倍の長さに調整されている。図中、便宜上、遅延素子２と３の両方を接続した例を示したが、一方の遅延素子の遅延時間が前記整数倍の長さと等しければ、どちらか一方の遅延素子のみでも構わない。また、遅延素子２，３の入力側端子は入力端子１に接続されている例を示したが、各々が物理的に分離されていても良い。また、同相入力信号でなく差動入力信号を入力する際には、一致検出回路４を排他的論理和回路に変更すれば同様の効果が得られる。積分回路６は、比較回転７に積分回路６の時定数（τ０）と同等の応答速度のものを使用すれば、省略可能である。
【００１２】
図２に本発明の第１実施例の動作を示すタイムチャートを示す。図中の符号は、図１に記載の同一の符号で示したノードの電位を示す。図２（ａ）は第１実施例に高速信号が入ったときの動作を、図２（ｂ）は低速信号が入ったときの動作を示す。図２（ａ）に示すように、ここではプリアンブル周期を「１１００１０」の６ビットとし、６ビット分（プリアンブルパターン周期の１倍）の遅延時間差Ｄ０を遅延素子２と３の間に設けたときの動作を示している。ノードＡとＢの信号は遅延時間差Ｄ０をもって一致検出回路４に入力され、その出力がノードＣに電位として出力される。無信号状態からプリアンブルの先頭部分に移る部分で、１周期分の不一致による符号“０”を出力するものの、プリアンブル部分は符号“１”の同符号連続（図中τ０で示した部分）となることが分かる。
【００１３】
積分回路６はその時定数をτ０程度となるように設計することで、プリアンブル程度の長さの同符号連続に対して反応し、ノードＤに比較回路７の閾値（参照電位：Ｖref）を越える電位を出力できる。その後ペイロード部分のランダムな信号が入力されると、一致出力はマーク率２分の１の信号同士の一致を出力するので、出力信号も確率的にマーク率２分の１となり、ノードＤの積分出力は“１”の同符号連続時の半分（厳密には、（ＶＨ＋ＶＬ）／２。ここでＶＨは論理符号“１”のＨＩ電位、ＶＬは符号“０”のＬＯＷ電位を表す）の平均電位に低下する。その結果、比較回路７の出力端子１０には、プリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号が出力されることになる。
【００１４】
一方、図２（ｂ）に示すように、低速信号が入力された場合には、ノードＡ，Ｂ間の遅延時間差が低速信号のプリアンブル周期（ここでは高速信号と同一パターンで速度が３分の１の場合を例として示している）と合っていないため、プリアンブル部分の一致出力は“１”の同符号連続とはならない（ここではマーク率３分の１の信号となっている）。このため、積分回路６の出力は比較回路７の閾値を越えることがないので、比較回路７の出力端子１０にはパルス信号が出力されない。
【００１５】
以上、説明したように、第１実施例の構成を用いることで、より低速な信号には反応せずに、特定のビットレートの信号のプリアンブル部の受信時にパルスを出力する速度判定回路を構成することが出来る。ただし、低速信号に高速信号のプリアンブル長と同程度の同符号連続が含まれる場合は、同符号連続部の一致出力の積分値が閾値を超える可能性があるので、低速信号の同符号連続長よりも高速信号のプリアンブル長が十分長い場合においてのみ有効である。図中、信号入力前の無信号状態の長さは無視できる程度に短く、従ってノードＤの初期値は、１つ前の信号のペイロード部分に対する出力電位（（ＶＨ＋ＶＬ）／２）とした。ただし、信号と信号の間に、高速信号のプリアンブル長より長い無信号状態が存在する場合は、同符号連続と同様に作用する。ただし、この場合は、プリアンブル部でない無信号部分で判定結果を出力することになるので、特に問題は生じない。
【００１６】
＜第２実施例＞
図３に本発明の第２の実施例の速度判定回路の構成を示す。図中、図１と同様のものは同じ符号で示し、１１、１２は遅延素子、１３は積分回路（時定数はτ１）、を示す。本実施例においても、伝送される信号の速度は高低の２種類とする。図３の構成は図１の構成とほぼ同一で、遅延素子１１，１２の遅延時間差が低速信号のプリアンブル信号のパターン周期の整数倍の長さに調整されている点が異なる。図中、便宜上、遅延素子１１と１２の両方を接続した例を示したが、一方の遅延素子の遅延が前記整数倍の長さと等しければ、どちらか一方の遅延素子のみでも構わない。また、遅延素子１１，１２の入力側端子は入力端子１に接続されている例を示したが、各々が物理的に分離されていても良い。また、同相入力信号でなく差動入力信号を入力する際には、一致検出回路４を排他的論理和回路に変更すれば同様の効果が得られる。積分回路１３は、比較回路７に積分回路１３の時定数（τ１）と同等の応答速度のものを使用すれば、省略可能である。
【００１７】
図４に本発明の第２実施例の動作を示すタイムチャートを示す。図中の符号は、図３に記載の同一の符号で示したノードの電位を示す。図４（ａ）は第２実施例に低速信号が入ったときの動作を、図４（ｂ）は高速信号が入ったときの動作を示す。図４（ａ）に示すように、ここでもプリアンブル周期を「１１００１０」の６ビットとし、６ビット分（プリアンブルパターン周期の１倍）の遅延時間差Ｄ１を遅延素子１１と１２の間に設けたときの動作を示している。図２（ａ）の説明と同様に、比較回路７の出力端子１０にはプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号が出力されることになることは明らかである。
【００１８】
一方、高速信号が入力された場合、低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍でない場合は、図２（ｂ）で説明したのと同様にプリアンブル部分の一致出力が同符号連続とならないため、積分回路１３出力は比較回路７の閾値を越えない。しかし、図４（ｂ）に示すように、低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍（３倍）である場合は、一致出力が同符号連続となってしまう。積分回路１３の時定数τ１が低速信号のプリアンブル長とほぼ等しい値とすると、一般には高速信号のプリアンブル長は伝送速度に反比例して短くなるため、τ０＜τ１となる。ペイロード部分では一致出力の積分値が低下することを前提とすれば、τ０程度の長さの連続符号では十分に閾値を超えず、τ１程度の長さの同符号連続でようやく閾値を超えるように閾値電圧（参照電位Ｖref）を設定すれば、高速信号の入力に対してプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号を出力しないよう調整することが出来る。
【００１９】
以上、説明したように、第２実施例の構成を用いることで、より高速な信号には反応せずに、特定のビットレートの信号のプリアンブル部にパルスを出力する速度判定回路を構成することが出来る。第１実施例と同様に、高速信号に低速信号のプリアンブル長と同程度の同符号連続が含まれる場合は、同符号連続部の一致出力の積分値が閾値を超える可能性があるので、高速信号の同符号連続長よりも低速信号のプリアンブル長が十分長い場合においてのみ有効である。図４も図２と同様、信号入力前の無信号状態の長さは無視できる程度に短く、ノードＤの初期値は、１つ前の信号のペイロード部分に対する出力電位（（ＶＨ＋ＶＬ）／２）とした。ただし、信号と信号の間に、低速信号のプリアンブル長より長い無信号状態が存在する場合は、同符号連続と同様に作用するが、プリアンブル部でない無信号部分で判定結果を出力することになるので、同様に問題は生じない。ただこの場合に、同時に低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍である場合は、無信号に引き続き高速信号のプリアンブル部にかかるように判定結果のパルスを出力する可能性がある。この場合の判定誤作動への対処法は、第４実施例以降の説明時に述べる。
【００２０】
第１実施例と第２実施例の動作説明から明らかなように、特定のビットレートの信号のプリアンブル周期の整数倍の遅延時間差を入力部に設け、プリアンブル長程度の時定数を有する積分回路を用いれば、該特定のビットレートより高速な信号や低速な信号に対して反応せずに、該特定のビットレートの信号のプリアンブル部の受信時に立ち上がりを有する有限幅パルスを出力できる。これは言い換えれば、特定のビットレートであるか否かだけしか判定できないということになるので、入力信号のビットレートを特定するには本発明の速度判定回路を複数用いて判定を行う必要がある。また、出力されるパルスはペイロード部分ではオフになってしまうので、次の信号の判定結果が出るまでの間、判定結果を保持する記憶回路が必要となる。これらについては後記する。
【００２１】
＜第３実施例＞
図５に本発明の第３の実施例の速度判定装置の構成を示す。図中、図１と同様のものは同じ符号で示し、１４，１５は本発明の第１実施例もしくは第２実施例の速度判定回路、１６はリセットセット・フリップフロップ回路（ＲＳ−ＦＦ）、１７は反転出力端子、を示す。図６は第３実施例の動作を示すタイムチャートで、図中の符号は図５に記載の同一の符号で示したノードの電位を示す。速度判定回路１４、１５がそれぞれ異なる速度の信号を判定する回路であるとする（図６では１４が低速信号の速度判定回路）。各々の速度判定回路１４，１５が判定信号として各々の速度の信号のプリアンブル部でパルス信号を出力した場合、図６に示すような信号が出力端子１０および反転出力端子１７に得られ、フリップフロップ１６で保持される。この出力信号でどちらの速度の信号が入力されているか判定できる。
【００２２】
＜第４実施例＞
図７に本発明の前記第３実施例の誤動作を示すタイムチャートを示す。図中、図６と同様のものは同じ符号を示し、１８は誤動作部分、を示す。前述したように、信号と信号の間に低速信号のプリアンブル長より長い無信号状態が存在する場合、無信号部分に判定結果のパルスを出力する可能性がある。この場合、フリップフロップ回路１６のＳ端子とＲ端子に同時に“１”が入力される「禁止入力」となるため、誤動作の可能性がある。
【００２３】
また、低速信号の速度判定回路１４の積分回路１３は、高速信号の速度判定回路１５の積分回路６よりも時定数が長いので、時定数の設定によっては、高速信号の速度判定回路１５が出力する高速信号のプリアンブル終了後の立ち下がりエッジよりも、低速信号の速度判定回路１４が出力する長い無信号状態の後の（高速信号の先頭部分の）立ち下がりエッジの方が遅くなる。この場合、フリップフロップ１６の判定結果に誤りを生じる（図７の符号１８）。
【００２４】
図８に本発明の第４の実施例の速度判定装置の構成を示す。図中、図５と同様のものは同じ符号で示し、１９，２０は遅延素子、２１は否定回路、２２は論理積回路、を示す（図中のアルファベットの説明は図９の説明文に記載）。図８では積分回路の時定数の差による立ち下がりエッジのズレを補正する遅延素子１９，２０を速度判定回路１４，１５の出力部に付けて、誤動作が生じないよう補償している（立ち下がりエッジを揃えている）。図中、便宜上、遅延素子１９と２０の両方を接続した例を示したが、一方の遅延素子で前記立ち下がりエッジが揃えば、どちらか一方の遅延素子のみでも構わない。さらにフリップフロップ回路１６に禁止入力が入らないよう、Ｒ端子に“１”が入る場合には、否定回路２１と論理積回路２２を用いてＳ端子側の入力を強制的に“０”に変換している。これは、Ｓ端子とＲ端子に同時に“１”が入る場合は、高速信号の入力時であることによる。
【００２５】
図９に本発明の第４実施例の動作を示すタイムチャートを示す。図中の符号は図８に記載の同一の符号で示したノードの電位を示す。Ｓ端子側入力から長い無信号状態および無信号状態直後の誤判定出力がなくなるため、正しい判定結果が得られることが分かる。遅延素子１９，２０の挿入による判定信号と入力信号との相対的な時間差は、信号側にも遅延等を用いて補正すれば良い。
【００２６】
図１０に本発明の第４実施例の誤動作を示すタイムチャートを示す。図中の符号は図７と同様のものを示す。低速信号のプリアンブル長より長い無信号状態が存在し、同時に低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍である場合は、無信号に引き続き高速信号のプリアンブル部にかかるように判定結果のパルスを出力する可能性がある。この場合、低速信号の速度判定回路１４が出力する立ち下がりエッジは、第４実施例の遅延素子１９，２０による補正を超えて誤判定を生じる。
【００２７】
図１１に、本発明の第４実施例の応用例の動作を示すタイムチャートを示す。図中の符号は図１０と同様のものを示し、２３は低速信号のプリアンブル長より長い無信号状態の後、低速信号が入力された際に速度判定回路が出力するパルスの立ち下がりエッジの時間差、を示す。本応用例では、遅延素子１９，２０の遅延時間差の値を、図９で用いた値に高速信号のプリアンブル長相当の遅延時間を加えて補正している。これによって低速信号のプリアンブル長より長い無信号状態の後、低速信号が入力された際に速度判定回路が出力するパルスの立ち下がりエッジの時間差２３が、論理積回路２２やフリップフロップ１６が十分に動作する程度の時間差であれば誤動作が生じないことが分かる。
【００２８】
＜第５実施例＞
図１２に、本発明の第５実施例の速度判定回路の構成を示す。図中、図１と同様のものは同じ符号で示し、２４，２５は遅延素子、２６は不一致検出回路（排他的論理和回路）、を示す。第４実施例までは一致検出回路４を用いていたため、プリアンブルよりも長い同符号連続や無信号状態に対し一致検出回路４が“１”の同符号連続を出力し、誤判定の原因になっていた。この問題を解決するために、本回路では遅延素子２４と２５によって生じる遅延時間差を、本回路に入力される高速信号のプリアンブル信号のパターン周期の２分の１の奇数倍の長さに調整している。
【００２９】
この回路が有効に動作する条件は、高速信号のプリアンブル信号パターンが、その周期の半分のところで極性反転し、前半のパターンの反転符号が後半のパターンとなっていることである。この場合、プリアンブル周期の２分の１の奇数倍の遅延差を与えた場合、不一致検出回路２６の入力信号は相補信号（差動信号）となるので、出力は“１”の同符号連続となる。無信号などの同符号連続の入力には“０”の同符号連続を出力するため、ペイロード部分にプリアンブルと同一のパターンがプリアンブル並みに長く続かない限り誤判定が生じない。
【００３０】
図１３に本発明の第５実施例の動作を示すタイムチャートを示す。図中、図２と同様のものは同じ符号で示す。図では最も簡単なプリアンプルパターンとして「１０１０」の交番信号を用いている。図１３（ａ）は高速信号に対する動作、図１３（ｂ）は低速信号に対する動作を示す。図１３（ａ）に示すように、ここではプリアンブル周期が２ビットなので、１ビット分（プリアンブルパターン周期の２分の１の１倍）の遅延時間差Ｄ２を遅延素子２４と２５の間に設けたときの動作を示している。ノードＡとＢの信号は遅延時間差Ｄ２をもって不一致検出回路２６に入力され、その出力がノードＣの電位として出力される。プリアンブル部分は符号“１”の同符号連続（図中て“０”で示した部分）となることが分かる。積分回路６はその時定数をτ０となるように設計することで、プリアンブル程度の長さの同符号連続に対して反応し、比較回路７の閾値を越える電位を出力できる。その後ペイロード部分のランダムな信号が入力されると、不一致出力はマーク率２分の１の信号同士の不一致を出力するので、出力信号も確率的にマーク率２分の１となり、その積分出力は“１”の同符号連続時の半分の平均電位に低下する。その結果、比較回路７の出力端子１０にはプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号が出力されることになる。
【００３１】
一方、図１３（ｂ）に示すように、低速信号が入力された場合には、ノードＡとＢの間の遅延差が低速信号のプリアンブル周期（ここでは高速信号と同一パターンで速度が３分の１の場合を例として示している）と合っていないため、プリアンブル部分の不一致検出回路２６の出力は“１”の同符号連続とはならない（ここではマーク率３分の１の信号となっている）。このため、積分回路６の出力は比較回路７の閾値を越えることがないので、比較回路７の出力端子１０にはパルス信号が出力されない。
【００３２】
以上、説明したように、第５実施例の構成を用いることで、第１実施例と同等の機能を実現できるだけで無く、ペイロードに含まれる同符号連続や信号間に長い無信号状態が含まれていても誤判定が生じない。
【００３３】
＜第６実施例＞
図１４に本発明の第６実施例の速度判定回路の構成を示す。図中、図３、図１２と同様のものは同じ符号で示し、２７，２８は遅延素子、を示す。本実施例は第５実施例（図１２）と同様に、第２実施例（図３）において一致検出回路４を使用することによって生じる誤判定の課題を解決したもので、本回路では遅延素子２７と２８によって生じる遅延時間差Ｄ３を、本回路に入力される低速信号のプリアンブル信号のパターン周期の２分の１の奇数倍の長さに調整している。この回路が有効に動作する条件は、低速信号のプリアンブル信号パターンが、第５実施例（図１２）と同様に、その周期の半分のところで極性反転し、前半のパターンの反転符号が後半のパターンとなっていることである。
【００３４】
図１５に本発明の第６実施例の動作を示すタイムチャートを示す。図中、図４と同様のものは同じ符号で示す。図では図１３と同様に最も簡単なプリアンブルパターンとして「１０１０」の交番信号を用いている。図１５（ａ）は低速信号に対する動作、図１５（ｂ）は高速信号に対する動作を示す。図１５（ａ）は図４（ａ）、図１３（ａ）の説明と同様に、比較回路７の出力端子１０にはプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号が出力されることになることは明らかである。
【００３５】
一方、高速信号が入力された場合、低速信号のプリアンブル周期が高速信号のプリアンブル周期の奇数倍でない場合は、図１３（ｂ）で説明したのと同様に、プリアンブル部分の不一致検出回路２６の出力が同符号連続とならないため、積分回路１３の出力は比較回路７の閾値を越えない。しかし、図４（ｂ）で説明したのと同様に低速信号のプリアンブル周期が高速信号のプリアンブル周期の奇数倍である場合は、不一致検出回路２６の出力が同符号連続となってしまう。積分回路１３の時定数τ１が低速信号のプリアンブル長とほば等しい値とすると、一般には高速信号のプリアンブル長は伝送速度に反比例して短くなるためτ０＜τ１となる。ペイロード部分では不一致検出回路２６の出力の積分値が低下することを前提とすれば、τ０程度の長さの連続符号では十分に閾値を超えず、τ１程度の長さの同符号連続でようやく閾値を超えるように閾値電圧（参照電位Ｖref）を設定すれば、高速信号の入力に対してプリアンブルの途中に立ち上がりエッジを有する有限幅のパルス信号を出力しないよう調整することが出来る。
【００３６】
以上、説明したように、第６実施例の構成を用いることで、第２実施例と同等の機能を実現できるだけで無く、ペイロードに含まれる同符号連続や信号間に長い無信号状態が含まれていても誤判定が生じない。
【００３７】
＜第７実施例＞
図１６に本発明の第７実施例の速度判定装置の構成を示す。図中、図５と同様のものは同じ符号で示し、２９、３０は本発明の第５実施例（図１２）もしくは第６実施例（図１４）の速度判定回路、を示す。図１７は第７実施例の動作を示すタイムチャートで、図中の符号は図１６に記載の同一の符号で示したノードの電位を示す。速度判定回路２９、３０がそれぞれ異なる速度の信号を判定する回路であるとする（図１６では２９が低速信号の判定回路）。各々の速度判定回路が判定信号として各々の速度の信号のプリアンブル部にパルス信号を出力した場合、図１７に示すような信号が出力端子１０および反転出力端子１７に得られる。この出力信号でどちらの速度の信号が入力されているか判定できる。本実施例は第４実施例のような長い無信号状態に対する誤判定が生じないことが分かる。
【００３８】
＜第８実施例＞
図１８に本発明の第８実施例の速度判定装置の構成を示す。図中の符号は図５および図１６と同様のものを示す。本実施例では、第１実施例（図１）の判定回路１５と第６実施例（図１４）の判定回路２９を用いた。図１９に示すように、速度判定回路２９の出力が入力するＳ端子には誤判定を生じないので、第４実施例（図８）の効果と同様の効果が得られ、組み合わせて動作させた場合でも誤判定が生じないことが分かる。
【００３９】
＜第９実施例＞
図２０に本発明の第９実施例の速度判定装置の構成を示す。図中、図１８と同様のものは同じ符号で示し、３１は否定回路、３２、３３は遅延素子、３４は論理積回路、を示す。本実施例では、第２実施例（図３）の速度判定回路１４と第５実施例（図１２）の速度判定回路３０を用いた。速度判定回路１４は、長い無信号状態や同符号連続、低速信号のプリアンブル周期が高速信号のプリアンブル周期の整数倍である場合に誤判定を生じる。本実施例は遅延素子３２、３３によって一定の遅延時間差（フリップフロップ１６が反応可能な時間差）を生じさせ、論理積回路３４で速度判定回路１４の出力パルスを立ち上がりエッジ部のみを残して前記遅延時間差の幅に圧縮することで誤判定を回避している。図２１のタイムチャートから明らかなように、誤判定が生じないことが分かる。
【００４０】
＜第１０実施例＞
図２２に本発明の第１０実施例の速度判定装置の構成を示す。図中、図１８と同様のものは同じ符号で示し、３５，３６，３７は本発明の第１実施例（図１）もしくは第２実施例（図３）もしくは第５実施例（図１２）もしくは第６実施例（図１４）の速度判定回路、３８は論理和回路、３９，４０，４１は出力端子、４２，４３，４４は反転出力端子、を示す。本実施例では、３つ以上の速度判定回路の組み合わせを示す。各速度判定回路３５，３６，３７が誤動作を起こさない条件化での仕様を前提としたとき、第３実施例（図５）の２つの速度判定回路を用いた実施例は、図２２のように複数個の判定回路を用いたものに拡張できる。各フリップフロップ１６のＲ端子へは、Ｓ端子に入力される速度判定回路以外の速度判定回路出力の論理和を入力すれば、各フリップフロップ１６の出力信号から伝送速度を判定できる。
【００４１】
＜第１１実施例＞
図２３に本発明の第１１実施例の速度判定装置の構成を示す。図中、図２２と同様のものは同じ符号で示し、４５、４６、４７は本発明の第１実施例（図１）もしくは第２実施例（図３）の速度判定回路、４８，４９，５０は遅延素子、を示す。一致判定を用いた第１実施例や第２実施例の速度判定回路を複数用いる場合には、第４実施例（図８）に示した回路を拡張して、本実施例のような構成をとれば良い。複数の速度判定回路４５，４６，４７の出力するパルスの立ち下がりエッジを遅延素子４８，４９，５０を用いて揃えるとともに、複数の速度判定回路４５，４６，４７が同時に“１”を出力する場合に、その中で最も高速な信号の速度判定回路の出力を“１”とし、残りを強制的に“０”にすれば禁止入力を回避できる。図２３では、符号４７が最も高速な信号を判定する速度判定回路で、符号４５が最も低速な信号を判定する速度判定回路である。低速の速度判定回路４５は、中速の速度判定回路４６と高速の速度判定回路４７の出力の否定論理和をとりさらに速度判定回路４５の判定出力との論理積をとった信号を判定出力とし、中速の速度判定回路４６は、高速の速度判定回路４７の出力の否定をとりさらに速度判定回路４６の判定出力との論理積をとった信号を判定出力とする。つまり、特定の速度判定回路は、判定する速度よりも高速な信号を判定する全ての速度判定回路の出力の否定論理和をとり、当該特定の速度判定回路の判定出力との論理積を取った信号を判定出力とすればよい。
【００４２】
＜第１２実施例＞
図２４に本発明の第１２実施例の速度判定装置の構成を示す。図中、図２０および図２３と同様のものは同じ符号で示し、５１，５３は本発明の第５実施例（図１２）もしくは第６実施例（図１４）の速度判定回路、５２は本発明の第１実施例（図１）もしくは第２実施例（図３）の速度判定回路、を示す。一致判定を用いた第１実施例や第２実施例の速度判定回路を１つだけ用い、それ以外の速度判定回路は全て第５実施例もしくは第６実施例の速度判定回路で構成された場合、本実施例の構成を用いれば、第９実施例（図２０）と同様の効果が得られる。
【００４３】
＜他の実施例＞
以上説明した各実施例では、便宜上、高速信号と低速信号で同一のプリアンブルパターンを用いたが、必ずしも同一である必要はない。また、遅延素子は遅延を与えるものであれば遅延回路でも伝送線路等でも良く、回路構成や材料に依らない。記憶回路にリセットセット・フリップフロップ回路を用いた例や、禁止入力を回避する論理回路を用いた例を示したが、同様の動作をする論理回路であれば別の構成の回路を用いても同様の効果が得られる。回路構成を示す図中、便宜上、要素回路のインターフェイスをシングルエンド構成で示したが、差動インターフェイスでも構わない。特に、分岐後に否定回路を用いている部分は、差動出力インターフェイスを用いて否定回路を省略可能である。
【００４４】
以上、説明したように、既知のプリアンブル信号の同一パターンの繰り返しを判別するものであり、より詳しくはその同一パターンの繰り返しを同符号連続信号に変換し、信号に含まれる同符号連続長よりは長いものの、従来回路に要していた時定数に比べて１桁から３桁程度短い（数十ビットから数千ビット程度の長さの）同符号連続信号を発生させることで、積分時間を該発生させた同符号連続信号長と同程度に短縮化できるため、プリアンブル信号受信時間内に高速に速度を判定することが出来る。また、判定結果の有限幅のパルス信号を記憶回路に保持することで、判定結果が変更になるまで判定結果を保持することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施例の速度判定回路の構成を示す図である。
【図２】本発明の第１実施例の動作を示すタイムチャートである。
【図３】本発明の第２実施例の速度判定回路の構成を示す図である。
【図４】本発明の第２実施例の動作を示すタイムチャートである。
【図５】本発明の第３実施例の速度判定装置の構成を示す図である。
【図６】本発明の第３実施例の動作を示すタイムチャートである。
【図７】本発明の第３実施例の誤動作を示すタイムチャートである。
【図８】本発明の第４実施例の速度判定装置の構成を示す図である。
【図９】本発明の第４実施例の動作を示すタイムチャートである。
【図１０】本発明の第４実施例の誤動作を示すタイムチャートである。
【図１１】本発明の第４実施例の応用例の動作を示すタイムチャートである。
【図１２】本発明の第５実施例の速度判定回路の構成を示す図である。
【図１３】本発明の第５実施例の動作を示すタイムチャートである。
【図１４】本発明の第６実施例の速度判定回路の構成を示す図である。
【図１５】本発明の第６実施例の動作を示すタイムチャートである。
【図１６】本発明の第７実施例の速度判定装置の構成を示す図である。
【図１７】本発明の第７実施例の動作を示すタイムチャートである。
【図１８】本発明の第８実施例の速度判定装置の構成を示す図である。
【図１９】本発明の第８実鹿例の動作を示すタイムチャートである。
【図２０】本発明の第９実施例の速度判定装置の構成を示す図である。
【図２１】本発明の第９実施例の動作を示すタイムチャートである。
【図２２】本発明の第１０実施例の速度判定装置の構成を示す図である。
【図２３】本発明の第１１実施例の速度判定装置の構成を示す図である。
【図２４】本発明の第１２実施例の速度判定装置の構成を示す図である。
【符号の説明】
【００４６】
１：入力端子、２，３：遅延素子、４：一致検出回路（排他的否定論理和回路）、５：終端回路、６：積分回路（時定数はτ０）、７：比較回路、８：電源もしくは接地、９：参照電位入力端子、１０：出力端子、１１，１２：遅延素子、１３：積分回路（時定数はτ１）、１４，１５：本発明の第１実施例もしくは第２実施例の速度判定回路、１６：リセットセット・フリップフロップ回路（ＲＳ・ＦＦ）、１７：反転出力端子、１８：誤動作部分、１９，２０：遅延素子、２１：否定回路、２２：論理積回路、２３：低速信号のプリアンブル長より長い無信号状態の後、低速信号が入力された際に判定回路が出力するパルスの立ち下がりエッジの時間差、２４，２５：遅延素子、２６：不一致検出回路（排他的論理和回路）、２７，２８：遅延素子、２９，３０：本発明の第５実施例もしくは第６実施例の速度判定回路、３１：否定回路、３２，３３：遅延素子、３４：論理積回路、３５，３６，３７：本発明の第１実施例もしくは第２実施例もしくは第５実施例もしくは第６実施例の速度判定回路、３８：論理和回路、３９，４０，４１：出力端子、４２，４３，４４：反転出力端子、４５，４６，４７：本発明の第１実施例もしくは第２実施例の速度判定回路、４８，４９，５０：遅延素子、５１，５３：本発明の第５実施例もしくは第６実施例の速度判定回路、５２：本発明の第１実施例もしくは第２実施例の速度判定回路。
【特許請求の範囲】
【請求項１】
入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを判別して、前記入力信号の速度を判定することを特徴とする速度判定方法。
【請求項２】
請求項１に記載の速度判定方法において、
前記同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別することを特徴とする速度判定方法。
【請求項３】
入力信号から該入力信号に含まれる固有のプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延手段と、該遅延手段から出力する前記２つの信号の論理を比較する一致検出手段と、該一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする速度判定回路。
【請求項４】
入力信号から該入力信号に含まれる固有のプリアンブル信号のパターン周期の２分の１の奇数倍に相当する遅延差をもつ２つの信号を生成する遅延手段と、該遅延手段から出力する前記２つの信号の論理を比較する不一致検出手段と、該不一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする速度判定回路。
【請求項５】
請戎項３又は４に記載の速度判定回路において、
前記積分手段は、判定しようとする伝送速度の信号のプリアンブル信号受信時間に相当する積分時定数が設定されていることを特徴とする速度判定回路。
【請求項６】
共通の入力端子に請求項３、４又は５に記載の速度判定回路を複数個接続し、各速度判定回路が各々有する前記遅延差、前記積分手段の積分時定数を異なる値とすることで、複数の速度の判定を可能としたことを特徴とする速度判定装置。
【請求項７】
請求項３、４、５又は６に記載の速度判定回路の判定結果を記憶する記憶回路を備え、該記憶回路は判定結果が変更になるまで前の判定結果を保持することを特徴とする速度判定装置。
【請求項８】
請求項６を引用する請求項７に記載の速度判定装置において、
使用する複数の速度判定回路のうち、２以上の速度判定回路が自己が担当する伝送速度であると同時に判定したとき、該２以上の速度判定回路のうち、最も高速な信号の判定を担当する速度判定回路の判定を優先することを特徴とする速度判定装置。
【請求項９】
請求項７に記載の速度判定装置において、
請求項３に記載の１つの速度判定回路を低速信号の速度判定回路とし、請求項４に記載の１つの速度判定回路を高速信号の速度判定回路として、各々共通の入力端子に接続し、前記請求項３に記載の速度判定回路の判定出力信号を立ち上がりエッジ部にパルス幅圧縮するパルス圧縮手段を設けたことを特徴とする速度判定装置。
【請求項１】
入力信号に含まれる固有のプリアンブル信号の内の同一パターンの繰り返しを判別して、前記入力信号の速度を判定することを特徴とする速度判定方法。
【請求項２】
請求項１に記載の速度判定方法において、
前記同一パターンの繰り返しを同符号連続信号に変換し、該同符号連続信号を積分して閾値判定することで、プリアンブル信号受信時間内に信号速度を判別することを特徴とする速度判定方法。
【請求項３】
入力信号から該入力信号に含まれる固有のプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延手段と、該遅延手段から出力する前記２つの信号の論理を比較する一致検出手段と、該一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする速度判定回路。
【請求項４】
入力信号から該入力信号に含まれる固有のプリアンブル信号のパターン周期の２分の１の奇数倍に相当する遅延差をもつ２つの信号を生成する遅延手段と、該遅延手段から出力する前記２つの信号の論理を比較する不一致検出手段と、該不一致検出手段の出力信号を積分する積分手段と、該積分手段で得られた信号を閾値と比較して判定結果を出力する比較手段とを備えることを特徴とする速度判定回路。
【請求項５】
請戎項３又は４に記載の速度判定回路において、
前記積分手段は、判定しようとする伝送速度の信号のプリアンブル信号受信時間に相当する積分時定数が設定されていることを特徴とする速度判定回路。
【請求項６】
共通の入力端子に請求項３、４又は５に記載の速度判定回路を複数個接続し、各速度判定回路が各々有する前記遅延差、前記積分手段の積分時定数を異なる値とすることで、複数の速度の判定を可能としたことを特徴とする速度判定装置。
【請求項７】
請求項３、４、５又は６に記載の速度判定回路の判定結果を記憶する記憶回路を備え、該記憶回路は判定結果が変更になるまで前の判定結果を保持することを特徴とする速度判定装置。
【請求項８】
請求項６を引用する請求項７に記載の速度判定装置において、
使用する複数の速度判定回路のうち、２以上の速度判定回路が自己が担当する伝送速度であると同時に判定したとき、該２以上の速度判定回路のうち、最も高速な信号の判定を担当する速度判定回路の判定を優先することを特徴とする速度判定装置。
【請求項９】
請求項７に記載の速度判定装置において、
請求項３に記載の１つの速度判定回路を低速信号の速度判定回路とし、請求項４に記載の１つの速度判定回路を高速信号の速度判定回路として、各々共通の入力端子に接続し、前記請求項３に記載の速度判定回路の判定出力信号を立ち上がりエッジ部にパルス幅圧縮するパルス圧縮手段を設けたことを特徴とする速度判定装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００９−１６４９３８（Ｐ２００９−１６４９３８Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００８−１０１７（Ｐ２００８−１０１７）
【出願日】平成２０年１月８日（２００８．１．８）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（５９１２３０２９５）ＮＴＴエレクトロニクス株式会社 (565)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成２０年１月８日（２００８．１．８）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（５９１２３０２９５）ＮＴＴエレクトロニクス株式会社 (565)
【Ｆターム（参考）】
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