クロック生成回路、クロック選択回路、及び半導体集積回路
【課題】 ＰＬＬ回路から出力される異常波形のクロックにより他の機能回路が誤動作すること。
【解決手段】 クロック生成回路５０は、クロックＣＬ１に同期したクロックＣＬ２を出力するＰＬＬ回路１１と、クロックＣＬ１又はクロックＣＬ２を出力するセレクタ１４と、ＰＬＬ回路１１からのクロックＣＬ２で異常波形のパルスが検出されたとき、クロックＣＬ２に代えてクロックＣＬ１を出力させる切替信号をセレクタ１４に出力する切替信号生成回路１３と、切替信号に基づいてセレクタ１４がクロックＣＬ２からクロックＣＬ１に出力クロックを切り替えた後、異常波形のパルスがセレクタ１４に入力されるように、ＰＬＬ回路１１からのクロックＣＬ２を遅延させる遅延回路１２と、を備える。
【解決手段】 クロック生成回路５０は、クロックＣＬ１に同期したクロックＣＬ２を出力するＰＬＬ回路１１と、クロックＣＬ１又はクロックＣＬ２を出力するセレクタ１４と、ＰＬＬ回路１１からのクロックＣＬ２で異常波形のパルスが検出されたとき、クロックＣＬ２に代えてクロックＣＬ１を出力させる切替信号をセレクタ１４に出力する切替信号生成回路１３と、切替信号に基づいてセレクタ１４がクロックＣＬ２からクロックＣＬ１に出力クロックを切り替えた後、異常波形のパルスがセレクタ１４に入力されるように、ＰＬＬ回路１１からのクロックＣＬ２を遅延させる遅延回路１２と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路、クロック選択回路、及び半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路（特に、マイクロコンピュータ（Ｍｉｃｒｏｃｏｍｐｕｔｅｒ））に関する技術の進展が著しい。そして、この半導体集積回路に組み込まれる個々の機能回路にも高い性能が要求されている。
【０００３】
半導体集積回路においては、周波数逓倍器として位相同期回路（以下、ＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ Ｌｏｏｐ）回路）が広く用いられている。ＰＬＬ回路を半導体集積回路に組み込むことで、基準周波数をＮ倍した周波数のクロックを生成することができる。
【０００４】
ＰＬＬ回路においてはクロックを安定して出力することが重要な特性である。しかしながら、近年の電源電圧の低下に伴って、ＰＬＬ回路からの出力クロックの波形に乱れが生じることが問題となっている。すなわち、ＰＬＬ回路は、電圧制御発振器（ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ））を利用して出力クロックを生成するが、ＶＣＯの電源電圧に生じるゆれにより、出力クロックの波形に乱れが発生してしまう。出力クロックの波形に乱れが生じると、出力クロックに基づいて動作する他の機能回路が誤動作してしまうことを招くおそれがある。
【０００５】
特許文献１は、相互に独立した発振回路からのクロックを選択的に出力する技術が開示されている。図１１に、特許文献１記載の技術を示す。図１１に示すように、特許文献１では、監視回路８３の判定結果に基づいてマルチプレクサ８４は、発振回路８１のクロックから発振回路８２のクロックに出力するクロックを変更する。なお、特許文献２には、クロックの異常を検出する装置が記載されている。
【特許文献１】特開平１０−１２４１６７号公報
【特許文献２】特開昭６１−４１２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、ＰＬＬ回路から出力される異常波形のクロックにより他の機能回路が誤動作してしまうおそれがあることが問題となっている。この問題点は、特許文献１記載の技術に習って、単純にＰＬＬ回路に入力される基本クロックとＰＬＬ回路からの出力クロックのいずれかを選択的に出力させたとしても変わらない。
【課題を解決するための手段】
【０００７】
本発明にかかるクロック生成回路は、第１クロックに同期した第２クロックを出力する位相同期回路と、前記第１クロック又は前記第２クロックを出力するセレクタと、前記位相同期回路から出力された前記第２クロックで異常波形のパルスが検出されたとき、前記第２クロックに代えて前記第１クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、前記切替信号に基づいて前記セレクタが前記第２クロックから前記第１クロックに出力クロックを切り替えた後、前記第２クロックに含まれる異常波形の前記パルスが前記セレクタに入力されるように、前記位相同期回路から前記セレクタに入力される前記第２クロックを遅延させる遅延回路と、を備える。
【０００８】
本発明にかかるクロック選択回路は、切替信号の入力に基づいて第１クロック又は第２クロックを選択的に出力するセレクタと、前記セレクタに入力される前記第２クロックで異常波形のパルスが検出されたとき、前記第２クロックに代えて前記第１クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、前記セレクタが前記第２クロックから前記第１クロックに出力クロックを切り替えた後、異常波形の前記パルスが前記セレクタに入力されるように、前記セレクタに入力される前記第２クロックを遅延させる遅延回路と、を備える。
【発明の効果】
【０００９】
ＰＬＬ回路から出力される異常波形のクロックにより他の機能回路が誤動作してしまうことを効果的に抑制される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて、本発明の実施の形態について説明する。尚、図面は簡略的なものであって、示された構成要素の正確な大きさ等を示すものではない。また、図面に基づいて、本発明の技術的範囲を狭めるように解釈してはならない。また、同一の要素には同一の符号を付し、重複する説明は省略するものとする。
【００１１】
〔第１の実施形態〕
本発明の第１の実施形態について、図１乃至図６を用いて説明する。図１は、クロック生成回路５０を含む半導体集積回路（マイコン）の概略的な構成を示すブロック図である。図２は、クロック生成回路５０の概略的な構成を示す回路図である。図３は、遅延回路１２の概略的な構成を示す回路図である。図４は、異常パルス検出回路１３ａの概略的な回路図である。図５は、異常パルス検出回路１３ａの動作を説明するためのタイミングチャートである。図６は、クロック生成回路５０の動作を説明するためのタイミングチャートである。
【００１２】
図１に示すように、半導体集積回路１００は、クロック生成回路５０、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）６０、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路６１、割り込みコントローラ回路６２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）６３、ＲＡＭ（Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６４、を備える。ＣＰＵ６１〜ＲＡＭ６４らの機能回路は、クロック生成回路５０から出力されるクロック（システムクロック）に基づいて動作する。
【００１３】
図２に示すように、クロック生成回路５０は、発振器１０、ＰＬＬ回路１１、遅延回路１２、切替信号生成回路１３（異常パルス検出回路１３ａ、タイミング制御回路１３ｂ）、セレクタ１４を備える。
【００１４】
なお、ＰＬＬ回路１１は、ＰＤ（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）２０、ＬＦ（Ｌｏｏｐ Ｆｉｌｔｅｒ）２１、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）２２、１／Ｎ ＤＩＶ（１／Ｎ Ｄｉｖｉｄｅｒ）２３、を備える。なお、ＰＤ２０を位相差検出器２０と呼び、ＬＦ２１をループ・フィルタ２１と呼び、ＶＣＯ２２を電圧制御発振器２２と呼び、１／Ｎ ＤＩＶを１／Ｎ分周器と呼んでも良い。
【００１５】
クロック生成回路５０の動作の概要は以下のとおりである。セレクタ１４には、発振器１０からのクロックＣＬ１（第１クロック）とＰＬＬ回路１１からのクロックＣＬ２（第２クロック）が入力される。セレクタ１４は、切替信号生成回路１３から出力される切替信号Ｓ１３に基づいて、発振器１０からのクロックＣＬ１又はＰＬＬ回路１１からのクロックＣＬ２のいずれかを選択的に出力する。通常動作時、セレクタ１４は、クロックＣＬ２を出力する。クロックＣＬ２の波形に異常が検出された時、セレクタ１４は、クロックＣＬ１を出力する。本実施形態においては、遅延回路１２がＰＬＬ回路１１とセレクタ１４との間に設けられている。これにより、クロックＣＬ２に含まれる異常波形のパルスが後続の機能回路（ＣＰＵ６０〜ＲＡＭ６４）に入力されることが抑制される。
【００１６】
以下、それぞれの構成要素の接続関係について説明した後、それぞれの構成要素の機能について説明する。
【００１７】
発振器１０の出力は、ＰＬＬ回路１１、セレクタ１４に入力される。発振器１０とＰＬＬ回路１１との間の節点Ｎ１には、セレクタ１４の入力（第１の入力）が接続される。換言すると、ＰＬＬ回路１１、セレクタ１４は、発振器１０に並列接続される。ＰＬＬ回路１１の出力は、遅延回路１２、切替信号生成回路１３に入力される。ＰＬＬ回路１１と遅延回路１２との間の節点Ｎ３には、切替信号生成回路１３の入力が接続される。換言すると、遅延回路１２、切替信号生成回路１３は、節点Ｎ３に並列接続される。遅延回路１２の出力は、セレクタ１４の他方の入力（第２の入力）に接続される。切替信号生成回路１３の出力は、セレクタ１４の制御端子に接続される。なお、切替信号生成回路１３は、直列接続された異常パルス検出回路１３ａ、タイミング制御回路１３ｂを有する。また、切替信号生成回路１３は、発振器１０とセレクタ１４との間の節点Ｎ６に接続される。セレクタ１４の出力は、図１の後続の機能回路（ＣＰＵ６１〜ＲＡＭ６５）に接続される。
【００１８】
以下、それぞれの回路要素の機能について説明する。
【００１９】
発振器１０は、所定周波数のクロックＣＬ１を出力する。発振器１０は、例えば、水晶振動子・セラミックス発振子等を用いた一般的な発振回路である。
【００２０】
ＰＬＬ回路１１は、発振器１０からのクロックＣＬ１に同期したクロックＣＬ２を出力する。ここでは、帰還経路に１／Ｎ ＤＩＶ２３が設けられている。従って、ＰＬＬ回路１１から出力されるクロックの周波数は、発振器１０からのクロックの周波数のＮ倍となる。ここでは、ＶＣＯ２２と遅延回路１２との間の節点Ｎ２の信号を帰還信号としている。
【００２１】
なお、ＰＤ２０は、発振器１０からのクロックＣＬ１とＶＣＯ２２からのクロックＣＬ２との位相差を検出する。ＬＦ２１は、ＰＤ２０から出力される位相差信号の交流成分を除去する。ＶＣＯ２２は、ＬＦ２１から出力される位相差信号に応じて、出力するクロックの周波数を調整する。１／Ｎ ＤＩＶ２３は、クロックＣＬ２を１／Ｎ（Ｎは２以上の自然数）に分周してＰＤ２０に入力させる。
【００２２】
遅延回路１２は、ＰＬＬ回路１１からのクロックＣＬ２を所定時間遅延させ、セレクタ１４に出力する。遅延回路１２の概略的な構成を図３に示す。図３に示すように、遅延回路１２は、遅延回路１２ａ、遅延回路１２ｂを有する。遅延回路１２ａ、遅延回路１２ｂとは互いに直列接続される。遅延回路１２ａ、遅延回路１２ｂのそれぞれは、直列接続された複数のバッファ６０を有する。遅延回路１２における遅延量は、直列接続されるバッファ数によって設定される。
【００２３】
遅延回路１２の遅延量は、セレクタ１４に切替信号Ｓ１３が入力された後、異常波形のパルスがセレクタ１４に入力されるように設定される。具体的には、後述の説明からより明らかになるが、異常パルス検出回路１３ａによる異常波形のパルスの検出にかかる所要時間、タイミング制御回路１３ｂの動作にかかる所要時間、及びセレクタ１４のクロック切替にかかる所要時間の合計に基づいて設定される。このように遅延回路１２の遅延量を設定することで、セレクタ１４によるクロックの切替前に、異常波形のパルスがセレクタ１４に入力され、後続の機能回路に伝播することが抑制される。
【００２４】
切替信号生成回路１３は、クロックＣＬ２における異常波形のパルスを検出し、異常波形のパルスを検出したとき、セレクタ１４にクロックＣＬ２に代えてクロックＣＬ１を選択して出力させる切替信号Ｓ１３を出力する。
【００２５】
切替信号生成回路１３は、異常パルス検出回路１３ａ、タイミング制御回路１３ｂを有する。異常パルス検出回路１３ａは、クロックＣＬ２の異常波形のパルスを検出する。そして、クロックＣＬ２で異常波形のパルスを検出したとき、セレクタ１４に異常検出信号Ｓ１２を出力する。
【００２６】
タイミング制御回路１３ｂは、異常検出信号Ｓ１２の入力に基づいて切替信号Ｓ１３を出力する。タイミング制御回路１３ｂは、異常パルス検出回路１３ａから出力される異常検出信号Ｓ１２をセレクタ１４に出力するタイミングをクロックＣＬ１の入力に基づいて制御する。これにより、セレクタ１４によるクロックＣＬ２からクロックＣＬ１の切替時点を、クロックＣＬ１の立ち上がり時点にあわせることができる。
【００２７】
セレクタ１４は、切替信号Ｓ１３の入力に基づいて、クロックＣＬ２からクロックＣＬ１にシステムクロックとして出力するクロックの切替を行う。すなわち、通常動作時、セレクタ１４は、クロックＣＬ２をシステムクロックとして出力する。他方、クロックＣＬ２の波形に異常が検出され切替信号Ｓ１３が入力された場合、セレクタ１４は、クロックＣＬ２に代えて、クロックＣＬ１をシステムクロックとして出力する。
【００２８】
ここで、図４、図５を用いて、異常パルス検出回路１３ａの構成及び動作について説明する。図４に、異常パルス検出回路１３ａの概略的な回路図を示す。図５に、異常パルス検出回路１３ａの動作を説明するためのタイミングチャートを示す。
【００２９】
図４に示すように、異常パルス検出回路１３ａは、Ｈｉｇｈ（Ｈ）レベル判定回路２５、Ｌｏｗ（Ｌ）レベル判定回路２６、ＯＲ回路２７、パルス伸張回路２８、を有する。Ｈレベル判定回路２５、Ｌレベル判定回路２６は、節点Ｎ３に並列接続される。ＯＲ回路２７には、Ｈレベル判定回路２５の出力及びＬレベル判定回路２６の出力が入力される。ＯＲ回路２７の出力は、パルス伸張回路２８に入力される。パルス伸張回路２８の出力は節点Ｎ５に接続される。
【００３０】
Ｈレベル判定回路２５は、Ｆ／Ｆ（Ｆｌｉｐ／Ｆｌｏｐ）回路３０、３１、３２、遅延回路３３、３４、３５、ＡＮＤ回路３６を有する。
【００３１】
Ｆ／Ｆ回路３０、３１、３２は、節点Ｎ３に対して並列に接続される。遅延回路３３、３４、３５は、節点Ｎ３に直列接続される。遅延回路３３と遅延回路３４との間の節点Ｎ７は、Ｆ／Ｆ回路３０のＣＬＫ端子に接続される。遅延回路３４と遅延回路３５との間の節点Ｎ８は、Ｆ／Ｆ回路３１のＣＬＫ端子に接続される。遅延回路３５の出力は、Ｆ／Ｆ回路３２のＣＬＫ端子に接続される。
【００３２】
Ｆ／Ｆ回路３０〜３２は、節点Ｎ３からのクロックＣＬ２のＨレベルの状態を異なる時点で記憶する。Ｆ／Ｆ回路３０は、遅延回路３３によって、クロックＣＬ２の立ち上がりよりも所定時間後のクロックＣＬ２の状態を記憶する。Ｆ／Ｆ回路３１は、Ｆ／Ｆ回路３０よりも遅延回路３４による遅延時間分だけ後のクロックＣＬ２の状態を記憶する。Ｆ／Ｆ回路３２は、Ｆ／Ｆ回路３１よりも遅延回路３５による遅延時間分だけ後のクロックＣＬ２の状態を記憶する。すなわち、Ｈレベル判定回路２５は、クロックＣＬ２のＨレベルの状態を複数の異なる時点で判定する。
【００３３】
ＡＮＤ回路３６は、Ｆ／Ｆ回路３０〜３２のいずれかからＬレベルの信号が出力された場合、Ｈレベルの信号を出力する。
【００３４】
Ｌレベル判定回路２６は、Ｆ／Ｆ（Ｆｌｉｐ／Ｆｌｏｐ）回路４０、４１、４２、遅延回路４３、４４、４５、ＯＲ回路４６を有する。
【００３５】
Ｆ／Ｆ回路４０、４１、４２は、節点Ｎ３に対して並列に接続される。遅延回路４３、４４、４５は、節点Ｎ３に直列接続される。遅延回路４３と遅延回路４４との間の節点Ｎ９は、Ｆ／Ｆ回路４０のＣＬＫ端子に接続される。遅延回路４４と遅延回路４５との間の節点Ｎ１０は、Ｆ／Ｆ回路４１のＣＬＫ端子に接続される。遅延回路４５の出力は、Ｆ／Ｆ回路４２のＣＬＫ端子に接続される。
【００３６】
Ｆ／Ｆ回路４０〜４２は、節点Ｎ３からのクロックＣＬ２のＬレベルの状態を異なる時点で記憶する。Ｆ／Ｆ回路４０は、遅延回路４３によって、クロックＣＬ２の立ち下がりよりも所定時間後のクロックＣＬ２の状態を記憶する。Ｆ／Ｆ回路４１は、Ｆ／Ｆ回路４０よりも遅延回路４４による遅延時間分だけ後のクロックＣＬ２の状態を記憶する。Ｆ／Ｆ回路４２は、Ｆ／Ｆ回路４１よりも遅延回路４５による遅延時間分だけ後のクロックＣＬ２の状態を記憶する。すなわち、Ｌレベル判定回路２６は、クロックＣＬ２のＬレベルの状態を複数の異なる時点で判定する。
【００３７】
ＯＲ回路４６は、Ｆ／Ｆ回路４０〜４２のいずれかからＨレベルの信号が出力された場合、Ｈレベルの信号を出力する。
【００３８】
ＯＲ回路２７は、Ｈレベル判定回路２５又はＬレベル判定回路２６からＨレベルの検出信号が入力されたとき、所定のパルス幅のＨレベルの異常検出信号Ｓ１２を出力する。
【００３９】
パルス伸張回路２８は、ＯＲ回路２７から出力された異常検出信号Ｓ１２のパルス幅を伸張して出力する。パルス伸張回路２８は、例えば、単安定マルチバイブレータである。
【００４０】
図５（ａ）に、Ｈレベル判定回路２５の動作を説明するためのタイミングチャートを示す。
【００４１】
時刻ｔ１〜ｔ３では、クロックＣＬ２のパルスの波形に異常はない。すなわち、時刻ｔ１〜ｔ３、クロックＣＬ２はＨレベルである。従って、Ｆ／Ｆ回路３０〜３２は、Ｈレベルの信号を保持する。
【００４２】
時刻ｔ４〜ｔ６では、クロックＣＬ２のパルス波形に異常がある。
【００４３】
時刻ｔ４では、クロックＣＬ２はＨレベルである。従って、Ｆ／Ｆ回路３０は、Ｈレベルの信号を保持する。
【００４４】
時刻ｔ５では、クロックＣＬ２はＬレベルである。従って、Ｆ／Ｆ回路３１は、Ｌレベルの信号を保持する。そして、時刻ｔ５から僅かに遅延して、Ｈレベル判定回路２５からはＨレベルの信号Ｓ１０が出力される。そして、Ｓ１０の出力から僅かに遅延して、パルス伸張回路２８から異常検出信号Ｓ１２が出力される。
【００４５】
時刻ｔ６では、クロックＣＬ２はＬレベルである。従って、Ｆ／Ｆ回路３２は、Ｌレベルの信号を保持する。この場合、時刻ｔ５と同様に動作する。
【００４６】
時刻ｔ７〜ｔ９は、時刻ｔ１〜ｔ３の場合と同様である。
【００４７】
このようにして、異常パルス検出回路１３ａでは、クロックＣＬ２の異常波形のパルスが検出される。そして、異常パルス検出回路１３ａからは異常検出信号Ｓ１２が出力される。
【００４８】
図５（ｂ）に、Ｌレベル判定回路２６の動作を説明するためのタイミングチャートを示す。
【００４９】
時刻ｔ１〜ｔ３では、クロックＣＬ２のパルスの波形に異常はない。すなわち、時刻ｔ１〜ｔ３の間、クロックＣＬ２はＬレベルである。従って、Ｆ／Ｆ回路４０〜４２は、Ｌレベルの信号を保持する。
【００５０】
時刻ｔ４〜ｔ６では、クロックＣＬ２のパルス波形に異常がある。
【００５１】
時刻ｔ４では、クロックＣＬ２はＬレベルである。従って、Ｆ／Ｆ回路４０は、Ｌレベルの信号を保持する。
【００５２】
時刻ｔ５では、クロックＣＬ２はＨレベルである。従って、Ｆ／Ｆ回路４１は、Ｈレベルの信号を保持する。そして、時刻ｔ５から僅かに遅延して、Ｌレベル判定回路２６からはＨレベルの信号Ｓ１１が出力される。そして、Ｓ１１の出力から僅かに遅延して、パルス伸張回路２８から異常検出信号Ｓ１２が出力される。
【００５３】
時刻ｔ６では、クロックＣＬ２はＨレベルである。従って、Ｆ／Ｆ回路４２は、Ｈレベルの信号を保持する。この場合、時刻ｔ５と同様に動作する。
【００５４】
時刻ｔ７〜ｔ９は、時刻ｔ１〜ｔ３の場合と同様である。
【００５５】
このようにして、異常パルス検出回路１３ａでは、クロックＣＬ２のＬレベルの異常が検出される。そして、異常パルス検出回路１３ａからは異常検出信号Ｓ１２が出力される。
【００５６】
クロックＣＬ２のＨレベルの状態及びＬレベルの状態の双方を複数の異なる時点で判定することにより、高い精度を持って異常波形のパルスを検出することができる。これにより、異常波形のパルスが後続の機能回路に伝播されることが効果的に抑制される。
【００５７】
次に、図６を参照して、クロック生成回路５０の機能について説明する。なお、ＣＬ１は、セレクタ１４に入力された発振器１０からのクロックＣＬ１である。ＣＬ２は、ＰＬＬ回路１１から出力されたクロックＣＬ２である。Ｓｉｎ_２は、遅延回路１２を介して、セレクタ１４に入力されたクロックＣＬ２である。Ｓ１２は、異常パルス検出回路１３ａから出力された異常検出信号である。Ｓ１３は、タイミング制御回路１３ｂから出力された切替信号である。システムクロックは、セレクタ１４から出力されたクロックである。
【００５８】
図６に示すように、時刻ｔ１〜ｔ４まではクロックＣＬ２の波形に異常はない。
【００５９】
時刻ｔ４の経過後、クロックＣＬ２の波形に乱れが生じている。クロックＣＬ２の異常は、上述の異常パルス検出回路１３ａによって直ちに検出される。そして、異常パルス検出回路１３ａからは異常検出信号Ｓ１２が出力される。
【００６０】
時刻ｔ５で、タイミング制御回路１３ｂは、入力された第１クロックＣＬ１に基づいて異常検出信号Ｓ１２を切替信号Ｓ１３としてセレクタ１４に出力する。そして、直ちに、セレクタ１４は、システムクロックとして出力するクロックの切替を実行する。
【００６１】
そして、時刻ｔ５で、セレクタ１４は、クロックＣＬ２に代えて、クロックＣＬ１をシステムクロックとして出力する。なお、クロックの切替が実行される時刻ｔ５は、クロックＣＬ１の立ち上がり時点と一致する。
【００６２】
このようにクロック生成回路５０が動作することによって、クロックＣＬ２に生じた異常クロックがセレクタ１４の後続の機能回路に伝播されることが高い精度で抑制される。
【００６３】
すなわち、本実施形態においては、遅延回路１２がＰＬＬ回路１１とセレクタ１４との間に設けられている。これにより、クロックＣＬ２に含まれる異常波形のパルスが後続の機能回路（ＣＰＵ６０〜ＲＡＭ６４）に入力されることが抑制される。
【００６４】
また、上述のように、切替信号生成回路１３は、異常パルス検出回路１３ａ、タイミング制御回路１３ｂを有する。タイミング制御回路１３ｂは、異常パルス検出回路１３ａから出力される異常検出信号Ｓ１２をセレクタ１４に出力するタイミングをクロックＣＬ１の入力に基づいて制御する。これにより、セレクタ１４によるクロックＣＬ２からクロックＣＬ１の切替時点を、クロックＣＬ１の立ち上がり時点にあわせることができる。すなわち、セレクタ１４によるクロックの切替自体によって異常パルスが発生されることも抑制される。
【００６５】
また、上述のように、異常パルス検出回路１３ａは、クロックＣＬ２のＨレベルの状態及びＬレベルの状態の双方を複数の異なる時点で判定する。これにより、高い精度を持って異常波形のパルスを検出することができる。そして、異常波形のパルスが後続の機能回路に伝播されることが効果的に抑制される。
また、上述のように、遅延回路１２は、直列接続された複数のバッファ６０を含む。従って、バッファ６０の数を設定することにより、簡易に遅延回路１２の遅延量を設定することができる。
【００６６】
〔第２の実施形態〕
本発明の第２の実施形態について、図７を用いて説明する。図７は、クロック生成回路５１の概略的な回路図である。なお、第１の実施形態と重複する説明は省略する。尚、第１の実施形態で説明した効果は、本実施形態においてもそのまま適用される。
【００６７】
本実施形態においては、ＰＬＬ回路１１の帰還信号は、遅延回路１２とセレクタ１４との間の節点Ｎ４からＰＬＬ回路１１に入力される。これによって、タイミング制御回路１３ｂの構成を簡略化することができる。すなわち、セレクタ１４に入力されるクロックＣＬ１とクロックＣＬ２との間に生じうる同期ずれを考慮して、タイミング制御回路１３ｂを設計する必要を解消できる。Ｆ／Ｆ１３ｂのように簡素な回路を採用することにより、回路規模が不必要に拡大することを抑制することができる。
【００６８】
図７に示すように、本実施形態においては、タイミング制御回路１３ｂとしてＦ／Ｆを用いる。Ｆ／Ｆ１３ｂは、節点Ｎ６から入力されるクロックＣＬ１に基づいて異常検出信号Ｓ１２を切替信号Ｓ１３として出力するタイミングを制御する。
【００６９】
〔第３の実施形態〕
本発明の第３の実施形態について、図８乃至図１０を用いて説明する。図８は、クロック生成回路５２を含む半導体集積回路（マイコン）の概略的な構成を示すブロック図である。図９は、クロック生成回路５２の概略的な構成を示す回路図である。図１０は、クロック生成回路５２の動作を説明するためのタイミングチャートである。なお、第１及び第２の実施形態と重複する説明は省略する。尚、第１及び第２の実施形態で説明した効果は、本実施形態においてもそのまま適用される。
【００７０】
図８に示すように、クロック生成回路５２は、システム停止信号を出力する。そして、システム停止制御部６５は、システム停止信号の入力に基づいて、ＣＰＵ６０〜ＲＡＭ６４の動作を停止させる。
【００７１】
図９に示すように、クロック生成回路５２は、停止信号生成回路１６を有する。
【００７２】
停止信号生成回路１６は、クロックＣＬ１に異常波形のパルスがあり、かつクロックＣＬ２にも異常波形のパルスがあるとき、システム停止信号を出力する。これによって、異常波形のパルスが後続の機能回路に伝播し、機能回路が誤動作することがより確実に抑制される。
【００７３】
なお、停止信号生成回路１６の第１の入力は、発振器１０に接続される。また、停止信号生成回路１６の第２の入力は、異常パルス検出回路１３ａの出力に接続される。つまり、停止信号生成回路１６には、クロックＣＬ１、異常検出信号Ｓ１２が入力される。
【００７４】
停止信号生成回路１６は、異常パルス検出回路１６ａ、判定回路１６ｂを有する。
【００７５】
異常パルス検出回路１６ａの構成及び動作は、異常パルス検出回路１３ａの構成及び動作と等しい。但し、異常パルス検出回路１６ａは、クロックＣＬ１の異常波形のパルスを検出し、異常検出信号Ｓ１４を出力する。
【００７６】
判定回路１６ｂは、ここでは、ＡＮＤ回路である。ＡＮＤ回路１６ｂの第１入力は、異常パルス検出回路１６ａの出力に接続される。ＡＮＤ回路１６ｂの第２入力は、異常パルス検出回路１３ａの出力に接続される。ＡＮＤ回路１６ｂは、異常検出信号Ｓ１４の入力及び異常検出信号Ｓ１２の入力があったとき、システム停止信号を出力する。なお、ここでは、異常検出信号Ｓ１４、異常検出信号Ｓ１２はともにＨレベルの信号である。
【００７７】
図１０に示すように、時刻ｔ５と時刻ｔ６との間でクロックＣＬ１の波形に異常がある。異常パルス検出回路１６ａは、クロックＣＬ１の異常を直ちに検出し、異常検出信号Ｓ１４をＡＮＤ回路１６ｂに出力する。図１０から明らかなように、この時点で、ＡＮＤ回路１６ｂには、異常検出信号Ｓ１２が入力されている。従って、ＡＮＤ回路１６ｂは、異常検出信号Ｓ１４の入力の直後に、システム停止信号を出力する。
【００７８】
クロックＣＬ１の波形に異常がある場合には、クロックＣＬ２からクロックＣＬ１に出力クロックを切り替えたとしても、後続の機能回路が誤動作することを抑制できない。本実施形態においては、この点を考慮し、停止信号生成回路１６を用いて、後続の機能回路が誤動作することをより確実に抑制する。
【００７９】
本発明の技術的な範囲は、上述の実施の形態に限らない。すなわち、ＰＬＬ回路、セレクタ、異常パルス検出回路、タイミング制御回路、遅延回路の具体的な構成は任意である。また、クロック生成回路のうち、発振器１０、ＰＬＬ回路１１を除くと、クロック選択回路として把握することもできる。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態にかかるクロック生成回路５０を含む半導体集積回路（マイコン）の概略的な構成を示すブロック図である。
【図２】クロック生成回路５０の概略的な構成を示す回路図である。
【図３】遅延回路１２の概略的な構成を示す回路図である。
【図４】異常パルス検出回路１３ａの概略的な回路図である。
【図５】異常パルス検出回路１３ａの動作を説明するためのタイミングチャートである。
【図６】クロック生成回路５０の動作を説明するためのタイミングチャートである。
【図７】第２の実施形態にかかるクロック生成回路５１の概略的な回路図である。
【図８】第３の実施形態にかかるクロック生成回路５２を含む半導体集積回路（マイコン）の概略的な構成を示すブロック図である。
【図９】クロック生成回路５２の概略的な構成を示す回路図である。
【図１０】クロック生成回路５２の動作を説明するためのタイミングチャートである。
【図１１】従来の技術を説明するための概略図である。
【符号の説明】
【００８１】
１００ 半導体集積回路
５０ クロック生成回路
１０ 発振器
１２ 遅延回路
１３ 切替信号生成回路
１３ａ 異常パルス検出回路
１３ｂ タイミング制御回路
１４ セレクタ
１６ 停止信号生成回路
１６ａ 異常パルス検出回路
１６ｂ 判定回路
２０ 位相差検出器
２１ ループ・フィルタ
２２ 電圧制御発振器
２５ レベル判定回路
２６ レベル判定回路
５１ クロック生成回路
ＣＬ１ クロック
ＣＬ２ クロック
Ｓ１２ 異常検出信号
Ｓ１３ 切替信号
Ｓ１４ 異常検出信号
【技術分野】
【０００１】
本発明は、クロック生成回路、クロック選択回路、及び半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路（特に、マイクロコンピュータ（Ｍｉｃｒｏｃｏｍｐｕｔｅｒ））に関する技術の進展が著しい。そして、この半導体集積回路に組み込まれる個々の機能回路にも高い性能が要求されている。
【０００３】
半導体集積回路においては、周波数逓倍器として位相同期回路（以下、ＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ Ｌｏｏｐ）回路）が広く用いられている。ＰＬＬ回路を半導体集積回路に組み込むことで、基準周波数をＮ倍した周波数のクロックを生成することができる。
【０００４】
ＰＬＬ回路においてはクロックを安定して出力することが重要な特性である。しかしながら、近年の電源電圧の低下に伴って、ＰＬＬ回路からの出力クロックの波形に乱れが生じることが問題となっている。すなわち、ＰＬＬ回路は、電圧制御発振器（ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ））を利用して出力クロックを生成するが、ＶＣＯの電源電圧に生じるゆれにより、出力クロックの波形に乱れが発生してしまう。出力クロックの波形に乱れが生じると、出力クロックに基づいて動作する他の機能回路が誤動作してしまうことを招くおそれがある。
【０００５】
特許文献１は、相互に独立した発振回路からのクロックを選択的に出力する技術が開示されている。図１１に、特許文献１記載の技術を示す。図１１に示すように、特許文献１では、監視回路８３の判定結果に基づいてマルチプレクサ８４は、発振回路８１のクロックから発振回路８２のクロックに出力するクロックを変更する。なお、特許文献２には、クロックの異常を検出する装置が記載されている。
【特許文献１】特開平１０−１２４１６７号公報
【特許文献２】特開昭６１−４１２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、ＰＬＬ回路から出力される異常波形のクロックにより他の機能回路が誤動作してしまうおそれがあることが問題となっている。この問題点は、特許文献１記載の技術に習って、単純にＰＬＬ回路に入力される基本クロックとＰＬＬ回路からの出力クロックのいずれかを選択的に出力させたとしても変わらない。
【課題を解決するための手段】
【０００７】
本発明にかかるクロック生成回路は、第１クロックに同期した第２クロックを出力する位相同期回路と、前記第１クロック又は前記第２クロックを出力するセレクタと、前記位相同期回路から出力された前記第２クロックで異常波形のパルスが検出されたとき、前記第２クロックに代えて前記第１クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、前記切替信号に基づいて前記セレクタが前記第２クロックから前記第１クロックに出力クロックを切り替えた後、前記第２クロックに含まれる異常波形の前記パルスが前記セレクタに入力されるように、前記位相同期回路から前記セレクタに入力される前記第２クロックを遅延させる遅延回路と、を備える。
【０００８】
本発明にかかるクロック選択回路は、切替信号の入力に基づいて第１クロック又は第２クロックを選択的に出力するセレクタと、前記セレクタに入力される前記第２クロックで異常波形のパルスが検出されたとき、前記第２クロックに代えて前記第１クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、前記セレクタが前記第２クロックから前記第１クロックに出力クロックを切り替えた後、異常波形の前記パルスが前記セレクタに入力されるように、前記セレクタに入力される前記第２クロックを遅延させる遅延回路と、を備える。
【発明の効果】
【０００９】
ＰＬＬ回路から出力される異常波形のクロックにより他の機能回路が誤動作してしまうことを効果的に抑制される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて、本発明の実施の形態について説明する。尚、図面は簡略的なものであって、示された構成要素の正確な大きさ等を示すものではない。また、図面に基づいて、本発明の技術的範囲を狭めるように解釈してはならない。また、同一の要素には同一の符号を付し、重複する説明は省略するものとする。
【００１１】
〔第１の実施形態〕
本発明の第１の実施形態について、図１乃至図６を用いて説明する。図１は、クロック生成回路５０を含む半導体集積回路（マイコン）の概略的な構成を示すブロック図である。図２は、クロック生成回路５０の概略的な構成を示す回路図である。図３は、遅延回路１２の概略的な構成を示す回路図である。図４は、異常パルス検出回路１３ａの概略的な回路図である。図５は、異常パルス検出回路１３ａの動作を説明するためのタイミングチャートである。図６は、クロック生成回路５０の動作を説明するためのタイミングチャートである。
【００１２】
図１に示すように、半導体集積回路１００は、クロック生成回路５０、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）６０、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路６１、割り込みコントローラ回路６２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）６３、ＲＡＭ（Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６４、を備える。ＣＰＵ６１〜ＲＡＭ６４らの機能回路は、クロック生成回路５０から出力されるクロック（システムクロック）に基づいて動作する。
【００１３】
図２に示すように、クロック生成回路５０は、発振器１０、ＰＬＬ回路１１、遅延回路１２、切替信号生成回路１３（異常パルス検出回路１３ａ、タイミング制御回路１３ｂ）、セレクタ１４を備える。
【００１４】
なお、ＰＬＬ回路１１は、ＰＤ（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）２０、ＬＦ（Ｌｏｏｐ Ｆｉｌｔｅｒ）２１、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）２２、１／Ｎ ＤＩＶ（１／Ｎ Ｄｉｖｉｄｅｒ）２３、を備える。なお、ＰＤ２０を位相差検出器２０と呼び、ＬＦ２１をループ・フィルタ２１と呼び、ＶＣＯ２２を電圧制御発振器２２と呼び、１／Ｎ ＤＩＶを１／Ｎ分周器と呼んでも良い。
【００１５】
クロック生成回路５０の動作の概要は以下のとおりである。セレクタ１４には、発振器１０からのクロックＣＬ１（第１クロック）とＰＬＬ回路１１からのクロックＣＬ２（第２クロック）が入力される。セレクタ１４は、切替信号生成回路１３から出力される切替信号Ｓ１３に基づいて、発振器１０からのクロックＣＬ１又はＰＬＬ回路１１からのクロックＣＬ２のいずれかを選択的に出力する。通常動作時、セレクタ１４は、クロックＣＬ２を出力する。クロックＣＬ２の波形に異常が検出された時、セレクタ１４は、クロックＣＬ１を出力する。本実施形態においては、遅延回路１２がＰＬＬ回路１１とセレクタ１４との間に設けられている。これにより、クロックＣＬ２に含まれる異常波形のパルスが後続の機能回路（ＣＰＵ６０〜ＲＡＭ６４）に入力されることが抑制される。
【００１６】
以下、それぞれの構成要素の接続関係について説明した後、それぞれの構成要素の機能について説明する。
【００１７】
発振器１０の出力は、ＰＬＬ回路１１、セレクタ１４に入力される。発振器１０とＰＬＬ回路１１との間の節点Ｎ１には、セレクタ１４の入力（第１の入力）が接続される。換言すると、ＰＬＬ回路１１、セレクタ１４は、発振器１０に並列接続される。ＰＬＬ回路１１の出力は、遅延回路１２、切替信号生成回路１３に入力される。ＰＬＬ回路１１と遅延回路１２との間の節点Ｎ３には、切替信号生成回路１３の入力が接続される。換言すると、遅延回路１２、切替信号生成回路１３は、節点Ｎ３に並列接続される。遅延回路１２の出力は、セレクタ１４の他方の入力（第２の入力）に接続される。切替信号生成回路１３の出力は、セレクタ１４の制御端子に接続される。なお、切替信号生成回路１３は、直列接続された異常パルス検出回路１３ａ、タイミング制御回路１３ｂを有する。また、切替信号生成回路１３は、発振器１０とセレクタ１４との間の節点Ｎ６に接続される。セレクタ１４の出力は、図１の後続の機能回路（ＣＰＵ６１〜ＲＡＭ６５）に接続される。
【００１８】
以下、それぞれの回路要素の機能について説明する。
【００１９】
発振器１０は、所定周波数のクロックＣＬ１を出力する。発振器１０は、例えば、水晶振動子・セラミックス発振子等を用いた一般的な発振回路である。
【００２０】
ＰＬＬ回路１１は、発振器１０からのクロックＣＬ１に同期したクロックＣＬ２を出力する。ここでは、帰還経路に１／Ｎ ＤＩＶ２３が設けられている。従って、ＰＬＬ回路１１から出力されるクロックの周波数は、発振器１０からのクロックの周波数のＮ倍となる。ここでは、ＶＣＯ２２と遅延回路１２との間の節点Ｎ２の信号を帰還信号としている。
【００２１】
なお、ＰＤ２０は、発振器１０からのクロックＣＬ１とＶＣＯ２２からのクロックＣＬ２との位相差を検出する。ＬＦ２１は、ＰＤ２０から出力される位相差信号の交流成分を除去する。ＶＣＯ２２は、ＬＦ２１から出力される位相差信号に応じて、出力するクロックの周波数を調整する。１／Ｎ ＤＩＶ２３は、クロックＣＬ２を１／Ｎ（Ｎは２以上の自然数）に分周してＰＤ２０に入力させる。
【００２２】
遅延回路１２は、ＰＬＬ回路１１からのクロックＣＬ２を所定時間遅延させ、セレクタ１４に出力する。遅延回路１２の概略的な構成を図３に示す。図３に示すように、遅延回路１２は、遅延回路１２ａ、遅延回路１２ｂを有する。遅延回路１２ａ、遅延回路１２ｂとは互いに直列接続される。遅延回路１２ａ、遅延回路１２ｂのそれぞれは、直列接続された複数のバッファ６０を有する。遅延回路１２における遅延量は、直列接続されるバッファ数によって設定される。
【００２３】
遅延回路１２の遅延量は、セレクタ１４に切替信号Ｓ１３が入力された後、異常波形のパルスがセレクタ１４に入力されるように設定される。具体的には、後述の説明からより明らかになるが、異常パルス検出回路１３ａによる異常波形のパルスの検出にかかる所要時間、タイミング制御回路１３ｂの動作にかかる所要時間、及びセレクタ１４のクロック切替にかかる所要時間の合計に基づいて設定される。このように遅延回路１２の遅延量を設定することで、セレクタ１４によるクロックの切替前に、異常波形のパルスがセレクタ１４に入力され、後続の機能回路に伝播することが抑制される。
【００２４】
切替信号生成回路１３は、クロックＣＬ２における異常波形のパルスを検出し、異常波形のパルスを検出したとき、セレクタ１４にクロックＣＬ２に代えてクロックＣＬ１を選択して出力させる切替信号Ｓ１３を出力する。
【００２５】
切替信号生成回路１３は、異常パルス検出回路１３ａ、タイミング制御回路１３ｂを有する。異常パルス検出回路１３ａは、クロックＣＬ２の異常波形のパルスを検出する。そして、クロックＣＬ２で異常波形のパルスを検出したとき、セレクタ１４に異常検出信号Ｓ１２を出力する。
【００２６】
タイミング制御回路１３ｂは、異常検出信号Ｓ１２の入力に基づいて切替信号Ｓ１３を出力する。タイミング制御回路１３ｂは、異常パルス検出回路１３ａから出力される異常検出信号Ｓ１２をセレクタ１４に出力するタイミングをクロックＣＬ１の入力に基づいて制御する。これにより、セレクタ１４によるクロックＣＬ２からクロックＣＬ１の切替時点を、クロックＣＬ１の立ち上がり時点にあわせることができる。
【００２７】
セレクタ１４は、切替信号Ｓ１３の入力に基づいて、クロックＣＬ２からクロックＣＬ１にシステムクロックとして出力するクロックの切替を行う。すなわち、通常動作時、セレクタ１４は、クロックＣＬ２をシステムクロックとして出力する。他方、クロックＣＬ２の波形に異常が検出され切替信号Ｓ１３が入力された場合、セレクタ１４は、クロックＣＬ２に代えて、クロックＣＬ１をシステムクロックとして出力する。
【００２８】
ここで、図４、図５を用いて、異常パルス検出回路１３ａの構成及び動作について説明する。図４に、異常パルス検出回路１３ａの概略的な回路図を示す。図５に、異常パルス検出回路１３ａの動作を説明するためのタイミングチャートを示す。
【００２９】
図４に示すように、異常パルス検出回路１３ａは、Ｈｉｇｈ（Ｈ）レベル判定回路２５、Ｌｏｗ（Ｌ）レベル判定回路２６、ＯＲ回路２７、パルス伸張回路２８、を有する。Ｈレベル判定回路２５、Ｌレベル判定回路２６は、節点Ｎ３に並列接続される。ＯＲ回路２７には、Ｈレベル判定回路２５の出力及びＬレベル判定回路２６の出力が入力される。ＯＲ回路２７の出力は、パルス伸張回路２８に入力される。パルス伸張回路２８の出力は節点Ｎ５に接続される。
【００３０】
Ｈレベル判定回路２５は、Ｆ／Ｆ（Ｆｌｉｐ／Ｆｌｏｐ）回路３０、３１、３２、遅延回路３３、３４、３５、ＡＮＤ回路３６を有する。
【００３１】
Ｆ／Ｆ回路３０、３１、３２は、節点Ｎ３に対して並列に接続される。遅延回路３３、３４、３５は、節点Ｎ３に直列接続される。遅延回路３３と遅延回路３４との間の節点Ｎ７は、Ｆ／Ｆ回路３０のＣＬＫ端子に接続される。遅延回路３４と遅延回路３５との間の節点Ｎ８は、Ｆ／Ｆ回路３１のＣＬＫ端子に接続される。遅延回路３５の出力は、Ｆ／Ｆ回路３２のＣＬＫ端子に接続される。
【００３２】
Ｆ／Ｆ回路３０〜３２は、節点Ｎ３からのクロックＣＬ２のＨレベルの状態を異なる時点で記憶する。Ｆ／Ｆ回路３０は、遅延回路３３によって、クロックＣＬ２の立ち上がりよりも所定時間後のクロックＣＬ２の状態を記憶する。Ｆ／Ｆ回路３１は、Ｆ／Ｆ回路３０よりも遅延回路３４による遅延時間分だけ後のクロックＣＬ２の状態を記憶する。Ｆ／Ｆ回路３２は、Ｆ／Ｆ回路３１よりも遅延回路３５による遅延時間分だけ後のクロックＣＬ２の状態を記憶する。すなわち、Ｈレベル判定回路２５は、クロックＣＬ２のＨレベルの状態を複数の異なる時点で判定する。
【００３３】
ＡＮＤ回路３６は、Ｆ／Ｆ回路３０〜３２のいずれかからＬレベルの信号が出力された場合、Ｈレベルの信号を出力する。
【００３４】
Ｌレベル判定回路２６は、Ｆ／Ｆ（Ｆｌｉｐ／Ｆｌｏｐ）回路４０、４１、４２、遅延回路４３、４４、４５、ＯＲ回路４６を有する。
【００３５】
Ｆ／Ｆ回路４０、４１、４２は、節点Ｎ３に対して並列に接続される。遅延回路４３、４４、４５は、節点Ｎ３に直列接続される。遅延回路４３と遅延回路４４との間の節点Ｎ９は、Ｆ／Ｆ回路４０のＣＬＫ端子に接続される。遅延回路４４と遅延回路４５との間の節点Ｎ１０は、Ｆ／Ｆ回路４１のＣＬＫ端子に接続される。遅延回路４５の出力は、Ｆ／Ｆ回路４２のＣＬＫ端子に接続される。
【００３６】
Ｆ／Ｆ回路４０〜４２は、節点Ｎ３からのクロックＣＬ２のＬレベルの状態を異なる時点で記憶する。Ｆ／Ｆ回路４０は、遅延回路４３によって、クロックＣＬ２の立ち下がりよりも所定時間後のクロックＣＬ２の状態を記憶する。Ｆ／Ｆ回路４１は、Ｆ／Ｆ回路４０よりも遅延回路４４による遅延時間分だけ後のクロックＣＬ２の状態を記憶する。Ｆ／Ｆ回路４２は、Ｆ／Ｆ回路４１よりも遅延回路４５による遅延時間分だけ後のクロックＣＬ２の状態を記憶する。すなわち、Ｌレベル判定回路２６は、クロックＣＬ２のＬレベルの状態を複数の異なる時点で判定する。
【００３７】
ＯＲ回路４６は、Ｆ／Ｆ回路４０〜４２のいずれかからＨレベルの信号が出力された場合、Ｈレベルの信号を出力する。
【００３８】
ＯＲ回路２７は、Ｈレベル判定回路２５又はＬレベル判定回路２６からＨレベルの検出信号が入力されたとき、所定のパルス幅のＨレベルの異常検出信号Ｓ１２を出力する。
【００３９】
パルス伸張回路２８は、ＯＲ回路２７から出力された異常検出信号Ｓ１２のパルス幅を伸張して出力する。パルス伸張回路２８は、例えば、単安定マルチバイブレータである。
【００４０】
図５（ａ）に、Ｈレベル判定回路２５の動作を説明するためのタイミングチャートを示す。
【００４１】
時刻ｔ１〜ｔ３では、クロックＣＬ２のパルスの波形に異常はない。すなわち、時刻ｔ１〜ｔ３、クロックＣＬ２はＨレベルである。従って、Ｆ／Ｆ回路３０〜３２は、Ｈレベルの信号を保持する。
【００４２】
時刻ｔ４〜ｔ６では、クロックＣＬ２のパルス波形に異常がある。
【００４３】
時刻ｔ４では、クロックＣＬ２はＨレベルである。従って、Ｆ／Ｆ回路３０は、Ｈレベルの信号を保持する。
【００４４】
時刻ｔ５では、クロックＣＬ２はＬレベルである。従って、Ｆ／Ｆ回路３１は、Ｌレベルの信号を保持する。そして、時刻ｔ５から僅かに遅延して、Ｈレベル判定回路２５からはＨレベルの信号Ｓ１０が出力される。そして、Ｓ１０の出力から僅かに遅延して、パルス伸張回路２８から異常検出信号Ｓ１２が出力される。
【００４５】
時刻ｔ６では、クロックＣＬ２はＬレベルである。従って、Ｆ／Ｆ回路３２は、Ｌレベルの信号を保持する。この場合、時刻ｔ５と同様に動作する。
【００４６】
時刻ｔ７〜ｔ９は、時刻ｔ１〜ｔ３の場合と同様である。
【００４７】
このようにして、異常パルス検出回路１３ａでは、クロックＣＬ２の異常波形のパルスが検出される。そして、異常パルス検出回路１３ａからは異常検出信号Ｓ１２が出力される。
【００４８】
図５（ｂ）に、Ｌレベル判定回路２６の動作を説明するためのタイミングチャートを示す。
【００４９】
時刻ｔ１〜ｔ３では、クロックＣＬ２のパルスの波形に異常はない。すなわち、時刻ｔ１〜ｔ３の間、クロックＣＬ２はＬレベルである。従って、Ｆ／Ｆ回路４０〜４２は、Ｌレベルの信号を保持する。
【００５０】
時刻ｔ４〜ｔ６では、クロックＣＬ２のパルス波形に異常がある。
【００５１】
時刻ｔ４では、クロックＣＬ２はＬレベルである。従って、Ｆ／Ｆ回路４０は、Ｌレベルの信号を保持する。
【００５２】
時刻ｔ５では、クロックＣＬ２はＨレベルである。従って、Ｆ／Ｆ回路４１は、Ｈレベルの信号を保持する。そして、時刻ｔ５から僅かに遅延して、Ｌレベル判定回路２６からはＨレベルの信号Ｓ１１が出力される。そして、Ｓ１１の出力から僅かに遅延して、パルス伸張回路２８から異常検出信号Ｓ１２が出力される。
【００５３】
時刻ｔ６では、クロックＣＬ２はＨレベルである。従って、Ｆ／Ｆ回路４２は、Ｈレベルの信号を保持する。この場合、時刻ｔ５と同様に動作する。
【００５４】
時刻ｔ７〜ｔ９は、時刻ｔ１〜ｔ３の場合と同様である。
【００５５】
このようにして、異常パルス検出回路１３ａでは、クロックＣＬ２のＬレベルの異常が検出される。そして、異常パルス検出回路１３ａからは異常検出信号Ｓ１２が出力される。
【００５６】
クロックＣＬ２のＨレベルの状態及びＬレベルの状態の双方を複数の異なる時点で判定することにより、高い精度を持って異常波形のパルスを検出することができる。これにより、異常波形のパルスが後続の機能回路に伝播されることが効果的に抑制される。
【００５７】
次に、図６を参照して、クロック生成回路５０の機能について説明する。なお、ＣＬ１は、セレクタ１４に入力された発振器１０からのクロックＣＬ１である。ＣＬ２は、ＰＬＬ回路１１から出力されたクロックＣＬ２である。Ｓｉｎ_２は、遅延回路１２を介して、セレクタ１４に入力されたクロックＣＬ２である。Ｓ１２は、異常パルス検出回路１３ａから出力された異常検出信号である。Ｓ１３は、タイミング制御回路１３ｂから出力された切替信号である。システムクロックは、セレクタ１４から出力されたクロックである。
【００５８】
図６に示すように、時刻ｔ１〜ｔ４まではクロックＣＬ２の波形に異常はない。
【００５９】
時刻ｔ４の経過後、クロックＣＬ２の波形に乱れが生じている。クロックＣＬ２の異常は、上述の異常パルス検出回路１３ａによって直ちに検出される。そして、異常パルス検出回路１３ａからは異常検出信号Ｓ１２が出力される。
【００６０】
時刻ｔ５で、タイミング制御回路１３ｂは、入力された第１クロックＣＬ１に基づいて異常検出信号Ｓ１２を切替信号Ｓ１３としてセレクタ１４に出力する。そして、直ちに、セレクタ１４は、システムクロックとして出力するクロックの切替を実行する。
【００６１】
そして、時刻ｔ５で、セレクタ１４は、クロックＣＬ２に代えて、クロックＣＬ１をシステムクロックとして出力する。なお、クロックの切替が実行される時刻ｔ５は、クロックＣＬ１の立ち上がり時点と一致する。
【００６２】
このようにクロック生成回路５０が動作することによって、クロックＣＬ２に生じた異常クロックがセレクタ１４の後続の機能回路に伝播されることが高い精度で抑制される。
【００６３】
すなわち、本実施形態においては、遅延回路１２がＰＬＬ回路１１とセレクタ１４との間に設けられている。これにより、クロックＣＬ２に含まれる異常波形のパルスが後続の機能回路（ＣＰＵ６０〜ＲＡＭ６４）に入力されることが抑制される。
【００６４】
また、上述のように、切替信号生成回路１３は、異常パルス検出回路１３ａ、タイミング制御回路１３ｂを有する。タイミング制御回路１３ｂは、異常パルス検出回路１３ａから出力される異常検出信号Ｓ１２をセレクタ１４に出力するタイミングをクロックＣＬ１の入力に基づいて制御する。これにより、セレクタ１４によるクロックＣＬ２からクロックＣＬ１の切替時点を、クロックＣＬ１の立ち上がり時点にあわせることができる。すなわち、セレクタ１４によるクロックの切替自体によって異常パルスが発生されることも抑制される。
【００６５】
また、上述のように、異常パルス検出回路１３ａは、クロックＣＬ２のＨレベルの状態及びＬレベルの状態の双方を複数の異なる時点で判定する。これにより、高い精度を持って異常波形のパルスを検出することができる。そして、異常波形のパルスが後続の機能回路に伝播されることが効果的に抑制される。
また、上述のように、遅延回路１２は、直列接続された複数のバッファ６０を含む。従って、バッファ６０の数を設定することにより、簡易に遅延回路１２の遅延量を設定することができる。
【００６６】
〔第２の実施形態〕
本発明の第２の実施形態について、図７を用いて説明する。図７は、クロック生成回路５１の概略的な回路図である。なお、第１の実施形態と重複する説明は省略する。尚、第１の実施形態で説明した効果は、本実施形態においてもそのまま適用される。
【００６７】
本実施形態においては、ＰＬＬ回路１１の帰還信号は、遅延回路１２とセレクタ１４との間の節点Ｎ４からＰＬＬ回路１１に入力される。これによって、タイミング制御回路１３ｂの構成を簡略化することができる。すなわち、セレクタ１４に入力されるクロックＣＬ１とクロックＣＬ２との間に生じうる同期ずれを考慮して、タイミング制御回路１３ｂを設計する必要を解消できる。Ｆ／Ｆ１３ｂのように簡素な回路を採用することにより、回路規模が不必要に拡大することを抑制することができる。
【００６８】
図７に示すように、本実施形態においては、タイミング制御回路１３ｂとしてＦ／Ｆを用いる。Ｆ／Ｆ１３ｂは、節点Ｎ６から入力されるクロックＣＬ１に基づいて異常検出信号Ｓ１２を切替信号Ｓ１３として出力するタイミングを制御する。
【００６９】
〔第３の実施形態〕
本発明の第３の実施形態について、図８乃至図１０を用いて説明する。図８は、クロック生成回路５２を含む半導体集積回路（マイコン）の概略的な構成を示すブロック図である。図９は、クロック生成回路５２の概略的な構成を示す回路図である。図１０は、クロック生成回路５２の動作を説明するためのタイミングチャートである。なお、第１及び第２の実施形態と重複する説明は省略する。尚、第１及び第２の実施形態で説明した効果は、本実施形態においてもそのまま適用される。
【００７０】
図８に示すように、クロック生成回路５２は、システム停止信号を出力する。そして、システム停止制御部６５は、システム停止信号の入力に基づいて、ＣＰＵ６０〜ＲＡＭ６４の動作を停止させる。
【００７１】
図９に示すように、クロック生成回路５２は、停止信号生成回路１６を有する。
【００７２】
停止信号生成回路１６は、クロックＣＬ１に異常波形のパルスがあり、かつクロックＣＬ２にも異常波形のパルスがあるとき、システム停止信号を出力する。これによって、異常波形のパルスが後続の機能回路に伝播し、機能回路が誤動作することがより確実に抑制される。
【００７３】
なお、停止信号生成回路１６の第１の入力は、発振器１０に接続される。また、停止信号生成回路１６の第２の入力は、異常パルス検出回路１３ａの出力に接続される。つまり、停止信号生成回路１６には、クロックＣＬ１、異常検出信号Ｓ１２が入力される。
【００７４】
停止信号生成回路１６は、異常パルス検出回路１６ａ、判定回路１６ｂを有する。
【００７５】
異常パルス検出回路１６ａの構成及び動作は、異常パルス検出回路１３ａの構成及び動作と等しい。但し、異常パルス検出回路１６ａは、クロックＣＬ１の異常波形のパルスを検出し、異常検出信号Ｓ１４を出力する。
【００７６】
判定回路１６ｂは、ここでは、ＡＮＤ回路である。ＡＮＤ回路１６ｂの第１入力は、異常パルス検出回路１６ａの出力に接続される。ＡＮＤ回路１６ｂの第２入力は、異常パルス検出回路１３ａの出力に接続される。ＡＮＤ回路１６ｂは、異常検出信号Ｓ１４の入力及び異常検出信号Ｓ１２の入力があったとき、システム停止信号を出力する。なお、ここでは、異常検出信号Ｓ１４、異常検出信号Ｓ１２はともにＨレベルの信号である。
【００７７】
図１０に示すように、時刻ｔ５と時刻ｔ６との間でクロックＣＬ１の波形に異常がある。異常パルス検出回路１６ａは、クロックＣＬ１の異常を直ちに検出し、異常検出信号Ｓ１４をＡＮＤ回路１６ｂに出力する。図１０から明らかなように、この時点で、ＡＮＤ回路１６ｂには、異常検出信号Ｓ１２が入力されている。従って、ＡＮＤ回路１６ｂは、異常検出信号Ｓ１４の入力の直後に、システム停止信号を出力する。
【００７８】
クロックＣＬ１の波形に異常がある場合には、クロックＣＬ２からクロックＣＬ１に出力クロックを切り替えたとしても、後続の機能回路が誤動作することを抑制できない。本実施形態においては、この点を考慮し、停止信号生成回路１６を用いて、後続の機能回路が誤動作することをより確実に抑制する。
【００７９】
本発明の技術的な範囲は、上述の実施の形態に限らない。すなわち、ＰＬＬ回路、セレクタ、異常パルス検出回路、タイミング制御回路、遅延回路の具体的な構成は任意である。また、クロック生成回路のうち、発振器１０、ＰＬＬ回路１１を除くと、クロック選択回路として把握することもできる。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態にかかるクロック生成回路５０を含む半導体集積回路（マイコン）の概略的な構成を示すブロック図である。
【図２】クロック生成回路５０の概略的な構成を示す回路図である。
【図３】遅延回路１２の概略的な構成を示す回路図である。
【図４】異常パルス検出回路１３ａの概略的な回路図である。
【図５】異常パルス検出回路１３ａの動作を説明するためのタイミングチャートである。
【図６】クロック生成回路５０の動作を説明するためのタイミングチャートである。
【図７】第２の実施形態にかかるクロック生成回路５１の概略的な回路図である。
【図８】第３の実施形態にかかるクロック生成回路５２を含む半導体集積回路（マイコン）の概略的な構成を示すブロック図である。
【図９】クロック生成回路５２の概略的な構成を示す回路図である。
【図１０】クロック生成回路５２の動作を説明するためのタイミングチャートである。
【図１１】従来の技術を説明するための概略図である。
【符号の説明】
【００８１】
１００ 半導体集積回路
５０ クロック生成回路
１０ 発振器
１２ 遅延回路
１３ 切替信号生成回路
１３ａ 異常パルス検出回路
１３ｂ タイミング制御回路
１４ セレクタ
１６ 停止信号生成回路
１６ａ 異常パルス検出回路
１６ｂ 判定回路
２０ 位相差検出器
２１ ループ・フィルタ
２２ 電圧制御発振器
２５ レベル判定回路
２６ レベル判定回路
５１ クロック生成回路
ＣＬ１ クロック
ＣＬ２ クロック
Ｓ１２ 異常検出信号
Ｓ１３ 切替信号
Ｓ１４ 異常検出信号
【特許請求の範囲】
【請求項１】
第１クロックに同期した第２クロックを出力する位相同期回路と、
前記第１クロック又は前記第２クロックを出力するセレクタと、
前記位相同期回路から出力された前記第２クロックで異常波形のパルスが検出されたとき、前記第２クロックに代えて前記第１クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、
前記切替信号に基づいて前記セレクタが前記第２クロックから前記第１クロックに出力クロックを切り替えた後、前記第２クロックに含まれる異常波形の前記パルスが前記セレクタに入力されるように、前記位相同期回路から前記セレクタに入力される前記第２クロックを遅延させる遅延回路と、
を備えるクロック生成回路。
【請求項２】
前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第１クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項１記載のクロック生成回路。
【請求項３】
前記異常パルス検出回路は、
前記第２クロックに含まれるパルスの第１レベルの状態を複数の時点で判定する第１レベル判定回路と、
前記第２クロックに含まれるパルスの第２レベルの状態を複数の時点で判定する第２レベル判定回路と、
を備えることを特徴とする請求項１記載のクロック生成回路。
【請求項４】
前記遅延回路の遅延量は、異常波形の前記パルスの検出から前記セレクタによる前記第２クロックから前記第１クロックへの出力クロックの切替までに要する時間に基づいて設定されることを特徴とする請求項１記載のクロック生成回路。
【請求項５】
前記遅延回路は、直列接続された複数のバッファを含むことを特徴とする請求項４記載のクロック生成回路。
【請求項６】
前記位相同期回路は、前記遅延回路から出力される前記第２クロックを帰還信号として用いることを特徴とする請求項１記載のクロック生成回路。
【請求項７】
前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第１クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項６記載のクロック生成回路。
【請求項８】
前記タイミング制御回路は、フリップフロップであることを特徴とする請求項７記載のクロック生成回路。
【請求項９】
前記第１クロックに含まれる異常波形のパルスの検出及び前記第２クロックに含まれる異常波形の前記パルスの検出に基づいて、前記セレクタの出力クロックで動作する機能回路の停止用の停止信号を出力する停止信号生成回路をさらに備えることを特徴とする請求項１記載のクロック生成回路。
【請求項１０】
前記停止信号生成回路は、
前記第１クロックに含まれる異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路からの異常検出信号の入力及び前記切替信号生成回路からの前記切替信号の入力に基づいて前記停止信号を出力する判定回路と、
を備えることを特徴とする請求項９記載のクロック生成回路。
【請求項１１】
切替信号の入力に基づいて第１クロック又は第２クロックを選択的に出力するセレクタと、
前記セレクタに入力される前記第２クロックで異常波形のパルスが検出されたとき、前記第２クロックに代えて前記第１クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、
前記セレクタが前記第２クロックから前記第１クロックに出力クロックを切り替えた後、異常波形の前記パルスが前記セレクタに入力されるように、前記セレクタに入力される前記第２クロックを遅延させる遅延回路と、
を備えるクロック選択回路。
【請求項１２】
前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第１クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項１１記載のクロック選択回路。
【請求項１３】
前記異常パルス検出回路は、
前記第２クロックに含まれるパルスの第１レベルの状態を複数の時点で判定する第１レベル判定回路と、
前記第２クロックに含まれるパルスの第２レベルの状態を複数の時点で判定する第２レベル判定回路と、
を備えることを特徴とする請求項１１記載のクロック選択回路。
【請求項１４】
前記遅延回路の遅延量は、異常波形の前記パルスの検出から前記セレクタによる前記第２クロックから前記第１クロックへの出力クロックの切替までに要する時間に基づいて設定されることを特徴とする請求項１１記載のクロック生成回路。
【請求項１５】
前記遅延回路は、直列接続された複数のバッファを含むことを特徴とする請求項１４記載のクロック選択回路。
【請求項１６】
複数の機能回路に加えて、請求項１記載のクロック生成回路又は請求項１１記載のクロック選択回路を備える半導体集積回路。
【請求項１】
第１クロックに同期した第２クロックを出力する位相同期回路と、
前記第１クロック又は前記第２クロックを出力するセレクタと、
前記位相同期回路から出力された前記第２クロックで異常波形のパルスが検出されたとき、前記第２クロックに代えて前記第１クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、
前記切替信号に基づいて前記セレクタが前記第２クロックから前記第１クロックに出力クロックを切り替えた後、前記第２クロックに含まれる異常波形の前記パルスが前記セレクタに入力されるように、前記位相同期回路から前記セレクタに入力される前記第２クロックを遅延させる遅延回路と、
を備えるクロック生成回路。
【請求項２】
前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第１クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項１記載のクロック生成回路。
【請求項３】
前記異常パルス検出回路は、
前記第２クロックに含まれるパルスの第１レベルの状態を複数の時点で判定する第１レベル判定回路と、
前記第２クロックに含まれるパルスの第２レベルの状態を複数の時点で判定する第２レベル判定回路と、
を備えることを特徴とする請求項１記載のクロック生成回路。
【請求項４】
前記遅延回路の遅延量は、異常波形の前記パルスの検出から前記セレクタによる前記第２クロックから前記第１クロックへの出力クロックの切替までに要する時間に基づいて設定されることを特徴とする請求項１記載のクロック生成回路。
【請求項５】
前記遅延回路は、直列接続された複数のバッファを含むことを特徴とする請求項４記載のクロック生成回路。
【請求項６】
前記位相同期回路は、前記遅延回路から出力される前記第２クロックを帰還信号として用いることを特徴とする請求項１記載のクロック生成回路。
【請求項７】
前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第１クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項６記載のクロック生成回路。
【請求項８】
前記タイミング制御回路は、フリップフロップであることを特徴とする請求項７記載のクロック生成回路。
【請求項９】
前記第１クロックに含まれる異常波形のパルスの検出及び前記第２クロックに含まれる異常波形の前記パルスの検出に基づいて、前記セレクタの出力クロックで動作する機能回路の停止用の停止信号を出力する停止信号生成回路をさらに備えることを特徴とする請求項１記載のクロック生成回路。
【請求項１０】
前記停止信号生成回路は、
前記第１クロックに含まれる異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路からの異常検出信号の入力及び前記切替信号生成回路からの前記切替信号の入力に基づいて前記停止信号を出力する判定回路と、
を備えることを特徴とする請求項９記載のクロック生成回路。
【請求項１１】
切替信号の入力に基づいて第１クロック又は第２クロックを選択的に出力するセレクタと、
前記セレクタに入力される前記第２クロックで異常波形のパルスが検出されたとき、前記第２クロックに代えて前記第１クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、
前記セレクタが前記第２クロックから前記第１クロックに出力クロックを切り替えた後、異常波形の前記パルスが前記セレクタに入力されるように、前記セレクタに入力される前記第２クロックを遅延させる遅延回路と、
を備えるクロック選択回路。
【請求項１２】
前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第１クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項１１記載のクロック選択回路。
【請求項１３】
前記異常パルス検出回路は、
前記第２クロックに含まれるパルスの第１レベルの状態を複数の時点で判定する第１レベル判定回路と、
前記第２クロックに含まれるパルスの第２レベルの状態を複数の時点で判定する第２レベル判定回路と、
を備えることを特徴とする請求項１１記載のクロック選択回路。
【請求項１４】
前記遅延回路の遅延量は、異常波形の前記パルスの検出から前記セレクタによる前記第２クロックから前記第１クロックへの出力クロックの切替までに要する時間に基づいて設定されることを特徴とする請求項１１記載のクロック生成回路。
【請求項１５】
前記遅延回路は、直列接続された複数のバッファを含むことを特徴とする請求項１４記載のクロック選択回路。
【請求項１６】
複数の機能回路に加えて、請求項１記載のクロック生成回路又は請求項１１記載のクロック選択回路を備える半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−２２７９３６（Ｐ２００８−２２７９３６Ａ）
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願番号】特願２００７−６３７２５（Ｐ２００７−６３７２５）
【出願日】平成１９年３月１３日（２００７．３．１３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願日】平成１９年３月１３日（２００７．３．１３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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