【課題】回路を構成するトランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路の入力電圧の振幅を増大させることが可能なバッファ回路を提供する。
【解決手段】第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、第１，第２トランジスタ回路の少なくとも一方のトランジスタ回路がダブルゲートトランジスタから成るバッファ回路において、第１，第２トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路のダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を設ける。 （もっと読む）

【課題】サージ印加時における内部回路の誤動作を防止する。
【解決手段】半導体チップ（１０）は、複数のパッド（Ｐ１１、Ｐ１２）と、複数のパッド（Ｐ１１、Ｐ１２）と電源ライン（１５、１６）との間に接続された複数の静電破壊保護素子（１１Ｈ、１１Ｌ、１２Ｈ、１２Ｌ）と、複数のパッドのうち少なくとも２つのパッド（Ｐ１１、Ｐ１２）に現れる印加電圧（Ｓ１１、Ｓ１２）が同一の論理レベルか否かを監視するサージ検出部（１３）と、サージ検出部（１３）の検出結果（Ｓ１３）に応じてその動作が許可／禁止される内部回路（１４）と、を有する。 （もっと読む）

【課題】低濃度ドープのＰＭＯＳトランジスタを用いて、高電圧ストレスに耐える電圧スイッチ回路を提供する。
【解決手段】該電圧スイッチ回路は、出力回路２１０、第１の電圧降下制御回路２２０、第２の電圧降下制御回路２３０、第３の電圧降下制御回路２４０、および入力回路２５０を備えている。また、高電圧源ＨＶの電圧振幅は、基準電圧源Ｖｒｅｆの電圧振幅よりも高く、基準電圧源Ｖｒｅｆの電圧振幅は、論理電圧源ＶＤＤの電圧振幅よりも高い。 （もっと読む）

【課題】高電圧信号を出力する回路を低耐圧トランジスタで構成しても、信頼性を向上させることのできる出力回路を提供する。
【解決手段】実施形態の出力回路は、出力部１が、高電圧電源端子ＶＣＣＨと出力端子とＺの間に接続されＰＭＯＳトランジスタＰ１１、Ｐ１２と、接地電位端子ＧＮＤと出力端子Ｚとの間に接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２とを有し、低電圧入力信号ＩＮが入力されるプリバッファ部２が、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１へ、ＶＣＣＨよりも小さい振幅のゲート電圧ＰＧ、ＮＧを出力する。ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２のゲート端子へＶＣＣＨよりも低い定電圧ＶＧが印加され、ＰＭＯＳトランジスタＰ１２の基板へＶＣＣＨよりも低い基板バイアス電圧ＶＢＰが印加され、ＮＭＯＳトランジスタＮ１２の基板へ接地電位よりも高い基板バイアス電圧ＶＢＮが印加される。 （もっと読む）

【課題】効果的に雑音レベルを低減した半導体集積回路を提供する。
【解決手段】差動入力トランジスタであるＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２は、雑音レベルを低減するために薄いゲート酸化膜を有している。これらのＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２を過電圧から保護する保護回路は、Ｐチャネル型ＭＯＳトランジスタＭ３，Ｍ４を含んで構成されている。Ｐチャネル型ＭＯＳトランジスタＭ３はＰチャネル型ＭＯＳトランジスタＭ１を過電圧から保護する第１の保護トランジスタであり、Ｐチャネル型ＭＯＳトランジスタＭ１のドレイン側に直列に接続されている。Ｐチャネル型ＭＯＳトランジスタＭ４は、Ｐチャネル型ＭＯＳトランジスタＭ２を過電圧から保護する第２の保護トランジスタであり、Ｐチャネル型ＭＯＳトランジスタＭ２のドレイン側に直列に接続されている。 （もっと読む）

【課題】高耐圧回路の素子破壊を防止する際、半導体チップ面積の増大を軽減する。
【解決手段】半導体集積回路ＩＣは、高電源電圧で動作する高耐圧回路１００、２００と低電源電圧で動作する低耐圧回路３００、４００を内蔵する。入力信号Ａに応答して、高耐圧回路の第１素子５と第２素子３はオン状態とオフ状態に、低耐圧回路の第３素子７と第４素子８はオフ状態とオン状態に制御される。この状態において、高電源電圧供給端子に所定レベルのサージ電圧が供給される。この状態で、初期サージ電流が第１素子５と第２素子３の容量を介して低耐圧回路の出力端子Ｙに流入する。出力端子Ｙの電圧降下は、高耐圧回路の第２素子３のターンオン電圧に設定される。第２素子３はオフ状態からオン状態に制御されて、サージ電圧のエネルギーを吸収するサージ吸収電流が第１素子５と第２素子３に流入する。 （もっと読む）

【課題】出力する駆動信号の遅延を小さくし且つ小型化した安価な駆動回路、駆動信号出力回路及びインクジェットヘッドを実現することである。
【解決手段】駆動回路３０は、負荷を駆動するプッシュ側のＭＯＳＦＥＴ３２及びプル側のＭＯＳＦＥＴ３３と、アノード、カソードがＭＯＳＦＥＴ３２のゲート、ソースに接続されたツェナーダイオード３８と、アノード、カソードがＭＯＳＦＥＴ３３のソース、ゲートに接続されたツェナーダイオード３９と、昇圧回路３１の出力端とＭＯＳＦＥＴ３２のゲートとに接続された抵抗３６と、昇圧回路３１の出力端とＭＯＳＦＥＴ３３のゲートとに接続された抵抗３７と、抵抗３６、抵抗３７に並列に接続されたスピードアップコンデンサ４２，４３と、を備える。ＭＯＳＦＥＴ３２，３３のソースが高圧側、グランドに接続され、ＭＯＳＦＥＴ３２，３３のドレインが互いに接続される。 （もっと読む）

【課題】信号入力端子のプルアップ機能を有したまま、信号入力端子に入力する信号電圧が高電位電源端子の電圧を超えるときがあっても、上記したような問題が生じないようにした信号入力回路を提供する。
【解決手段】エンハンスメント型ＮＭＯＳトランジスタＭＮ１のバックゲートを低電位電源端子２に接続し、ドレインとゲートを高電位電源端子１に接続し、ソースを信号入力端子３に接続する。エンハンスメント型ＮＭＯＳトランジスタＭＮ１のオン抵抗を、信号入力端子３に接続される前段回路のドライバの“Ｌ”レベル電圧出力時の出力インピーダンスよりも高い値に設定する。 （もっと読む）

【課題】高い耐圧を有する入出力バッファ回路を備えた半導体集積回路装置を、中耐圧の素子のみで構成すること。
【解決手段】入出力バッファ回路を備えた半導体集積回路装置であって、入出力バッファ回路は、低スルーレートを実現するための帰還容量素子として、直列に接続された第１の容量素子及び第２の容量素子を有するとともに、第１の容量素子と第２の容量素子との間のノードの電位を入出力モードに応じて調整する電位調整回路を有する。 （もっと読む）

【課題】バッテリの電源投入時等の電源電圧の急激なオーバーシュートに対する耐性を向上させるレベルシフト回路を提供する。
【解決手段】レベルシフト回路１は、バッテリからの高電圧レベルの入力信号Ｖ_ＩＮを入力するレベルシフト部１０と、レベルシフト部１０の中間信号Ｖｍを一定以下に制限するクランプ部２０と、中間信号をより低電圧のＣＭＯＳレベルで出力する出力バッファ部３０とを備える。出力バッファ部３０の初段においてｐＭＯＳトランジスタ３１の負荷を抵抗３２とすることにより、電源電圧のオーバーシュートに対する耐性を向上させる。 （もっと読む）

【課題】従来の負荷駆動装置は、電源が正常に接続された場合の待機時において消費電流が増大するという問題があった。
【解決手段】本発明にかかる負荷駆動装置は、電源端子ＰＷＲと出力端子ＯＵＴとの間に接続された出力トランジスタＴ１と、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続された負荷１１と、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に設けられ、電源１１の極性が逆になった場合に出力トランジスタＴ１を導通状態にする保護トランジスタＭＮ３と、電源１０の極性が正常の場合に接地端子ＧＮＤと保護トランジスタＭＮ３のバックゲートとを導通状態に制御するバックゲート制御回路１７と、を備える。 （もっと読む）

【課題】低コストで、端子を保護できる集積回路装置、電子機器及び集積回路装置の端子保護方法等を提供する。
【解決手段】集積回路装置は、Ｉ／Ｏ回路と、Ｉ／Ｏ回路の入力又は出力と電気的に接続される端子と、前記端子と所与のクランプ電圧が供給される電源線との間に電流を流して端子の電圧を変化させるクランプ回路と、端子の電圧を検出する電圧検出部と、電圧検出部による検出結果に基づいて、クランプ回路に流れる電流を制御するクランプ制御部とを含み、クランプ制御部が、保護制御信号が第１のレベルのとき、端子の電圧が所与の閾値電圧以上であることを条件に、端子と前記電源線との間に電流が流れるように前記クランプ回路を制御すると共に、保護制御信号が第２のレベルのとき、端子と電源線との間に電流が流れないようにクランプ回路を制御する。 （もっと読む）

【課題】ドライバ回路、特にメインドライバに過電圧がかからないようにして、回路を過電圧による破壊から保護する。
【解決手段】第1電源VDDIから動作電源を得て動作するプリドライバB1と、第2電源VDDEから動作電源を得るとともにプリドライバB1からの出力信号を増幅して出力するメインドライバB2と、を備える。第1電源VDDIとプリドライバB1との間に第1スイッチB4を備える。第2電源VDDEとメインドライバB2との間に第2スイッチB5を備える。過電圧保護シーケンス回路B3は、第1スイッチB4および第2スイッチB5のオンオフ制御をして、プリドライバB1とメインドライバB2のオンオフ順序を制御し、ドライバ回路、特にメインドライバB2に過電圧がかかるのを防ぐ。 （もっと読む）

【課題】出力回路における各トランジスタのゲート・ソース間に印加される電圧を制限するための構成や単位回路へ入力される制御信号の振幅を小さくするための構成を簡素化する。
【解決手段】単位回路Ｊは、電源線１０１と接地線１０３との間に直列に接続された第１のＰチャネルトランジスタ、第２のＰチャネルトランジスタ、第１のＮチャネルトランジスタ、および第２のＮチャネルトランジスタとを備える。そして、第１のＰチャネルトランジスタがオン状態のときにその電位がＶＤＤとなり、第１のＰチャネルトランジスタがオフ状態のときにその電位がＶＲＥＦ＋Ｖtp2となる第１出力信号Ｖ１を第１出力端子から出力し、第２のＮチャネルトランジスタがオン状態のときにその電位がＧＮＤとなり、第２のＮチャネルトランジスタがオフ状態のときにその電位がＶＲＥＦ−Ｖtn1となる第２出力信号Ｖ２を第２出力端子から出力する。 （もっと読む）

【課題】高い信頼性や、高速性を備えたレベルシフト回路を実現する。
【解決手段】例えば、高電圧レベル（電源電圧ＶＣＣＨのレベル）の入力信号ＩＮを低電圧レベル（電源電圧ＶＣＣＬのレベル）の出力信号ＯＵＴに変換するレベルシフト回路ＬＳ１において、カップリングノイズを抑制するためのＮＭＯＳトランジスタＭＮ４を設ける。ＩＮが‘Ｈ’レベルから‘Ｌ’レベルに遷移した際には、ＮＭＯＳトランジスタＭＮＨ１の寄生容量（Ｃ_ＧＤ）を介して、そのドレインとなるノードＮＤＥ１にアンダーシュートが生じ得るが、それをＭＮ４からの電流Ｉ１によって抑制する。これにより、ＰＭＯＳトランジスタＭＰＬ１，ＭＰＬ２を薄膜仕様としてもその耐圧を満たすことができ、薄膜仕様に伴い高速動作が実現できる。 （もっと読む）

（２１３）は、特定レベルを検出するためのマルチ信号レベルの信号を受け付けるように適合された入力回路（Ｍ６，Ｍ６，Ｍ７）を持つ。これらの信号レベルは、第１信号レベルおよび、より大きな第２信号レベルを含む。入力回路の電子構成要素は、第２信号レベルよりも低い信頼性レベルを持っている。ラッチ回路（７１０）は、受け付けられた信号の検出レベルに合致する信号をラッチするために、入力回路（Ｍ６，Ｍ６，Ｍ７）に結合される。
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インターフェース回路用の信号ドライバ（２１１）は、第１信号レベルにおいて出力信号および入力信号を受け付ける第１ステージレベルシフタ（３１１）を持つ。この信号ドライバ（２１１）はまた、第１ステージレベルシフタ（３１１）に結合され、第２信号レベルにおいて信号を出力する第２ステージレベルシフタ（３１２）を持つ。第１（３１１）および第２（３１２）ステージレベルシフタの電子構成要素は、第２信号レベルよりも低い信頼性の限界を持っている。第１ステージレベルシフタ（３１１）および第２ステージレベルシフタ（３１２）の第１および第２ステージ構成は、第２信号レベルにおいて信号を出力する処理の際に、電子構成要素が、信頼性の限界より高い端子〜端子信号レベルにさらされるのを、防止する。
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【課題】周波数出力端子の保護と、信号波形の帯域を十分に確保することができる周波数出力装置を提供する。
【解決手段】周波数信号を出力する周波数出力装置２の出力端子にバリスタ素子Ｚｓ１を設ける。これにより、例えばバリスタ電圧を超える電圧が出力端子に印加された場合に、そのバリスタ電圧を超える電圧分を接地側に流して、周波数出力装置２に高電圧のサージ電圧が入力されるのを防ぎ、周波数出力装置２を保護する。また、放電時における放電量を少なくして電圧の変化を滑らかにし、電圧の立ち下がり時におけるピーク電流を下げて、ラジオノイズ等の電磁誘導ノイズの影響を低減し、必要な周波数信号の帯域を確保する。 （もっと読む）

【課題】 レベルシフト回路のオン耐圧について配慮し、オン耐圧を高めて破壊を防止する回路を提供することにある。
【解決手段】 高圧出力ＤＯＵＴがＨｉの状態では、Ｎ型トランジスタＨＶＮ１、Ｐ型トランジスタＨＶＰ２はＯＦＦ状態、Ｎ型トランジスタＨＶＮ２、Ｐ型トランジスタＨＶＰ１はＯＮ状態であり、ＨＶＮ１のドレイン−ソース間には高電圧ＶＨが印加されている。高圧出力ＤＯＵＴをＬｏに遷移させる過程において、Ｎ型トランジスタＨＶＮ１のゲート電位を一旦、ＶＤＤとＧＮＤの中間状態に置き、Ｎ型トランジスタＨＶＮ１のドレイン−ソース電圧を下げた後、ゲート電圧をＶＤＤに上昇させる。これにより、Ｎ型トランジスタＨＶＮ１のドレイン−ソース間電圧が高く、且つ、ドレイン電流が大きい状態を回避し、レベルシフト回路のオン耐圧を高めて破壊を防止する。 （もっと読む）

【課題】素子にかかる電圧ストレスを低減したゲート制御回路を提供する。
【解決手段】供給電圧より高電圧レベルの出力を供給してトランスファゲートＰ２を制御するＭＯＳトランジスタ回路において、２つのクランプ回路ＣＬＡＭＰ１，ＣＬＡＭＰ２が設けられる。第１クランプ回路ＣＬＡＭＰ１は、ポンプ電圧を供給するＰＭＯＳトランジスタＰ１のドレイン／ソースが所定電圧を超えないように、トランジスタＰ１のゲートとソース／ドレインとの間の電圧を確保する。第２クランプ回路ＣＬＡＭＰ２は、ＮＭＯＳトランジスタＮ１のゲートと同トランジスタＮ１のドレイン／ソースに接続される出力との間の電圧が所定量を超えないように保証する。２つのクランプ回路は、ゲートとソース／ドレインとの間の電圧を確保することによりドレイン／ソース端子が所定電圧を超えないようにし、それによりトランジスタＰ２にかかるゲートストレスを低減する。 （もっと読む）