【課題】回路構成が簡易、小型でウェル・バイアス電圧の立ち上がり時間が短く、安定した負昇圧クロックを供給することが可能なクロック負昇圧回路を提供する。
【解決手段】クロック負昇圧回路部３０１、クロック負昇圧回路部３０２、クロック負昇圧回路部３０１、クロック負昇圧回路部３０２のウェル層上に設けられたＮＭＯＳトランジスタ１０７に電圧を供給するキャパシタ４０３、ＮＭＯＳトランジスタ１０４を備え、クロック負昇圧回路部３０１が備えるＮＭＯＳトランジスタ１０４とキャパシタ４０３とを接続する電圧ライン３０３、クロック負昇圧回路部３０２が備える２つのＮＭＯＳトランジスタ１０４の出力を接続する電圧ライン３０３によってクロック負昇圧回路を提供する。 （もっと読む）

ＢｉＣＭＯＳプロセストランジスタを用いる混合又はハイブリッドモードドライバが、ドライバのプルアップ部の電圧に調和するプルダウン電流を生成するため電流ステアリング回路（電圧駆動差動対の代わりに）を有する。ドライバは、速度を速め、生成する出力同相電圧ゆらぎが一層小さい。回路２００が、出力端子（ＯＵＴＰ、ＯＵＴＮ）を介して電流を供給して負荷１０４を駆動するドライバ２０２（これは、電圧モードと電流モードの組み合わせを用いる）を有する。ドライバ２０２は、ＮＰＮトランジスタ（Ｑ１、Ｑ２、Ｑ７、Ｑ８）、電流源（１０６、２０４、２０６）、及び電流ステアリング回路３０４を有する。電流ステアリング回路３０４は、フィードフォワード・レジスタ・キャパシタ（ＲＣ）ネットワーク（Ｒ５、Ｒ６、Ｃ２、Ｃ３）、入力ＮＰＮトランジスタ（Ｑ９、Ｑ１０）、出力ＮＰＮトランジスタ（Ｑ５、Ｑ６）、電流源（２０８、２１０）、レジスタ（Ｒｌ〜Ｒ４及びＲ７〜Ｒ８）、及びバイパスキャパシタＣ１を有する。ＮＰＮトランジスタはＰＮＰトランジスタで置き換えてもよい。
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【課題】 入出力インターフェース回路におけるラッチアップの発生を確実に防止すること。
【解決手段】 本発明の入出力インターフェース回路は、入出力端子Ｔ１と、入力バッファー１０２と、フローティングウエル領域Ｎ４に形成される第１導電型の第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）を有し、入出力端子を経由して外部に信号を出力するための出力バッファーＩＮＶ１と、静電保護回路３９０と、フローティングウエル電位調整回路１０８と、を含み、前記静電保護回路は、第１抵抗Ｒ１と、第１抵抗Ｒ１の他端と高レベル電源電位ＶＤＤとの間に接続されるダイオードＤ１と、を有し、フローティングウエル電位調整回路１０８は、入出力端子Ｔ１に一端が接続される第２抵抗Ｒ２と、第２抵抗Ｒ２の他端に一端が接続され、他端がフローティングウエル領域Ｎ４に接続され、ゲートに高レベル電源電位ＶＤＤが接続される、第１導電型の第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）と、を有する。 （もっと読む）

【課題】基盤電位をモニターして、確実にラッチアップをリセットできる機能を有する半導体集積装置を提供する。
【解決手段】第１導電型の半導体基板１１の第２導電型のウェル層１２に形成された第１チャネルＭＯＳトランジスタＰ１と、半導体基板１１に形成され、基準電位ＧＮＤに接続された第２導電型の半導体層１４と、半導体基板１１の基盤電位ＶＥＥと基準電位ＧＮＤとの電位差をモニターし、不純物拡散層１３ａと、ウェル層１２と、半導体基板１１と、半導体層１４とにより付随的に形成される寄生サイリスタが導通することにより生じるラッチアップを検出するための検出手段１５と、基準電位ＧＮＤと基盤電位ＶＥＥとの間に接続され、検出手段１５の出力信号Ｖｏｕｔに応じて基準電位ＧＮＤと基盤電位ＶＥＥとを同電位にし、寄生サイリスタの導通を阻止してラッチアップを解消するためのスイッチ手段１６と、を具備する。 （もっと読む）

【課題】基板バイアス制御手法を備えた半導体装置について、パワーオンリセット機能によるリセット期間終了時において基板バイアス対象回路の基板電位が変動し、ラッチアップ発生により半導体集積回路装置が誤動作を起こすのを防ぐことを目的とする。
【解決手段】本発明の一実施形態に係る半導体装置は、所定の基板電位を生成する基板電位ジェネレータ回路２、リセット期間において基板バイアス対象回路１の基板を電源に接続するとともに、リセット期間後において基板を基板電位ジェネレータ回路２にノードＶＢＧＰ，ＶＢＧＮを介して接続するパワーオンリセット手段、所定の電圧を生成する電圧生成回路６を備えて構成される。パワーオンリセット手段はリセット期間においてノードＶＢＧＰ，ＶＢＧＮに電圧生成回路６を接続する。 （もっと読む）

【課題】ＶＤＤ２＞ＶＳＳ２＞ＶＳＳ１、且つＶＤＤ１＞ＶＳＳ１の関係にある入力電圧ＶＤＤ１，ＶＳＳ１を入力してＶＤＤ２，ＶＳＳ２にレベルシフトする際に、ＶＳＳ１＞ＶＳＳ２になったときであってもラッチアップ現象の発生を回避する。
【解決手段】信号出力端子ＯＵＴとなるノードＮ１とノードＮ２の間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路３と、信号入力端子ＩＮとノードＮ３の間に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータ１と、ノードＮ３とノードＮ４の間に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータ２と、ノードＮ１，Ｎ２，Ｎ３に接続された第１の反転駆動回路４と、ノードＮ１，Ｎ２，Ｎ４に接続された第２の反転駆動回路５と、電圧ＶＳＳ１の端子側をアノード、電圧ＶＳＳ２の端子側をカソードとするダイオードＤ１とを設ける。 （もっと読む）

【課題】出力端子Ｖｏｕｔに高圧のサージ電圧が印加されても、ラッチアップを防止し、半導体チップ上に形成した配線の溶断を防止できるようにする。
【解決手段】出力トランジスタＭ１を制御して、入力電圧を所定の出力電圧に変換する定電圧回路と、半導体チップの温度を検出して、定電圧回路の出力電流を制限する過熱保護回路１０を内蔵した半導体装置１において、過熱保護回路１０に温度検出用のダイオードＤ１を設け、ダイオードＤ１に直列に抵抗Ｒ３を接続する。ダイオードＤ１を前記出力トランジスタＭ１の近傍に配置することにより、出力端子Ｖｏｕｔに高圧のサージ電圧が印加された場合でも、ラッチアップを防止でき、しかもサージ電圧印加中の貫通電流も少なくすることができる。 （もっと読む）

【課題】電源制御後に電源に対する所望の基板電圧へ制御しようとする際、所望の基板電圧に移行するまでの移行時間が長くなるという課題があった。また電源制御、基板制御を各々の電圧に関係なく実施しようとすると、ラッチアップや耐圧劣化が発生する。
【解決手段】トランジスタ５，６で構成される被制御回路４に対し供給する電源電圧を制御する電源制御回路２と、トランジスタ５，６の基板を制御する基板制御回路１と、電源遷移中の基板を別系統から制御する特殊基板制御回路３とを設け、電源遷移中に特殊基板制御回路３により積極的に基板制御を実施し、早めに所望の基板電圧へ制御することにより、所望の基板電圧に移行するまでの時間を短縮する。また、電源電圧と基板電圧との間の電位差条件によって発生するラッチアップ、耐圧劣化の課題に対しては、電位差条件に対応した特殊基板制御回路３による電圧供給、電流供給を実施する。 （もっと読む）

【課題】いわゆるラッチアップ防止のため一方のバス側の外部駆動デバイスの検出と、他方のバス側の十分低いプルダウンを両立して、バス駆動回路を安定動作させる。
【解決手段】それぞれが駆動部（駆動トランジスタＭ１ｍまたはＭ１ｓ）を含み、バスＭまたはバスＳの電位の電圧閾値に対する大小関係と、内部の駆動部を流れる駆動電流ＩｍまたはＩｓの電流閾値に対する大小関係とを検出する第１および第２駆動検出回路（バスインターフェース１,３）と、制御回路２とを有する。制御回路２は、バスインターフェース１のバス電位検出と駆動電流検出の結果に基づいてバスＳ駆動トランジスタＭ１ｓを制御し、バスインターフェース３のバス電位検出と駆動電流検出の結果に基づいてバスＭ駆動トランジスタＭ１ｍを制御する。 （もっと読む）

【課題】金属酸化物半導体トランジスタ内のラッチアップの防止を行う能動ラッチアップ防止回路網を備える集積回路を提供すること。
【解決手段】ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、電力供給信号を集積回路に供給する入出力ピンと、ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網とを備える、集積回路。 （もっと読む）

【課題】調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網を備える集積回路を提供すること。
【解決手段】ボディバイアス経路を介してボディバイアス信号を受けるボディ端子を有する、ｐチャネル金属酸化物半導体トランジスタと、該ボディバイアス信号を該ボディバイアス経路に供給する調整可能なｐチャネル金属酸化物半導体ボディバイアス生成回路網であって、該調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網は、高電力供給端子と該ボディバイアス経路との間に結合されたｐチャネル制御トランジスタと、該ｐチャネル金属酸化物半導体トランジスタがラッチアップするのを防止するために、該ボディバイアス経路に接続された能動ラッチアップ防止回路とを含む、調整可能なｐチャネル金属酸化物半導体トランジスタボディバイアス生成回路網とを備える、集積回路。 （もっと読む）

【課題】 従来の双方向導通可能なスイッチ回路において、スイッチ機能を担うトランジスタに含まれる寄生サイリスタで、ラッチアップが生じるという問題がある。そこで、本発明は、寄生サイリスタによるラッチアップの発生を抑制し、双方向に導通可能なスイッチ回路を提供することを目的とする。
【解決手段】本発明は、スイッチ機能を担うＭＯＳトランジスタと、ＭＯＳトランジスタのソース及びドレインに存在する寄生ダイオード、それぞれと並列に接続されたダイオードを含むスイッチ回路である。 （もっと読む）

【課題】異なる目標電位を有する２種類以上の内部電位の生成の際にチャージポンプの動作時期を調節し、これらの電位の間に発生され得るラッチアップ現象を防止できるようにすること。
【解決手段】本発明の内部電圧発生回路は、ポンプ電圧を生成するポンプ電圧発生手段と、前記ポンプ電圧と周辺電圧とのレベルを比較し、イネーブル信号を出力するレベル比較器と、前記イネーブル信号に応じてポンプイネーブル信号を出力し、前記イネーブル信号に応じて前記周辺電圧を生成する周辺電圧発生手段とを備える。 （もっと読む）

【課題】スタンバイモード時における外部機器、外部メモリ等の破損や、半導体集積回路内におけるラッチアップ等による大電流の発生を防止する。
【解決手段】スタンバイモード設定時において、入出力回路５０に印加する第２電源切替信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに遷移させて、その入出力回路５０により、半導体集積回路４０ら出力される出力イネーブル信号ＯＥ及び出力データ信号ＯＤに代えて、“Ｈ”又は“Ｌ”レベルの固定信号をＩ／Ｏパッド９５へ出力する。更に、Ｉ／Ｏパッド９５から入力されるデータ信号に代えて、“Ｌ”レベルの固定信号を半導体集積回路４０の入力部４３へ与える。その後、第１電源切替信号ＳＴを“Ｌ”レベルから“Ｈ”レベルへ遷移させて、半導体集積回路４０に印加するコア電源Ｖ１をオフ状態にし、その半導体集積回路４０をスタンバイモードにする。 （もっと読む）

【課題】 ラッチアップ現象を防止できる半導体メモリ素子の内部電圧生成装置を提供すること。
【解決手段】 レベル感知部２０、周期信号生成部２２及びチャージポンピング部２４から構成され、内部電圧ＶＢＢ及び基準電圧ＶＢＢ＿ＲＥＦの大小を比較した結果に応じて、電源電圧ＶＳＳをチャージポンピングして内部電圧ＶＢＢを生成する内部電圧生成部と、初期レベル感知部５００及び初期ドライバー４０’から構成され、内部電圧ＶＢＢ及び電源電圧ＶＳＳの大小を比較した結果に応じて、電源電圧ＶＳＳを内部電圧ＶＢＢとして出力する初期内部電圧生成部とを備える。 （もっと読む）

回路の電源バス（４２）又は接地バス（４４）に沿って配置された電流制限器（４６、４８）を含むＣＭＯＳ回路（４０）が提供される。電流制限器（４６、４８）は、ＣＭＯＳ回路（４０）のラッチアップを阻止するように構成される。より具体的には、電流制限器（４６、４８）は、寄生ｐｎｐｎダイオード構造体の接合を逆バイアスに維持するように構成される。回路の電源バスに沿って配置された電流制限器を含まない第１のＣＭＯＳ回路内に配置されたｐｎｐｎダイオードの電流−電圧プロットを生成する段階を含む方法も提供される。更に、本方法は、第２のＣＭＯＳ回路を通る電流が保持電流レベルを超えないように、電流−電圧プロットから保持電流レベルを求めて、第１のＣＭＯＳ回路と同様の設計仕様を有する第２のＣＭＯＳ回路の電源バスに沿って配置するように電流制限器の大きさを定める段階とを含む。 （もっと読む）

チャージポンプ構造のＣＭＯＳ環境につきものである寄生バイポーラトランジスタのターンオンを回避するような方法でｎチャネルＭＯＳトランジスタのバルクがバイアスをかけられる、ｎチャネルＭＯＳトランジスタの負極性電圧チャージポンプが開示される、
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