【課題】出力素子の能力を最大限に発揮させて負荷駆動能力を十分に確保しながら、消費電力の低減を図り得る差動増幅回路を提供すること。
【解決手段】差動入力回路１１の出力信号に基づいて、第一の出力トランジスタＴr29を動作させて出力端子Ｔoからソース電流を吐出するプルアップ動作と、第二の出力トランジスタＴr30を動作させて出力端子Ｔoからシンク電流を吸入するプルダウン動作とが行われる。ゲート電位制御回路１２は、差動入力回路１１の出力信号に基づいてプルアップ動作を行うとき、第一の出力トランジスタＴr29をオンさせるゲート電位を低電位側電源レベルとし、プルダウン動作を行うとき、第二の出力トランジスタＴr30をオンさせるゲート電位を高電位側電源レベルとする。 （もっと読む）

【課題】レーザダイオードに流れる電流のジッタを低減する。
【解決手段】ＬＤ駆動電流が出力する差動形式の出力端子ＯＵＴ１，ＯＵＴ２およびＬＤバイアス電流が出力するＬＤバイアス端子ＢＢを有するＬＤドライブ回路１０と、レーザダイオードＬＤの一方の端子と出力端子ＯＵＴ１との間に接続されるの伝送線路Ｔ１と、レーザダイオードＬＤの他方の端子と出力端子ＯＵＴ２との間に接続されるの伝送線路Ｔ２と、レーザダイオードＬＤの一方の端子とＬＤ電源端子ＶＣＣ２との間に接続されるバイアス用インダクタＬ１と、レーザダイオードＬＤの他方の端子とＬＤバイアス端子ＢＢとの間に接続されるバイアス抵抗Ｒ６とを有する。 （もっと読む）

【課題】頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正装置を実現する。
【解決手段】オペアンプ回路１において、スイッチ素子Ｓ１を閉じてスイッチ素子Ｓ２を開く。ラッチ回路ＤＬはオペアンプ１ａの出力電圧をラッチしてそれに応じたＱ出力を行い、制御回路２ａはオフセット補正用信号ｓ１をオペアンプ１ａのオフセット調整入力端子ＯＲに入力する。それによってオフセット補正された出力電圧をさらにラッチ回路ＤＬによりラッチし、残りのオフセットを補正するためにオフセット補正用信号ｓ１を微調整していく。このようにして、そのときのラッチが何回目であるかに応じて重み付けしてオペアンプ１ａの出力電圧のオフセットを量子化し、２値の論理信号として制御回路２ａ内に記憶する。 （もっと読む）

【課題】安定性、高速応答性、及び確実に高い精度での電源電圧の発生を実現可能なレギュレータ回路、更にはそれらをより簡単な構成で実現させたレギュレータ回路を提供する。
【解決手段】レギュレータ回路は、負荷駆動アンプＡＭＰＬＤ２、レプリカアンプＡＭＰＬＤ２Ｒ、オペアンプ回路ＡＭＰＦ１、抵抗ＲＦ１Ｒ、ＲＦ２Ｒで構成される分圧回路、抵抗ＲＦ１、ＲＦ２で構成される分圧回路、及びその抵抗ＲＦに一端が接続されたコンデンサＣＯＵＴを備えている。それらのアンプＡＭＰＬＤ２、ＡＭＰＬＤ２Ｒは基本的に同じ構成であり、３つのＰＭＯＳトランジスタ、２つのＮＭＯＳトランジスタを備えている。２つのＮＭＯＳトランジスタは差動対を構成し、その一方のゲートにはオペアンプ回路ＡＭＰＦ１からの信号ＬＤＡＲＥＦが入力され、他方のゲートには、分圧回路からの信号ＤＩＶＯ１、或いはＤＩＶＯ１Ｒが入力される。 （もっと読む）

【課題】消費電流とレイアウト面積を増加させることなく、出力電圧の上昇時と低下時でほぼ等しい応答速度を有するプッシュプル出力型の増幅回路を提供する。
【解決手段】入力信号ＶＩＮ＋，ＶＩＮ−を増幅して差電圧に対応する電圧をノードＮ１３に出力する差動入力部１０と、ノードＮ１３の電圧をレベル変換してノードＮ２２に出力するレベル変換部２０と、電源電圧ＶＳＳと出力ノードＮ３１の間に接続されてノードＮ１３の電圧で制御されるＮＭＯＳ３１及び電源電圧ＶＤＤと出力ノードＮ３１の間に接続されてノードＮ２２の電圧で制御されるＰＭＯＳ３２を有する出力部３０を備えた増幅回路において、ノードＮ２２の電圧が所定の電圧よりも低いときに、電源電圧ＶＤＤからレベル変換部２０のノードＮ２１に電流を供給して動作電流を増加させる電流加算部４０を設け、このレベル変換部２０の増幅度を増加させる。 （もっと読む）

【課題】高い利得を有すると共に、バイアス電流の設定を簡単に行うことができるＯＴＡ回路を提供する。
【解決手段】ＯＴＡ回路の差動対を構成する一導電型ＭＯＳトランジスタと、当該一導電型ＭＯＳトランジスタのドレインに共通接続ノードを介してそれぞれドレインを接続された一対の他の導電型ＭＯＳトランジスタとを備え、前記共通接続ノードにそれぞれ接続された出力側回路を有する構成としたＯＴＡ回路を得る。このような接続により、一導電型ＭＯＳトランジスタによって定まる利得よりも高い利得を得ることが出来ると共に、直流バイアスポイントの変動をなくし、これによって、接続される回路に対する制約を軽減できる。 （もっと読む）

【課題】消費電流を極度に増加させることなく、スルーレートを改善することが可能な演算増幅回路を提供する。
【解決手段】一対の差動入力端に接続された差動トランジスタ部および差動トランジスタ部に接続されたカレントミラー部を有する差動増幅部と、カレントミラー部に接続された電流バイアス部とを有するフォールデッドカスコード差動増幅部１１と、フォールデッドカスコード差動増幅部１１からの信号を出力信号とするプッシュプル出力部１２と、電流バイアス部と基準電源との間に接続され、カレントミラー部に流れる電流を増加させるスルーレート改善部１４と、フォールデッドカスコード差動増幅部１１からプッシュプル出力部１２への信号の電圧変動に応じて、スルーレート改善部１４の電流量を調整する増幅部１３とを備えている。この構成により駆動能力を向上させた状態で出力させることができるので、スルーレートを改善することができる。 （もっと読む）

【課題】利得を変化させた場合でも常にほぼ一定の負帰還量が印加され、消費電流を増加させず、入力参照雑音指数を悪化させることなく、広帯域で安定した増幅度、歪み特性、入力反射特性が得られる可変利得増幅器を提供する。
【解決手段】信号増幅用トランジスタ（以下Ｔｒ）３のコレクタに、それぞれのエミッタが接続された利得制御用Ｔｒ４、５とを備えた可変利得増幅器１において、利得制御用Ｔｒ５のコレクタと電源側との間に設けられ、出力負荷６と同じ負荷である非出力負荷１１と、利得制御用Ｔｒ５の非出力負荷の端子と入力端子との間に設けられ、利得制御用Ｔｒ４の出力端子から入力端子への負帰還路Ｆ１と同じ回路形式と回路定数で構成される非出力側負帰還路Ｆ２と、負帰還路Ｆ１及び非出力側負帰還路Ｆ２に対するバイアス電流を、利得制御用Ｔｒ４及び利得制御用Ｔｒ５の電流分配比と同じ比で配分して流すための電流分配回路１７と、を備える。 （もっと読む）

【課題】バイポーラトランジスタによる位相補償切り替えを実現する。
【解決手段】位相補償用コンデンサ３４−１，３４−２は、差動段３１出力（出力段３２入力）と接地ラインＧＮＤとの間に並列接続されている。位相補償用コンデンサ３４−２はカレントミラースイッチ回路３５のバイポーラトランジスタＱ８を介して接地ラインＧＮＤに接続されている。位相補償用コンデンサ３４−２とトランジスタＱ８の直列接続点（Ａ点）に直流電位供給回路３６が接続されている。カレントミラースイッチ回路３５がオンしたとき、Ａ点に直流電位供給回路３６から直流電位が供給され、Ａ点は交流的に接地されたことになり、差動増幅器３０の位相補償容量の大きさはＣ１＋Ｃ２となる。カレントミラースイッチ回路３５がオフしたとき、直流電位供給回路３６もオフしてＡ点はオープンとなり、差動増幅器３０の位相補償容量の大きさはＣ１のみとなる。 （もっと読む）

【課題】受光アンプ部の素子数を少なくし、かつオフセット電圧におけるトランジスタの能動負荷の電流増幅率依存性をなくして歩留りを向上させると共に、低コストを達成できる受光アンプ回路、受光ＩＣ及び電子機器を提供する。
【解決手段】差動増幅器１のトランジスタＱ１のベース端子に接続される受光素子ＰＤと、差動増幅器１のトランジスタＱ２のベース端子に接続されるオフセット電圧調整用抵抗Ｒｓと、差動増幅器１のトランジスタＱ１のコレクタ端子とベース端子との間に接続されるゲイン抵抗Ｒｆとを備える。差動増幅器１のトランジスタＱ１のコレクタ端子が、差動増幅器１の出力側の能動負荷であるトランジスタＱ３のコレクタ端子側に接続され、かつトランジスタＱ３のベース端子には外部バイアス回路１１が接続されている。差動増幅器のトランジスタＱ２がコレクタ接地されている。 （もっと読む）

【課題】より短時間でオフセットキャンセルが可能なオペアンプ、並びに一水平期間内を短くすることが可能なラインドライバおよび液晶表示装置を提供することである。
【解決手段】本発明のオペアンプでは、オフセットキャンセル準備期間ＨＣ２における参照電圧を、一水平期間前の一水平期間Ｈ１における出力電圧ＶＯにすることにより、出力電圧ＶＯ（２）はオフセット電圧Ｖｏｆｆ分だけフィードバック制御により変化させればよい構成とすることで、フィードバック制御にかかる時間を従来より短縮化している。また本発明のラインドライバでは、表示データＤ１乃至Ｄ６の出力に用いられないオペアンプがオフセットキャンセル動作が行われ、一水平期間ごとに順次遷移する。よってオフセットキャンセル準備期間を出力期間に埋め込ませる必要がなくなるため、一水平期間のより一層の短縮化が可能となる。 （もっと読む）

【課題】 ２段演算増幅器の安定余裕を改善するために、該２段演算増幅器の周波数応答に零が導入される場合がある。しかし、通常、この新しい零は、サードポールを導入せずに、より高い周波数で加えられる。結果として、該演算増幅器の安定余裕は改善するが、通常、この安定余裕を維持するために、大きなキャパシタが必要である。
【解決手段】 該トランジスタ差動対は、該第１カレントミラーおよび該第２カレントミラーを介して電流を導くために、２つの入力を受け取るように構成されている。該第１カレントミラーは、第１電流を第１ハイインピーダンスノードに供給し、該第２カレントミラーは、第２電流を第２ハイインピーダンスノードに供給する。 （もっと読む）

【課題】２つのＡ／Ｄ変換部の一方でＡ／Ｄ変換処理を実行中に、他方で実行されるサンプルホールド処理において、消費電流を低減することが可能なＡ／Ｄ変換装置を提供する。
【解決手段】Ａ／Ｄ変換回路２，３の演算増幅器２ｄ、３ｄに、コンデンサ２ｅ，３ｅへホールド電圧ＶＳＨ１，ＶＳＨ２を充放電するための電流を調節する調節部を設け、この調節部により、サンプルホールド処理時間の最大値がＡ／Ｄ変換処理の実行時間と略一致するように、上記充放電電流を調節する。 （もっと読む）

【課題】特殊なデバイスを必要とせず、ギルバートセルのような掛け算器を、掛け算部分の温度特性と逆な温度特性を持つ電流源で構成することによって、出力信号の温度依存性を抑制できるレベル検波回路を提供する。
【解決手段】ＡＣ信号を二乗する二乗演算回路１０と、上記二乗演算回路１０へ電流を供給する電流源回路３０とを備え、上記二乗演算回路１０は、出力信号が温度の二乗に反比例する特性を有し、且つ、上記電流源回路３０は、供給電流が温度の二乗に比例する特性を有する。 （もっと読む）

【課題】デコーダ面積を削減し、オフセットキャンセルに好適とされ高精度出力を可能とする多値出力型差動増幅器及びデジタル・アナログ変換器、並びに表示装置の提供。
【解決手段】データ出力期間が第１の期間と第２の期間を含み、第１の期間ではＳａ１、２、３、ＳＣ１、２、４をオンとし、第１乃至第３の差動対（Ma1,Mb1）、（Ma2,Mb2）、（Ma3,Mb3）の各入力対の第１の入力を非反転入力とし第２の入力を反転入力として各第１入力が第１乃至第３の入力端子のそれぞれ接続され、且つ、第１乃至第３の差動対の各第２入力が、前記容量素子の一端に共通接続されるとともに、前記出力端子に共通接続され、第２の期間ではＳｂ１、２、３、Ｓｃ３、５をオンとし、第１乃至第３の差動対の各入力対の第１入力を反転入力とし第２入力を非反転入力とし、各入力対の第１入力が出力端子に共通接続され、第２入力が容量素子（C1）の一端に共通接続される。 （もっと読む）

【課題】本発明は、広い範囲の利得を高精度に制御することができる増幅回路を提供する。
【解決手段】第１のトランジスタＭ１、複数の第２のトランジスタＭ２及び複数の第３のトランジスタＭ３を有し、これらのトランジスタのソースが共通接続され、第１のトランジスタ及び複数の第２のトランジスタのドレインが共通接続され、複数の第３のトランジスタのドレインが共通接続されたトランジスタ群と、複数の第２のトランジスタのゲートにそれぞれ接続された複数の第１のスイッチング素子ＳＷ２と、複数の第３のトランジスタのゲートにそれぞれ接続された複数の第２のスイッチング素子ＳＷ３と、これらのスイッチング素子の接続状態を第１の入力端子側又は第２の入力端子側にそれぞれ切り換えることにより、複数の第２のトランジスタのゲート及び複数の第３のトランジスタのゲートに、第２の電圧又は第３の電圧を選択的にそれぞれ供給する制御部７０とを備える。 （もっと読む）

【課題】大電圧に耐え得るとともに小型でコンパクトな受動回路素子直列接続式電子回路装置を提供すること。
【解決手段】高い電位差を負担する差動電圧増幅回路の入力抵抗素子は、プリント基板６の表面に一列に固定された８本のチップ抵抗１３１〜１３８を導体層パターン７０〜７８にハンダ接続して構成される。入力抵抗素子は、全体としてコ字状に形成される。これにより、高電位差に耐え得る入力抵抗素子を短小化することができる。 （もっと読む）

第１および第２の差動入力信号を出力信号に変換する回路（１）は、複雑な演算増幅器を避けるために、第１の差動入力信号を受け取るための第１および第２の入力端（１１、１２）を有し、第１および第２の出力端（１３、１４）を有する、第１の差動入力段（１０）と、第２の差動入力信号を受け取るための第３および第４の入力端（２１、２２）を有し、第３および第４の出力端（２３、２４）を有する、第２の差動入力段（２０）と、第３の出力端（２３）にさらに接続される第１の出力端（１３）に接続された第１の端子（３１）を有し、第４の出力端（２４）にさらに接続される第２の出力端（１４）に接続された第２の端子（３２）を有し、出力信号を供給するための第３の端子（３３）を有する出力段（３０）と、を備える。差動入力段（１０、２０）は、２対のトランジスタ（１５、１６、２５、２６）を備えると共に、出力段（３０）は第３の対のトランジスタ（３４、３５）を用いたカレント・ミラーを備える。レギュレータ（４）は、回路（１）と、出力信号に応答して電源信号を変調するための変調器段（４０）と、を備える。
（もっと読む）

【課題】入力容量を抑え、かつ、素子ばらつきやノイズの影響を抑えた高精度なオフセットキャンセルアンプの提供。
【解決手段】差動対１０２と、１０１と、２つの差動対の共通の負荷回路Ｍ１、Ｍ２と、増幅段１０３と、容量Ｃ１及びＣ２とを備え、Ｃ１は１０２のトランジスタＭ５のゲートに接続され、データ出力期間の第１の期間には、１０２のゲートには出力電圧Ｖｏｕｔ及び参照電圧Ｖｒｅｆが入力され、Ｃ２はトランジスタＭ６のゲートと遮断された状態で、Ｃ１及びＣ２にＶｏｕｔが蓄積され、１０１のゲートには入力電圧Ｖｉｎが共通に入力され、第２の期間には、Ｃ２は、Ｃ１と遮断され、１０２のトランジスタＭ６のゲートと接続され、Ｃ１とＣ２にＶｏｕｔとＶｒｅｆが蓄積され、第３の期間には、１０２のゲートは、ＶｏｕｔとＶｒｅｆの供給が遮断され、Ｃ１とＣ２の蓄積電圧が入力され、１０１のゲートにはＶｏｕｔとＶｉｎが入力される。 （もっと読む）

【課題】従来のオペアンプ装置は、デジタル値の制御信号を一度アナログ信号に変換しなければ入力オフセット電圧を調整することができなかった。
【解決手段】本発明にかかるオペアンプ装置は、デジタル値で制御信号を受信する制御信号入力端子Ｄｉｎ１、Ｄｉｎ２と、差動増幅回路の差動対を構成する第１及び第２のトランジスタＱ１、Ｑ２と、差動対に所定の電流を供給する定電流回路と、定電流回路と第１のトランジスタＱ１との間に配置され、第１の電位差を生成する第１の抵抗と、定電流回路と第２のトランジスタとの間に配置され、第２の電位差を生成する第２の抵抗とを有し、制御信号入力端子で受信した制御信号に応じて第１の電位差と第２の電位差とを変更するものである。 （もっと読む）