【課題】入力信号の同相成分の電圧レベルの変化に対し安定した特性を有する差動増幅器を提供する。
【解決手段】差動増幅器は、入力信号の差動成分及び同相成分に応じた電流Ｉ１２、Ｉ１３を生成する差動増幅部１１と、入力信号の同相成分に応じた同相電流Ｉ１Ａ、Ｉ１Ｂを生成する同相電流生成部１３と、電流Ｉ１２、Ｉ１３と同相電流Ｉ１Ａ、Ｉ１Ｂとを受け、電流Ｉ１２、Ｉ１３と同相電流Ｉ１Ａ、Ｉ１Ｂとの差分を増幅して出力する電流増幅部１２と、を有する。 （もっと読む）

【課題】差動対回路出力の切り替えを行わなくとも、入力オフセット電圧をキャンセルすることのできる増幅回路を提供する。
【解決手段】増幅回路１００は、入力切り替え部１が、切り替え信号の制御により、入力端子ＩＮ１、ＩＮ２にそれぞれ入力される２つの入力信号の出力先を２つの出力端子Ｏ１１、Ｏ１２の間で切り替え、差電圧増幅部２が、入力切り替え部１の出力端子Ｏ１１、Ｏ１２がそれぞれ接続される２つの入力端子Ｉ２１、Ｉ２２の間の差電圧を増幅し、ピークホールド部３が、差電圧増幅部２の出力電圧の最大値を保持し、ボトムホールド部４が、差電圧増幅部２の出力電圧の最小値を保持し、減算部５が、ピークホールド部３の出力電圧とボトムホールド部４の出力電圧との間の減算を行う。 （もっと読む）

【課題】低電圧電源で利用可能な出力精度の高い差動増幅器並びに基準電圧発生回路を提供する。
【解決手段】差動増幅器１１０は、差動増幅部からなるメイン差動増幅回路１１と、メイン差動増幅回路１１が出力する信号を増幅しオープンドレイン出力回路３１で増幅された出力信号を出力する。バイアス制御差動増幅回路２１は、メイン差動増幅回路１１の差動増幅部の差動出力信号に含まれるオフセット電圧を検出し、検出したオフセット電圧に基づいてメイン差動増幅回路１１の差動増幅部の動作点を制御して出力信号に含まれるオフセット電圧を低減する。 （もっと読む）

【課題】ＢＤ，ＤＶＤ，ＣＤの再生・記録に対応した光ピックアップのように、多段のゲイン切り替えが必要な場合においても、安定したゲイン切り替えを行うことができる非反転増幅器、受光増幅素子および光ピックアップ素子を提供する。
【解決手段】差動増幅回路に備えられる差動トランジスタ対Ｑ１，Ｑ２の入力側トランジスタＱ１のコレクタ側にベース接地トランジスタＱ３が挿入された非反転増幅器において、ベース接地トランジスタＱ３のベースとベースが接続されたＮＰＮトランジスタＱ５のコレクタにベースが接続され、ベース接地トランジスタＱ３のベースにエミッタが接続され、電源電位（Ｖｃｃ）にコレクタが接続されたＮＰＮトランジスタＱ７を備えている。これにより、ゲイン切替時に増幅回路が差動増幅回路として機能しなくなり、出力が基準電圧より低い電位に固定された動作不能の状態になることを防ぐことができる。 （もっと読む）

【課題】広い同相入力電圧範囲において、相互コンダクタンスの平坦性が改善された演算増幅器を提供する。
【解決手段】第１及び第２の差動対を有し、第１の電源電圧と前記第１の電源電圧よりも低い第２の電源電圧とが供給される差動入力回路と、前記第１の電源電圧と前記第２の電源電圧との間の同相入力電圧が前記第１及び第２の差動対にそれぞれ入力される場合、前記第１の差動対を構成するＦＥＴが動作することを検出し、前記差動入力回路の相互コンダクタンスを略一定値に保持するように前記第２の差動対を構成するＦＥＴの動作を調整可能な制御回路と、を備えたことを特徴とする演算増幅器が提供される。 （もっと読む）

【課題】比較演算増幅回路やＡＤ変換回路において、回路規模や消費電力のさらなる低減を図る。
【解決手段】サンプルホールド回路５０３では、複数のサンプルホールド回路と信号選択回路により、ＡＤ変換対象の差動アナログ信号対について、ホールドモード時の出力信号対を時分割で出力するようにする。フォールディング方式を採らないＡＤ変換においては、比較演算増幅回路５０１は、時分割で供給される複数の出力信号対について、信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、各出力信号対と各差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。デジタルデータ取得部６は、時分割で供給される複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得する。 （もっと読む）

【課題】消費電流の増加を招くことなく、出力応答の遅延改善を図る。
【解決手段】第２のＭＯＳトランジスタ３１が非導通状態となる際、第１及び第２の容量５０，５１の電荷は、第２の制御電流源２０によって放電されると共に、第１の制御回路２８により導通状態とされた第５のＭＯＳトランジスタ３６の電流によっても放電される一方、第１のＭＯＳトランジスタ３０が非導通状態となる際には、第３及び第４の容量４８，４９の電荷は、同様に、第１の制御電流源１９によって放電されると共に、第２の制御回路２７により導通状態とされた第６のＭＯＳトランジスタ３７の電流によっても放電されるため、急速放電がなされ、従来に比して出力応答の遅延が改善されたものとなっている。 （もっと読む）

【課題】入力回路では、面積を増やすことなく確実に出力位相反転を防止する。出力回路では、出力位相反転防止動作の際に電流が増えず、安定な回路動作が行われ、回路面積が増大しないようにする。
【解決手段】ベースとコレクタ間に寄生ダイオードＤ２Ａ，Ｄ２Ｂを有するトランジスタＱ１，Ｑ２、出力位相反転防止用ダイオードＤ１Ａ，Ｄ１Ｂ、電流源Ｉ１、負荷Ｒ２Ａ，Ｒ２Ｂを備えた入力回路１０では、トランジスタＱ１、Ｑ２のベースに抵抗Ｒ１Ａ，Ｒ１Ｂを接続する。トランジスタＱ３〜Ｑ６を備えそのトランジスタＱ５，Ｑ６のエミッタを入力回路１０の負荷Ｒ２Ａ，Ｒ２Ｂに接続した出力回路２０では、トランジスタＱ５，Ｑ６にベース電流を供給する電流源Ｉ２を接続する。 （もっと読む）

【課題】内部回路に高周波外来ノイズが照射される場合でもそのノイズを低減でき、また、入力端子の入力抵抗がなくなっても高周波外来ノイズ低減性能を維持でき、さらに、使用するキャパシタの値を小さく選定でき、面積も小さくできるようにする。
【解決手段】電流源Ｉ１、ＰＮＰトランジスタＱ１，Ｑ２、入力抵抗Ｒ１，Ｒ２、負荷抵抗Ｒ３，Ｒ４からなる入力差動増幅回路１０と、電流源Ｉ２，Ｉ３、ＮＰＮトランジスタＱ３，Ｑ４，Ｑ５、ベース抵抗Ｒ５からなるベース接地回路２０を含む演算増幅器において、トランジスタＱ１のコレクタと接地間にキャパシタＣ１を、トランジスタＱ２のコレクタと接地間にキャパシタＣ２を、トランジスタＱ１，Ｑ２のコレクタ間にキャパシタＣ３を、それぞれ接続する。 （もっと読む）

【課題】従来の演算増幅器では、大きな位相余裕を高いスルーレートとをともに実現することが困難である問題があった。
【解決手段】本発明の一態様は、入力信号を受信する入力段増幅器１０と、入力段増幅器１０から出力される信号を増幅して出力する出力段増幅器１１と、出力段増幅器１１の入力ノードＮｉ（Ｎｉ１及びＮｉ２を含む）と出力ノードＮｏとの間に接続されるコンデンサＣ１（又はＣ２）と、コンデンサＣ１（又はＣ２）に対する充放電電流を制御する充放電制御回路１２と、を有する演算増幅器である。 （もっと読む）

【課題】最大出力電圧の低下を招くことなく出力の過電流保護を可能とする。
【解決手段】出力トランジスタである第２のトランジスタ２のコレクタ電流ＩCA1が過大となると、電流検出用抵抗器３１を流れる電流の増加による電圧降下を生じ、同時に第１０のトランジスタ１０のベース・エミッタ間電圧ＶBEB2の低下を招き、それが第１０のトランジスタ１０の閾値電位を超えると、第１０のトランジスタ１０が動作し、コレクタ電流ＩCB2がノードＶｐへ流れ込むこととなるため、第１のトランジスタ１のコレクタ電流ＩC01の増加が抑えられ、同時に第２のトランジスタ２のベース電流が抑えられ、その結果、コレクタ電流ＩCA1の増加が抑えられるものとなっている。 （もっと読む）

【課題】差動増幅回路のゲインをアンプモードとリセットモードで切換え、リセットモード時の保持電圧を用いてオフセット電圧を圧縮する。
【解決手段】差動増幅回路と、上記差動増幅回路の一方の入力端子に接続された第１のスイッチと、上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第２のスイッチと、ダイオード接続された第１のトランジスタと第２のトランジスタで形成されたカレントミラー回路の該第２のトランジスタに並列に接続された第３のトランジスタと、該第３のトランジスタの入力端子と基準電位に接続された電圧保持手段と、上記第３のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第３のスイッチと、を設けてスイッチを切り換えオフセット電圧を圧縮する。 （もっと読む）

【課題】簡単な回路構成により、オフセットの少ない演算増幅器回路を提供する。
【解決手段】演算増幅器回路は、差動対部（ＭＮ１／ＭＮ２、ＭＰ１／ＭＰ２）と、第１スイッチ部（ＳＧ３）と、フォールデッドカスコード接続型のカレントミラー回路部（ＭＰ３〜ＭＰ６、ＭＮ３〜ＭＮ６）と、第２スイッチ部（ＳＧ１／ＳＧ２）と、バッファアンプ（ＢＡ）とを具備し、第１スイッチ部（ＳＧ３）と第２スイッチ部（ＳＧ１／ＳＧ２）とを連動させて切り替えてオフセット電圧を空間的に分散させて等価的にオフセットキャンセルする。 （もっと読む）

【課題】入力電圧の低電位側のトランスコンダクタンスと入力電圧の高電位側のトランスコンダクタンスの値を一定に合わせる。
【解決手段】Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０には差動入力段１と出力段２が設けられる。差動入力段１には第１の差動増幅部１１、第２の差動増幅部１２、短絡防止部１３、及びバイアス切替部２１が設けられる。第１の差動増幅部１１には差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２とＰｃｈ ＭＯＳトランジスタＭＰＴ１が設けられる。第２の差動増幅部１２には差動対をなすＰｃｈ ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２と定電流源１４が設けられる。Ｄ型Ｐｃｈ ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２の飽和領域でのトランスコンダクタンスとＰｃｈ ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２の飽和領域でのトランスコンダクタンスが同一になるように設定される。 （もっと読む）

【課題】入力段に差動対を備える場合に、より確実にオフセット電圧をキャンセルすることができる半導体集積回路を提供する。
【解決手段】カレントミラー回路４は、オペアンプ１１の入力段を構成する差動対２にバイアス電流を供給し、カレントミラー回路３は、差動対２に流れる電流を調整する。電流補正回路１２は、カレントミラー回路３のミラー電流誤差と、トランジスタＴ１１を介してカレントミラー回路３に流入する電流との和に相当する電流を発生してカレントミラー回路３に供給し、変動調整回路１３は、電流補正回路１２を接続することで差動対２に生じる電流の変動及びカレントミラー回路４に生じる電圧の変動を調整する。 （もっと読む）

【課題】高精度且つ広範囲なオフセット調整を可能にする。
【解決手段】差動対に発生するオフセットを調整するために能動負荷を変化させるオフセット調整回路を有する差動増幅回路１であって、同一のトランジスタサイズを有する複数のトランジスタ３１ａ，３１ｂ，３３ａ，３３ｂを備えて構成される微調整用セル部２１，２２と、前記微調整用セル部２１，２２のトランジスタ３１ａ，３１ｂ，３３ａ，３３ｂよりも大きいトランジスタサイズを有するトランジスタ３５ａ，３５ｂ，３７ａ，３７ｂを備えて構成されるシフト用セル部２３，２４とを有して構成される。 （もっと読む）

【課題】液晶或いは表示装置における駆動回路において、オフセット電圧を抑制し、なおかつ、高速に出力すること実現する。
【解決手段】差動対をなすトランジスタＭ１、Ｍ２に同時に入力電圧を与え、能動負荷をなす、Ｍ３、Ｍ４トランジスタをともにダイオード接続し、Ｍ３、Ｍ４のゲートに各々容量を備えることで、入力電圧に好適な動作電流、動作電圧を記憶しておき、次に、能動負荷をなす、Ｍ３のゲート−ドレイン間、Ｍ４のゲート−ドレイン間を非導通状態にして、Ｍ３、Ｍ４の各々の容量に蓄えられた電荷を保持する状態として、ボルテージフォロア状態で動作する。 （もっと読む）

【課題】オフセットが少なく、低ノイズの差動増幅回路及び電源回路を提供する。
【解決手段】本発明にかかる差動増幅回路は、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋から入力される差動電圧を第１及び第２の電流Ｉ１、Ｉ２に変換する入力変換回路１０１と、第１の電流Ｉ１に対応する第３の電流Ｉ３と第２の電流Ｉ２との間で演算を行い、第４の電流Ｉ４を得る出力演算回路１０３と、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋を同電位とするスイッチＳＷ１と、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋が同電位となった場合に出力演算回路１０３が第２及び第３の電流Ｉ２、Ｉ３間で演算を行ったときの電位を保持する容量Ｃｏｆｆと、出力演算回路１０３から入力される第４の電流Ｉ４を外部に出力する出力バッファ回路１０４と、出力演算回路１０３から入力される第４の電流Ｉ４を記憶する容量Ｃｂとを備える。 （もっと読む）

【課題】 近年の高性能な表示装置であっても出力回路のオフセットをキャンセルすることが可能な出力回路、及び、オフセットキャンセル方法を提供する。
【解決手段】
本発明の出力回路は、第１の入力端子と、第２の入力端子と、第１の出力端子と、第１の入力端子と第２の入力端子の極性を反転させる切り換え回路と、を備えた増幅回路と、データ入力端子と第１の入力端子との接続を制御する第１のスイッチと、第１の出力端子と第１の入力端子との接続を制御する第２のスイッチと、データ出力端子と第１の出力との接続を制御する第３のスイッチと、第１の出力端子と第２の入力端子との接続を制御する第４のスイッチと、オフセット補償容量の一端と第２の入力端子との接続を制御する第５のスイッチと、オフセット補償容量の一端と第１の出力端子との接続を制御すると共に、第５のスイッチよりオン抵抗が高い第６のスイッチと、を備える。 （もっと読む）

【課題】新規なオペアンプの位相補償回路及び位相補償方法を示す。
【解決手段】オペアンプの正の入力端子と、出力端子の間に、容量、または容量と抵抗を直列に接続することで、位相補償を行い、安定した動作のできるオペアンプ回路を示す。容量値、抵抗値はいずれも使用プロセスにおける、チップ面積の極端な増大につながらない範囲内の値で設定できる。また設計後に事後的に容量、容量と抵抗を追加でき、チップ外部に接続することも出来る。 （もっと読む）