【課題】無負荷時の電流を増加させることなく、より大きな出力電流を得ることができるプッシュプル増幅器を提供する。
【解決手段】差動増幅器１、差動増幅器１の出力信号が入力信号として供給される中間回路４、互いに極性の異なるＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３を含む相補型のＭＯＳトランジスタ対を有し、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３が差動増幅器１の出力信号と中間回路４の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路１５と、差動増幅器１及び中間回路４の出力信号の少なくとも一方を入力し、入力された信号に基づいてＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３のウェル電圧を制御するためのウェル電圧制御信号を生成し、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３に供給するウェル電圧制御回路５によってプッシュプル増幅器を構成する。 （もっと読む）

【課題】高スルーレートの差動増幅器を提供する。
【解決手段】差動増幅器は、差動入力信号を受ける差動対トランジスタ（ＴＮ１２／ＴＮ１３、ＴＰ１２／ＴＰ１３）と、定電流源（ＩＣＳ１１、ＩＣＳ１２）と、スイッチ（ＴＮ１１、ＴＰ１１）とを具備する。定電流源（ＩＣＳ１１、ＩＣＳ１２）は、差動対トランジスタ（ＴＮ１２／ＴＮ１３、ＴＰ１２／ＴＰ１３）に流れる電流を制御する。スイッチ（ＴＮ１１、ＴＰ１１）は、定電流源（ＩＣＳ１１、ＩＣＳ１２）と並列に配置され、差動入力信号の反転動作に同期して差動入力信号の反転動作の遷移時間より短い時間だけ差動対トランジスタＴＮ１２／ＴＮ１３、ＴＰ１２／ＴＰ１３）に流れる電流を増加する。 （もっと読む）

【課題】オートゼロの機能を有しつつ、高精度且つ低電圧動作可能な差動増幅回路を提供する。
【解決手段】差動増幅回路１００は、スイッチ回路ＳＷ１１１〜ＳＷ１１６とキャパシタＣ１１１〜Ｃ１１３と増幅器ＡＭＰ１１１とを有する加算増幅部１１０と、スイッチ回路ＳＷ１２１〜ＳＷ１２６とキャパシタＣ１２１〜Ｃ１２３と増幅器ＡＭＰ１２１とを有する逆相増幅部１２０と、スイッチ回路ＳＷ１３０と、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２と、出力端子Ｖｏｕｔと、基準電圧入力端子Ｖｒｅｆとを有する。 （もっと読む）

【課題】固定電位と入力信号を比較するカレントミラー型差動増幅器において、入力信号の立ち下り時に出力信号の遷移の遅れを改善して入力信号の立ち上がり時と立ち下がり時で出力信号の遷移時間差を少なくする。
【解決手段】カレントミラー型差動増幅器1-1 のミラートランジスタの共通ゲート端子のノードGPと定電流源回路TNCSの一端との間に、差動増幅器の出力信号OUTnをゲート入力とするトランジスタTNK1と、差動増幅回路の出力信号とは逆の論理の信号OUTpをゲート入力とするトランジスタTNK2とを直列に接続する。 （もっと読む）

【課題】極力小さな入力端子間電位差で、スルーレートを増大可能とする。
【解決手段】差動接続された第１及び第２のトランジスタ１１，１２の差動接続部分に第１の定電流源３が接続される一方、第１及び第２のトランジスタ１１，１２の差動接続部分と反対側に、カレントミラーを構成する第３及び第４のトランジスタ１３，１４が接続される一方、第１のトランジスタ１１とダーリントン接続される第５のトランジスタ１５が設けられると共に、そのダーリントン接続に電流供給可能に第２の定電流源４が設けられ、第２のトランジスタ１２とダーリントン接続される第６のトランジスタ１６が設けられると共に、そのダーリントン接続に電流供給可能に第３の定電流源５が設けられ、さらに、第５のトランジスタ１５と差動対をなす電流補償用トランジスタ１７が設けられ、その入力及び出力は、第２のトランジスタ１２と同一に接続されてなるものである。 （もっと読む）

【課題】低消費電流でかつ十分な位相余裕を有して、高速動作することが可能な演算増幅器を提供する。
【解決手段】演算増幅器に、差動増幅器２０３の出力電圧に応じた抵抗を有する抵抗用ＭＯＳトランジスタ１７を設ける。そして、抵抗用ＭＯＳトランジスタ１７の抵抗値を、制御回路２０によって調整する。さらに、制御回路２０を、抵抗用ＭＯＳトランジスタ１７と同じ抵抗値を有する制御用ＭＯＳトランジスタ２０１に接続される反転入力端子と、リファレンス信号が印加される非反転入力端子、抵抗用ＭＯＳトランジスタ１７のゲート及び制御用ＭＯＳトランジスタ２０１のゲートに接続される出力端子とを有する差動増幅器２０３、図１のＭＯＳトランジスタ１６のトランスコンダクタンス値に比例したトランスコンダクタンス値を有し、差動増幅器２０３の反転入力端子に出力信号を供給するトランスコンダクタンスアンプ２０２によって構成する。 （もっと読む）

【課題】高速かつ高精度なスイッチト・キャパシター増幅回路の提供。
【解決手段】オペアンプＯＡ１と、オペアンプＯＡ１に供給する基準信号ＶＲを生成する基準信号生成回路Ｘ１１と、オペアンプＯＡ１の第１の入力端子に接続された第１の入力容量Ｃ１１と、第１の入力容量量Ｃ１１に第１の入力信号を伝送する第１の入力スイッチＳ１５と、オペアンプＯＡ１の第１の出力端子からの出力信号を第１の入力端子へフィードバックするための第１の帰還容量Ｃ１２と、第１の出力端子と第１の帰還容量Ｃ１２との間に設けられた第１の帰還スイッチＳ１２と、第１の帰還容量Ｃ１２に充電された電荷をリセットするための第１のリセットスイッチＳ２１と、を備えたスイッチト・キャパシター増幅回路。 （もっと読む）

【課題】応用範囲が広く、かつ、静的なオフセット電圧の補正が可能であり出力電圧の時間変動が小さい演算増幅器を提供する。
【解決手段】演算増幅器１は、差動入力回路３と、電流−電圧変換部５と、オフセット調整回路７とを備える。差動入力回路３は、ソース同士が接続され各ゲートが入力端子となる入力用トランジスタＭ２，Ｍ３を有している。オフセット調整回路７は、ソース同士が接続された調整用トランジスタＭ５，Ｍ６と、調整用トランジスタＭ５，Ｍ６のゲートに接続されたデジタル−アナログ変換部７ａとを有する。調整用トランジスタＭ５と入力用トランジスタＭ２とはドレイン同士が接続され、調整用トランジスタＭ６と入力用トランジスタＭ２とはドレイン同士が接続されている。デジタル−アナログ変換部７ａの出力に基づいたオフセット電圧分に対応する電流が調整用トランジスタＭ５，Ｍ６に流れる。これにより、オフセット電圧が調整される。 （もっと読む）

【課題】抵抗のばらつきの影響を受けないで一定の電流を発生することが可能な定電流発生回路およびそれを用いた半導体装置や電子機器を提供すること。
【解決手段】一方の入力端子が第１の基準電圧源ＶＢＩに接続された差動増幅回路Ａｍｐと、ゲートが差動増幅回路Ａｍｐの出力に接続され、ソースが第１の電源電圧に接続され、ドレインがローパスフィルタ（抵抗ＲＦ，キャパシタＣＦ）を介して差動増幅回路Ａｍｐの他方の入力端子に接続された第１のトランジスタＰ１と、第１のトランジスタＰ１のドレインに接続され、クロック信号により充電と放電が交互にかつ相補的に繰り返される第１のキャパシタＣ１および第２のキャパシタＣ２と、ソースが第１の電源電圧に接続され、ゲートが差動増幅回路Ａｍｐの出力に接続され、ソースから定電流が取り出される第２のトランジスタＰ２を有する。 （もっと読む）

【課題】増幅段が安定して動作し、ＡＢ級出力段が出力信号レベルに応じた最小の正電源・負電源電圧により動作する多段増幅型ＡＢ級演算増幅器を提供する。
【解決手段】本発明の多段増幅型ＡＢ級演算増幅器は、複数の増幅部が多段構成を為す増幅段と、バイアス部及び出力部で構成されるＡＢ級出力段とを含み、増幅段へ入力信号は複数の増幅部で順に増幅され更にＡＢ級出力段の出力部から出力信号となって出力されるのであり、出力部にはバイアス部から信号出力を増幅するための印加電圧が供給される多段増幅型ＡＢ級演算増幅器において、増幅段に供給する正電源電圧とＡＢ級出力段に供給する正電源電圧とが異なるものであり、且つ、増幅段に供給する負電源電圧とＡＢ級出力段に供給する負電源電圧とが異なるものであることを特徴とする。 （もっと読む）

【課題】プロセスミスマッチ等によるサンプルごとの検出電圧レベルのばらつきを低減させることができ、高速動作を行うことが可能な検出回路を提供する。
【解決手段】１対のシリアルデータ信号の一方が反転入力端に入力され、他方が非反転入力端に入力される第１検出用レシーバ回路と、１対のシリアルデータ信号の一方が非反転入力端に入力され、他方が反転入力端に入力される第２検出用レシーバ回路と、第１検出用レシーバ回路及び第２検出用レシーバ回路の各出力信号に基づいて、入力検出及び切断検出の少なくとも一方を行う検出回路とを備え、第１検出用レシーバ回路及び第２検出用レシーバ回路は、それぞれ第１差動入力回路及び第１負荷回路を含む差動増幅回路と、差動増幅回路の閾値に設ける第１オフセット制御回路とを有し、第１負荷回路はドレインが独立でゲートを共通とし、ゲートに所定の電圧が印加される１対のＭＯＳトランジスタを含んで構成される。 （もっと読む）

【課題】出力電流吸込み時における消費電流の増加を抑え、かつ過渡応答時のクロスオーバー歪を改善した出力回路を提供する。
【解決手段】ＮチャネルＭＯＳトランジスタＭ１、Ｍ２，Ｍ６と、ＰチャネルＭＯＳトランジスタＭ３，Ｍ４，Ｍ５を備える出力回路において、ドレインがトランジスタＭ３のドレインに接続され、ソースがトランジスタＭ１のドレインに接続されたＮチャネルＭＯＳトランジスタＭ７と、ゲートがトランジスタＭ５のゲートに接続され、ソースが正電源端子＋Ｖに接続されたＰチャネルＭＯＳトランジスタＭ８と、ゲートがトランジスタＭ７のゲートに接続され、ドレインがトランジスタＭ８のドレインに接続され、且つゲートとドレインが共通接続されたＮチャネルＭＯＳトランジスタＭ９と、トランジスタＭ９のソースと負電源端子−Ｖとの間に接続した電流源Ｉ１と、を設けた。 （もっと読む）

【課題】演算増幅器の設計の困難性の問題を軽減する。
【解決手段】演算増幅器が、正転入力端子４と反転入力端子５とに接続されたＮＭＯＳト
ランジスタＭＮ_１、ＭＮ_２で構成されたＮＭＯＳトランジスタ対及びＰＭＯＳトランジス
タＭＰ_１、ＭＰ_２で構成されたＰＭＯＳトランジスタ対に接続された中間段２と、ドレイ
ンが出力端子６に接続された出力ＭＯＳトランジスタＭＰ_８、ＭＮ_８と、出力ＭＯＳトラ
ンジスタＭＰ８、ＭＮ８のゲートと中間段の出力ノードＮ_Ｅ、Ｎ_Ｆの間に挿入されたソー
スフォロア１１、１２とを備えている。 （もっと読む）

【課題】小さな回路規模で回路の安定性を保持したままスルーレートを増大させた演算増幅器を提供する。
【解決手段】トランジスタＱ１〜Ｑ４と定電流源ＣＳ１からなる差動増幅回路と、正転入力端子ＩＮ＋の電位がトランジスタＱ１のエミッタの電位よりも第１の所定値以上高くなると定電流源ＣＳ１による電流に対して追加する第１の電流を供給する第１の加算電流供給回路（ＱＡ１，ＱＡ２，ＣＳ２）と、反転入力端子ＩＮ−の電位がトランジスタＱ２のエミッタの電位よりも第２の所定値以上高くなると定電流源ＣＳ１よる電流に対して追加する第２の電流を供給する第２の加算電流供給回路（ＱＡ１，ＱＡ２，ＣＳ２）とを備える。 （もっと読む）

【課題】回路規模、消費電流が大きかった。
【解決手段】第１の電流経路は入力信号に応じて第１の電流を流す第１のトランジスタを有し、前記第２の電流経路は前記第１の電流に応じて前記第１の電流と逆相の第２の電流を流す第２のトランジスタと第１の抵抗と前記第１の抵抗の一端に接続され前記第１の抵抗の他端が制御端子に接続される第３のトランジスタとを有し、前記第３の電流経路は出力端子と前記入力信号に応じて前記第１の電流と同相の電流を流す第４のトランジスタと前記第１の抵抗と前記第３のトランジスタとの間の第１のノードの電位に応じて前記第２の電流と同相の電流を流す第５のトランジスタと、を有するプッシュプル増幅回路。 （もっと読む）

【課題】ＬＣＤドライバとしての特性を犠牲にすることなく、Ｖ_ＤＤ／２電源を使って消費電力を低減しつつ、かつＶ_ＳＳ（ＧＮＤ）〜Ｖ_ＤＤの全出力動作を可能にした増幅器を提供する。
【解決手段】２つの入力差動段回路部のそれぞれと、２つの出力駆動段回路部のそれぞれと、電圧範囲が異なる２つの電源で給電する。これら２つの電源の電圧範囲を合わせれば、後段回路の出力動作に必要な電圧範囲が得られるように設定されている。その結果、給電電圧を低減しつつ、かつ、後段回路の全出力動作が可能となっている。 （もっと読む）

【課題】演算増幅器の入力側の差動増幅器のトランジスタのエミッタのノードに高周波外来ノイズが重畳しても、これを効果的に低減できるようにする。
【解決手段】電源端子４に一端が接続された電流源Ｉ１、電流源Ｉ１の他端にエミッタが共通接続されたトランジスタＱ１，Ｑ２、トランジスタＱ１，Ｑ２のそれぞれのコレクタと電源端子５との間にそれぞれ接続された負荷抵抗Ｒ３，Ｒ４からなる入力側の差動増幅回路１０Ａと、エミッタがトランジスタＱ２のコレクタに接続されたトランジスタＱ３、エミッタがトランジスタＱ１のコレクタに接続されたトランジスタＱ４、トランジスタＱ３，Ｑ４のベースと電源端子５との間に接続されたベース抵抗Ｒ５、トランジスタＱ３，Ｑ４にベース電流を供給するトランジスタＱ５からなるベース接地増幅回路２０とを含む演算増幅器において、前記トランジスタＱ１，Ｑ２のエミッタと電源端子５との間にキャパシタＣ１を接続する。 （もっと読む）

【課題】演算増幅器の入力側の差動増幅器のトランジスタのエミッタのノードに高周波外来ノイズが重畳しても、これを効果的に低減できるようにする。
【解決手段】電源端子４に一端が接続された電流源Ｉ１、電流源Ｉ１の他端にエミッタが共通接続されたトランジスタＱ１，Ｑ２、該トランジスタＱ１，Ｑ２のそれぞれのコレクタと電源端子５との間にそれぞれ接続された負荷抵抗Ｒ３，Ｒ４からなる入力側の差動増幅回路１０Ａと、エミッタがトランジスタＱ２のコレクタに接続されたトランジスタＱ３、エミッタがトランジスタＱ１のコレクタに接続されたトランジスタＱ４、トランジスタＱ３，Ｑ４のベースと電源端子５との間に接続されたベース抵抗Ｒ５、トランジスタＱ３，Ｑ４にベース電流を供給するトランジスタＱ５からなるベース接地増幅回路２０Ａとを含む演算増幅器において、前記トランジスタＱ３のコレクタと電源端子５との間にキャパシタＣｂと抵抗Ｒｂからなるハイパスフィルタ回路を接続する。 （もっと読む）

【課題】回路規模の大型化を抑えながら、駆動用電圧の上昇に伴う消費電流の増大を抑制すると共に駆動用電圧の下降に伴う印加電圧不足を解消することができる差動増幅回路を提供する。
【解決手段】ＮＭＯＳトランジスタ１６のドレイン端子及びソース端子間を流れる電流の大きさを予め定められた大きさにする電圧Ｖ_ｒｅｆ０がＮＭＯＳトランジスタ１６のゲート端子に印加されるように、閾値電圧が異なるＮＭＯＳトランジスタ２６，２８が並列接続されると共にＮＭＯＳトランジスタ２６，２８の各ドレイン端子の共通接続点に駆動用電圧Ｖ_ｃｃが印加され、共通接続点Ｆと負荷との接続点ＧがＮＭＯＳトランジスタ１６のゲート端子に接続された。 （もっと読む）

【課題】新規なオペアンプの回路を示す。
【解決手段】オペアンプの、負の入力端子と出力端子の間に、直列にＲｃ１とＲｃ２を、Ｒｃ１とＲｃ２の間のノードと正の入力端子の間にＣｃ１を、正の入力端子とグラウンド端子の間に位相補償容量Ｃｃ２を、つないだことを特徴とするオペアンプ回路を示す。容量値、抵抗値はいずれも使用プロセスにおける、チップ面積の極端な増大につながらない範囲内の値で設定できる。また設計後に事後的に容量、容量と抵抗を追加でき、チップ外部に接続することも出来る。 （もっと読む）