【課題】加工コストを増大させず、適応型バイアシング出力段を用いた高スイング演算増幅器を提供する。
【解決手段】出力段１２３は、ＶＤＤＡノードと出力ノードとの間のプルアップ電流経路内において直列に結合された２つのトランジスタ（スイッチングトランジスタＴ３及びバイアシングトランジスタＴ４）を含み、前記出力ノードと接地ノードとの間のプルダウン電流経路内において直列に結合された２つのトランジスタ（スイッチングトランジスタＴ１及びバイアシングトランジスタＴ２）も含む。前記バイアシングトランジスタＴ４，Ｔ２を提供することは、前記トランジスタＴ３，Ｔ４において低下される最大電圧を低減させ、それによって前記トランジスタＴ１〜Ｔ４がＶＤＤＡよりも低い破壊電圧を有するのを可能にする。 （もっと読む）

【課題】簡易な構成で歪を抑制しつつ消費電流を低減する。
【解決手段】増幅回路１００は、正入力端子Ｔ１と負入力端子Ｔ２とに供給される電圧の差分を増幅し差分電圧Ｖａを出力する差動増幅部１０と、入力信号Ｖｉｎの電圧を検出し検出電圧Ｖｂを出力する入力電圧検出部２０と、正電源電圧＋Ｖｃｃが供給される正電源端子Ｔ６と出力端子Ｔｏｕｔとの間に設けられ、出力端子Ｔｏｕｔから電流を吐き出すＰＭＯＳ３１と、負電源電圧−Ｖｃｃが供給される負電源端子Ｔ７と出力端子Ｔｏｕｔとの間に設けられ、出力端子Ｔｏｕｔから電流を吸い込むＮＭＯＳ３２とを有する出力部３０とを備える。 （もっと読む）

【課題】 動作が制限されることのない増幅回路を提供する。
【解決手段】 増幅回路１において、初段増幅回路１０は、反転入力端子４１に入力される入力信号６１と、非反転入力端子４２に入力される入力信号６２とを増幅して初段増幅信号を出力する。第５トランジスタのコレクタ電流は、正電源の電位と第１コレクタ抵抗の抵抗値とに基づいて決定される。第６トランジスタのコレクタ電流は、負電源の電位と第２コレクタ抵抗の抵抗値とに基づいて決定される。このため、従来の差動増幅回路に比べて、第５トランジスタ及び第６トランジスタのコレクタ電流の上限値が大幅に緩和される。第５トランジスタ及び第６トランジスタのコレクタ電流が第１入力信号及び第２入力信号に応じて変化するときに、各コレクタ電流の波形が歪むことを防止できる。 （もっと読む）

【課題】差動増幅回路における入力オフセット電圧の上昇を抑制しつつ、同相入力電圧範囲を拡張する。
【解決手段】本発明による差動増幅回路は、ソース及びバックゲートが第１電流源２０５に共通接続された差動対トランジスタ２０１、２０２を備える差動入力段回路１１１と、差動入力段回路１１１の出力端子に接続される出力段回路１２１と、第１電流源２０５と出力段回路１２１の第２電流源２０６のそれぞれの電流Ｉ１、Ｉ２を、差動入力段回路１１１への入力電圧ＶＩＮ１、ＶＩＮ２に応じた大きさに調整する電流制御回路１０１とを具備する。 （もっと読む）

【課題】追加プロセスなしに、コモンモード入力電圧が定格電源電圧の任意倍数の電圧でも耐えることができる高耐圧の入力段とすることが可能な増幅回路を提供する。
【解決手段】増幅回路の入力段は、入力端子ＩＮ₁，ＩＮ₂が接続された第１の差動対トランジスタ１０と、Ｎ１ＶＤＤに接続された第１の入力段電流バイアス手段２０と、第１の差動対トランジスタ１０と第１の入力段電流バイアス手段２０に接続された第１の入力段カスコードトランジスタ群３０と、第１の差動対トランジスタ１０に接続された第２の入力段カスコードトランジスタ群４０と、０ＶからＮ１ＶＤＤまで変化するコモンモード入力電圧が入力されたときに、第１の差動対トランジスタ１０、第１の入力段カスコードトランジスタ群３０、第２の入力段カスコードトランジスタ群４０のＶ_GSとＶ_GDの絶対値がＶＤＤ以内となるバイアス電圧に調整する入力段バイアス調整回路６０を備えている。 （もっと読む）

【課題】低い電源電圧に対応する生産プロセスで生産された製品に対して高い電源電圧を供給した場合にも、ホットキャリアに起因するオペアンプ特性の劣化を回避することができるオペアンプを提供する。
【解決手段】バイアス電源回路が、２つのカレントミラー回路の間に挿入された一対の抵抗部を有して定電流バイアス電位の他に付加バイアス電位を生成し、差動増幅器が、差動入力トランジスタ対と能動負荷トランジスタ対との間に挿入され且つ当該付加バイアス電位によってバイアスされる電圧降下用トランジスタ対を含むオペアンプ。 （もっと読む）

【課題】差動増幅回路、カレントミラー回路およびレール・トゥ・レール回路を組み合わせた電気回路において、外部からの信号に応じて容量の充放電を高速化する機能を維持しつつ、容量の充放電に寄与しない無駄な電流を減少させた差動増幅器を提供する。
【解決手段】外部からの信号に基づくデジタル信号を生成する論理回路を内蔵するスイッチ制御回路を設けて、容量の充放電を高速化するスイッチをこのデジタル信号を用いて制御する。 （もっと読む）

【課題】差動対を構成する２つのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を可能な限り防ぐことにより出力オフセット電圧の発生を抑制可能な差動増幅回路及び集積回路装置を提供すること。
【解決手段】差動増幅回路１は、第１の信号が入力されるＰＭＯＳトランジスター１０（第１のＰＭＯＳトランジスターの一例）と、第２の信号が入力されるＰＭＯＳトランジスター２０（第２のＰＭＯＳトランジスターの一例）と、制御信号ＸＳＴＢに基づいて、ＰＭＯＳトランジスター１０のゲートとバックゲートを同電位にするか否かを選択するＰＭＯＳトランジスター１４（第１のスイッチ部の一例）と、制御信号ＸＳＴＢに基づいて、ＰＭＯＳトランジスター２０のゲートとバックゲートを同電位にするか否かを選択するＰＭＯＳトランジスター２４（第２のスイッチ部の一例）と、を含む。 （もっと読む）

【課題】他の回路との磁気的結合による干渉を引き起こしにくい無線周波送信機回路のための差動シングルエンド変換回路を提供する。
【解決手段】異なる位相を有する複数の差動入力波形から無線周波波形を受信するための複数の入力３６１ａ、３６１ｂと、波形を複数の差動入力波形から非反転入力波形とほぼ同じ位相に反転させるためのインバータ回路３６６とを具備する回路が開示される。回路は、反転及び非反転入力波形を出力波形に組み合わせるためのコンバイナノード３６８をさらに具備する。 （もっと読む）

【課題】演算増幅回路を安定に動作させつつスルーレートを向上させる。
【解決手段】第１差動増幅部（３１１）は、Ｐ型差動対（Ｐ１／Ｐ２）のソースと正側電源電圧（ＶＤＤ）との間に、並列に接続される第１電流源（Ｉ１）と第１容量（Ｃ１）とを備え、Ｐ型差動対（Ｐ１／Ｐ２）のソースと第１容量（Ｃ１）との間に挿入される第１スイッチ（ＳＷ１）をさらに備える。第２差動増幅部（３１２）は、Ｎ型差動対（Ｎ１／Ｎ２）のソースと負側電源電圧（ＶＳＳ）との間に、並列に接続される第２電流源（Ｉ２）と第２容量（Ｃ２）とを備え、Ｎ型差動対（Ｎ１／Ｎ２）のソースと第２容量（Ｃ２）との間に挿入される第２スイッチ（ＳＷ２）をさらに備える。第１スイッチ（ＳＷ１）と第２スイッチ（ＳＷ２）とは、第１差動増幅部（３１１）および第２差動増幅部（３１２）に入力される入力差動信号に同期して交互に回路を開閉する。 （もっと読む）

【課題】回路面積が小さな電流源回路を提供する。
【解決手段】この電流源回路では、直流電圧Ｖ１に応じた値の参照電流Ｉ１を生成し、その電流Ｉ１のうちの電流ＩｒをダイオードＤ１に流し、残りの電流Ｉ１−ＩｒをダイオードＤ２に流し、ダイオードＤ１，Ｄ２のアノードの電圧ＶＲ１，ＶＲ２を差動増幅回路のトランジスタＱ１，Ｑ２のベースに与える。また、直流電圧Ｖ２に応じた値の参照電流Ｉ２を生成し、その電流Ｉ２を差動増幅回路の駆動電流とする。トランジスタＱ１のコレクタに流れる定電流Ｉｏ＝Ｉｒ・（Ｖ２／Ｖ１）が電流源回路の出力電流Ｉｏとなる。したがって、外付け用の端子および外部抵抗器が不要となる。 （もっと読む）

【課題】 増幅器の出力に負荷が接続された場合、その増幅器の出力段が持つ出力インピーダンスと接続した負荷によって、出力が理想値からずれる。本発明はこの負荷効果による出力のずれを自動的に補正する負荷効果低減回路を提供することを課題とする。
【解決手段】 増幅器の出力部と負荷との節点に設けられ、増幅器の入力電圧と出力電圧の差電圧に応じた電流を自動的に負荷に供給することを特徴とする負荷効果低減回路により解決される。上記回路は、増幅器の入力電圧及び上記節点の電圧を入力とする差動アンプと、該差動アンプの出力電圧と該節点の電圧とを加算する加算器と、該加算器の出力を入力とし該節点に電流として出力する電圧−電流変換回路とを含む。 （もっと読む）

【課題】各動作モードにおいてレベルシフト回路を用いることなく所望の入力電圧範囲となる多入力差動増幅器を提供する。
【解決手段】差動部１は、バイアス部２と出力部３との間に設けられ、第一入力部１０と第二入力部２０とを有する。第一入力部１０は、ソースがバイアス部２と接続され、ドレインが出力部３と接続された１個のｎ型ＭＯＳＦＥＴ（Ｍ１１）からなる。第二入力部２０は、直列接続される２個のｎ型ＭＯＳＦＥＴ（Ｍ２１）、（Ｍ２２）と、直列接続される２個のｎ型ＭＯＳＦＥＴ（Ｍ２３）、（Ｍ２４）とが２列に並列接続される。また、入力端ＩＮａはＭ１１のゲートに接続され、入力端ＩＮｘはＭ２２とＭ２３のゲートに接続され、入力端ＩＮｙはＭ２１とＭ２４のゲートに接続される。バイアス部２は１つの定電流源２１を有し、出力部３は２つのｐ型ＭＯＳＦＥＴ（Ｑ１、Ｑ２）で構成のカレントミラー回路を有する。 （もっと読む）

【課題】従来の差動増幅器は出力誤差が増大する問題がある。
【解決手段】本発明の差動増幅器は、内挿機能を有し、第１導電型トランジスタで形成される第１、第２の差動対（２１、２２）と、第２導電型トランジスタで形成される第３、第４の差動対（２３、２４）と、第１、第２の差動対に動作電流を供給する第１、第２の電流源（４１、４２）と、第３、第４の差動対に動作電流を供給する第３、第４の電流源（４３、４４）と、第１、第２の差動対にそれぞれ流れる電流量が第１、第２の電流源が出力する動作電流よりも小さくなる第１の動作範囲において、第１の差動対に供給される動作電流の変化点を制御する第１の制御回路５１と、第３、第４の差動対にそれぞれ流れる電流量が第３、第４の電流源が出力する動作電流よりも小さくなる第２の動作範囲において、第４の差動対に供給される動作電流の変化点を制御する第２の制御回路５２と、を有する。 （もっと読む）

【課題】出力期間の切替時における出力信号の遅延発生を抑制する出力回路、データドライバと表示装置の提供。
【解決手段】出力回路は差動増幅回路１１０、１０５，出力増幅回路１２０と第１の制御回路１６０、入力端子１０１、出力端子１０４、第１乃至第３の電源端子ＶＤＤ、ＶＳＳ、ＶＭＬを備える。差動増幅回路は前記入力端子の入力信号と前記出力端子の出力信号を入力する差動入力段１１０と第１及び第２のカレントミラー１３０、１４０を備える。出力増幅回路１２０は第１の電源端子ＶＤＤと出力端子１０４との間に接続された第１導電型の第１のトランジスタ１２１と出力端子１０４と第３の電源端子ＶＭＬとの間に接続された第２導電型の第２のトランジスタ１２２とを備える。第１の制御回路１６０は、第１導電型の第３のトランジスタ１６１と第１のスイッチ１６２を備える。 （もっと読む）

【課題】単一の演算増幅器を使用して積分器と加算器の両方を実現するスイッチトキャパシタ回路を提供する。
【解決手段】１つの入力信号は、（１）１つまたは複数の積分ブランチと、（２）１つまたは複数の第１の加算ブランチとを介して演算増幅器の入力に送られる。第２の入力信号は、１つまたは複数の第２の加算ブランチを介して演算増幅器の入力に送られる。ブランチの各々は、キャパシタと、異なるクロック位相によって制御されるいくつかのスイッチとを含む。スイッチトキャパシタ回路はシングルエンドまたは差動とすることができる。 （もっと読む）

【課題】負帰還回路の構成によってゲインが変化することを防止できる増幅回路を提供する。
【解決手段】オペアンプ１において、初段増幅回路１０は、反転入力端子４１に入力される入力信号６１と、非反転入力端子４２に入力される入力信号６２とを増幅して初段増幅信号を出力する。後段増幅回路２０は、後段増幅信号を出力する。初段増幅回路１０において、トランジスタＴＲ１は、正成分６１Ａを入力とするエミッタフォロワ回路を形成する。トランジスタＴＲ２は、負成分６１Ｂを入力とするエミッタフォロワ回路を形成する。これにより、オペアンプ１における反転入力端子４１側の入力インピーダンスを高くすることができる。トランジスタＴＲ５は、正成分６１Ａ，６２Ａを増幅して初段増幅信号の正成分を出力する。トランジスタＴＲ６は、負成分６１Ｂ，６２Ｂを増幅して初段増幅信号の負成分を出力する。 （もっと読む）

【課題】変調信号の大きさ及び応答速度を向上可能な駆動回路及び光送信装置を提供する。
【解決手段】差動信号の入力に応じて発光素子ＬＤの駆動電流を増減する駆動回路３である。差動信号の正相信号Ｖｉｎｐが入力される端子と、差動信号の逆相信号Ｖｉｎｎが入力される端子と、発光素子ＬＤのアノードに接続されている端子と、正相信号Ｖｉｎｐが入力される端子及びアノードに接続されている端子に接続されている正相信号処理回路と、逆相信号Ｖｉｎｎが入力される端子及びアノードに接続されている逆相信号処理回路と、を備える。正相信号処理回路は、正相信号Ｖｉｎｐに応じて、駆動電流を増加するように制御し、逆相信号処理回路は、逆相信号Ｖｉｎｎに応じて、駆動電流を減少するように制御する。 （もっと読む）

【課題】消費電流を増加させずにスルーレートを向上する差動増幅回路、表示用駆動回路を提供する。
【解決手段】差動増幅回路は、差動信号を入力する入力段と、入力段の出力に基づいて容量性負荷を駆動する出力段とを具備する。入力段は、差動信号を入力する差動信号入力部（ＭＮ１／ＭＮ２、ＭＮ１１／ＭＮ１２／ＭＰ２１／ＭＰ２２）と、差動入力部にバイアス電流を供給する電流源（ＭＮ３、ＭＮ１０／ＭＰ２０）と、電流源（ＭＮ３、ＭＮ１０／ＭＰ２０）に並列に挿入される可変容量（Ｃｓ）を含むスルーレート調整部（４１４、４１５）とを備える。 （もっと読む）

【課題】ゲートリーク電流による影響を軽減させることができ、なおかつ、高周波ノイズに対する耐性を向上させることができるカレントミラー回路を提供する。
【解決手段】カレントミラー回路は、ミラー元となる第１のＭＯＳトランジスタと、ミラー先となる第２のＭＯＳトランジスタのゲートと、第１のＭＯＳトランジスタのゲートと第２のＭＯＳトランジスタのゲートとの間に、この順序で直列に接続された第４、第２、第１および第３の抵抗と、第１の抵抗および第３の抵抗の間のノード、ならびに、第２の抵抗および第４の抵抗の間のノードを入力とし、第１および第２の抵抗の間のノードを出力とする差動増幅回路とを備える。第３の抵抗は第１の抵抗よりも大きい抵抗値に設定され、第４の抵抗は第２の抵抗よりも大きい抵抗値に設定され、第３の抵抗は第４の抵抗よりも大きい抵抗値に設定されている。 （もっと読む）