演算増幅回路、液晶パネル駆動装置
【課題】演算増幅回路を安定に動作させつつスルーレートを向上させる。
【解決手段】第１差動増幅部（３１１）は、Ｐ型差動対（Ｐ１／Ｐ２）のソースと正側電源電圧（ＶＤＤ）との間に、並列に接続される第１電流源（Ｉ１）と第１容量（Ｃ１）とを備え、Ｐ型差動対（Ｐ１／Ｐ２）のソースと第１容量（Ｃ１）との間に挿入される第１スイッチ（ＳＷ１）をさらに備える。第２差動増幅部（３１２）は、Ｎ型差動対（Ｎ１／Ｎ２）のソースと負側電源電圧（ＶＳＳ）との間に、並列に接続される第２電流源（Ｉ２）と第２容量（Ｃ２）とを備え、Ｎ型差動対（Ｎ１／Ｎ２）のソースと第２容量（Ｃ２）との間に挿入される第２スイッチ（ＳＷ２）をさらに備える。第１スイッチ（ＳＷ１）と第２スイッチ（ＳＷ２）とは、第１差動増幅部（３１１）および第２差動増幅部（３１２）に入力される入力差動信号に同期して交互に回路を開閉する。
【解決手段】第１差動増幅部（３１１）は、Ｐ型差動対（Ｐ１／Ｐ２）のソースと正側電源電圧（ＶＤＤ）との間に、並列に接続される第１電流源（Ｉ１）と第１容量（Ｃ１）とを備え、Ｐ型差動対（Ｐ１／Ｐ２）のソースと第１容量（Ｃ１）との間に挿入される第１スイッチ（ＳＷ１）をさらに備える。第２差動増幅部（３１２）は、Ｎ型差動対（Ｎ１／Ｎ２）のソースと負側電源電圧（ＶＳＳ）との間に、並列に接続される第２電流源（Ｉ２）と第２容量（Ｃ２）とを備え、Ｎ型差動対（Ｎ１／Ｎ２）のソースと第２容量（Ｃ２）との間に挿入される第２スイッチ（ＳＷ２）をさらに備える。第１スイッチ（ＳＷ１）と第２スイッチ（ＳＷ２）とは、第１差動増幅部（３１１）および第２差動増幅部（３１２）に入力される入力差動信号に同期して交互に回路を開閉する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路に関し、特に液晶パネル駆動装置に用いられる演算増幅回路に関する。
【背景技術】
【０００２】
近年、テレビ受像機や携帯電話機、携帯情報端末等に使用されるように、液晶パネルを用いた製品が増加している。また、大型の薄型フラットパネルの需要も増加している。液晶パネルの表示を制御する半導体集積回路は、画像の表示において、残像感を軽減してスムースな動きの映像とする２倍速駆動、映像の３Ｄ（３−ｄｉｍｅｎｓｉｏｎｓ）化等を実現するためにより高速な動作が求められている。
【０００３】
特開２００６−０９４５３４号公報には、スルーレートを向上させる演算増幅器に関する技術が開示されている。この演算増幅器は、第１供給電圧軌道部と、第２供給電圧軌道部と、入力段と、折り畳みカスコード段と、出力ドライバ段と、補償回路とを備える。入力段は、第１入力端子及び第２入力端子で形成され、折り畳みカスコード段は、第１、第２、第３及び第４ノードを備え、入力段の出力と連結されている。出力ドライバ段は、折り畳みカスコード段の第１及び第２ノードにそれぞれ連結される第１及び第２出力トランジスタを備え、演算増幅器の出力ノードに駆動電流を発生させる。補償回路は、第１及び第２キャパシタと、第１、第２、第３及び第４スイッチとを備え、折り畳みカスコード段の第３及び第４ノードと演算増幅器の出力ノードとに連結される。出力ノードは、入力段の第２入力端子に連結される。第１スイッチと第１キャパシタとは、第１供給電圧軌道と出力ノードとの間に直列に連結される。第２スイッチと第２キャパシタとは、第２供給電圧軌道と出力ノードとの間に直列に連結される。第３スイッチは、第１スイッチと第１キャパシタとの間で折り畳みカスコード段の第３ノードに連結される。第４スイッチは、第２スイッチと第２キャパシタとの間で折り畳みカスコード段の第４ノードに連結される。さらに、補償回路は、折り畳みカスコード段の第３ノードと出力ノードとの間に第３キャパシタを備え、折り畳みカスコード段の第４ノードと出力ノードとの間に第４キャパシタを備える。
【０００４】
このように、上記の演算増幅器は、スルーレートを向上させるために並列に接続される位相補償容量を有する。出力電圧が変動する区間では並列接続される位相補償容量のうちの一方の位相補償容量のみが使用される。そのため、増幅動作が不安定になるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０９４５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、安定に動作しつつスルーレートを向上させる演算増幅回路、液晶パネル駆動装置を提供する。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の観点では、演算増幅回路（３００）は、第１差動増幅部（３１１）と、第２差動増幅部（３１２）と、中間段（３２０）と、出力段（３３０）とを具備する。第１差動増幅部（３１１）は、Ｐ型トランジスタ（Ｐ１／Ｐ２）により形成されるＰ型差動対を備える。第２差動増幅部（３１２）は、Ｎ型トランジスタ（Ｎ１／Ｎ２）により形成されるＮ型差動対を備える。中間段（３２０）は、Ｐ型トランジスタ（Ｐ３〜Ｐ６）により形成される第１カレントミラー回路と、Ｎ型トランジスタ（Ｎ３〜Ｎ６）により形成される第２カレントミラー回路とを備え、第１差動増幅部（３１１）および第２差動増幅部（３１２）の出力に接続される。出力段（３３０）は、中間段（３２０）の出力を電力増幅する。
【０００９】
第１差動増幅部（３１１）は、Ｐ型差動対（Ｐ１／Ｐ２）のソースと正側電源電圧（ＶＤＤ）との間に、並列に接続される第１電流源（Ｉ１）と第１容量（Ｃ１）とを備える。第１差動増幅部（３１１）は、Ｐ型差動対（Ｐ１／Ｐ２）のソースと第１容量（Ｃ１）との間に挿入される第１スイッチ（ＳＷ１）をさらに備える。第２差動増幅部（３１２）は、Ｎ型差動対（Ｎ１／Ｎ２）のソースと負側電源電圧（ＶＳＳ）との間に、並列に接続される第２電流源（Ｉ２）と第２容量（Ｃ２）とを備える。第２差動増幅部（３１２）は、Ｎ型差動対（Ｎ１／Ｎ２）のソースと第２容量（Ｃ２）との間に挿入される第２スイッチ（ＳＷ２）をさらに備える。第１スイッチ（ＳＷ１）と第２スイッチ（ＳＷ２）とは、第１差動増幅部（３１１）および第２差動増幅部（３１２）に入力される入力差動信号に同期して交互に回路を開閉する。
【００１０】
本発明の他の観点では、液晶ドライバ回路は、上記演算増幅回路（３００）をボルテージフォロワ接続するバッファ回路と、入力信号に基づいて階調電圧を生成する階調電圧生成回路（１１０）とを具備する。
【発明の効果】
【００１１】
本発明によれば、安定に動作しつつスルーレートを向上させる演算増幅回路、液晶パネル駆動装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る液晶表示装置の概略構成を示す図である。
【図２】本発明の実施の形態に係る演算増幅回路の構成を示す図である。
【図３】本発明の実施の形態に係る演算増幅回路の動作を説明するためのタイミング図である。
【図４】本発明の他の実施の形態に係る演算増幅回路の構成を示す図である。
【発明を実施するための形態】
【００１３】
図面を参照して本発明を実施するための形態を説明する。
【００１４】
図１は、本発明の実施の形態に係る液晶表示装置の概略構成を示す図である。液晶表示装置は、ソース駆動回路（ソースドライバ）１００と、ゲート駆動回路（ゲートドライバ）２００と、表示パネル４００と、制御回路５００とを備える。制御回路５００は、外部から入力される信号に基づいて、ソース駆動回路１００、ゲート駆動回路２００の動作タイミングを制御する。表示パネル４００は、マトリクス状に配置されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）４１２および液晶容量４１４を備える。ソース駆動回路１００は、表示パネル４００の各ＴＦＴ４１２に接続されるデータ線１８０を駆動する。ゲート駆動回路２００は、表示パネル４００の各ＴＦＴ４１２に接続される走査線２８０を駆動する。ソース駆動回路１００は、階調電圧生成回路１１０と、ＤＡ変換回路（ＤＡＣ）１０５と、演算増幅回路３００を含むバッファ回路とを備える。ＤＡ変換回路１０５は、階調電圧生成回路１１０によって生成される階調電圧に基づいてＤＡ変換する。ＤＡ変換された信号は、バッファ回路（ボルテージフォロワ接続された演算増幅回路３００）により電力増幅され、データ線１８０に供給される。
【００１５】
演算増幅回路３００は、図２に示されるように、差動段３１０、中間段３２０、出力段３３０を備える、Ｒａｉｌ−ｔｏ−Ｒａｉｌフォールデッドカスコード型差動増幅回路である。
【００１６】
差動段３１０は、Ｐ型トランジスタを含む差動増幅部３１１とＮ型トランジスタを含む差動増幅部３１２とを備える。差動増幅部３１１は、差動対を形成するＰ型トランジスタＰ１、Ｐ２と、定電流源Ｉ１と、容量Ｃ１と、スイッチＳＷ１とを備える。Ｐ型トランジスタＰ１、Ｐ２の共通接続されるソース（ノードＡ）と、正側電源電圧ＶＤＤとの間に、直列接続される容量Ｃ１およびスイッチＳＷ１と、定電流源Ｉ１とが並列に接続される。差動増幅部３１２は、差動対を形成するＮ型トランジスタＮ１、Ｎ２と、定電流源Ｉ２と、容量Ｃ２と、スイッチＳＷ２とを備える。Ｎ型トランジスタＮ１、Ｎ２の共通接続されるソース（ノードＢ）と、負側電源電圧ＶＳＳとの間に、直列接続される容量Ｃ２およびスイッチＳＷ２と、定電流源Ｉ２とが並列に接続される。
【００１７】
Ｐ型トランジスタＰ１のゲートとＮ型トランジスタＮ１のゲートとは、反転入力ノードＩＮＮに接続される。Ｐ型トランジスタＰ２のゲートとＮ型トランジスタＮ２のゲートとは、非反転入力ノードＩＮＰに接続される。スイッチＳＷ１およびＳＷ２は、制御回路５００から出力される制御信号に応答して回路を開閉する。
【００１８】
中間段３２０は、Ｐ型トランジスタＰ３〜Ｐ６を含むカレントミラー回路と、Ｎ型トランジスタＮ３〜Ｎ６を含むカレントミラー回路と、定電流源Ｉ３、Ｉ４とを備える。Ｐ型トランジスタＰ３〜Ｐ６は、カレントミラー回路を形成する。正側電源電圧ＶＤＤと定電流源Ｉ３との間にＰ型トランジスタＰ５、Ｐ３が直列に接続され、正側電源電圧ＶＤＤと定電流源Ｉ４との間にＰ型トランジスタＰ６、Ｐ４が直列に接続される。Ｐ型トランジスタＰ３のゲートとＰ型トランジスタＰ４のゲートとが接続され、バイアス電圧ＢＰ２が印加される。Ｐ型トランジスタＰ５のゲートとＰ型トランジスタＰ６のゲートが、Ｐ型トランジスタＰ３のドレインと定電流源Ｉ３との接続ノードＤに接続される。Ｐ型トランジスタＰ４のドレインと定電流源Ｉ４との接続ノードＦは、出力トランジスタＰ８のゲートに接続される。Ｐ型トランジスタＰ５のドレインとＰ型トランジスタＰ３のソースとの接続ノードに、差動増幅部３１２のＮ型トランジスタＮ１のドレインが接続される。Ｐ型トランジスタＰ６のドレインとＰ型トランジスタＰ４のソースとの接続ノードに、差動増幅部３１２のＮ型トランジスタＮ２のドレインが接続される。
【００１９】
Ｎ型トランジスタＮ３〜Ｎ６は、カレントミラー回路を形成する。負側電源電圧ＶＳＳと定電流源Ｉ３との間にＮ型トランジスタＮ５、Ｎ３が直列に接続され、負側電源電圧ＶＳＳと定電流源Ｉ４との間にＮ型トランジスタＮ６、Ｎ４が直列に接続される。Ｎ型トランジスタＮ３のゲートとＮ型トランジスタＮ４のゲートとが接続され、バイアス電圧ＢＮ２が印加される。Ｎ型トランジスタＮ５のゲートとＮ型トランジスタＮ６のゲートとが、Ｎ型トランジスタＮ３のドレインと定電流源Ｉ３との接続ノードＣに接続される。Ｎ型トランジスタＮ４のドレインと定電流源Ｉ４との接続ノードＥは、出力トランジスタＮ８のゲートに接続される。Ｎ型トランジスタＮ５のドレインとＮ型トランジスタＮ３のソースとの接続ノードに、差動増幅部３１１のＰ型トランジスタＰ１のドレインが接続される。Ｎ型トランジスタＮ６のドレインとＮ型トランジスタＮ４のソースとの接続ノードに、差動増幅部３１１のＰ型トランジスタＰ２のドレインが接続される。定電流源Ｉ３は、ノードＤとノードＣとの間に浮遊電流源として設けられる。定電流源Ｉ４は、ノードＦとノードＥとの間に浮遊電流源として設けられる。
【００２０】
出力段３３０は、出力トランジスタＰ８、Ｎ８と、位相補償容量Ｃ３、Ｃ４とを備える。出力トランジスタＰ８、Ｎ８は、正側電源電圧ＶＤＤと負側電源電圧ＶＳＳとの間に直列に接続される。出力トランジスタＰ８のドレインと出力トランジスタＮ８のドレインとの接続ノードが出力ノードＶＯＵＴとなる。
【００２１】
位相補償容量Ｃ３は、Ｐ型トランジスタＰ６のドレインとＰ型トランジスタＰ４のソースとの接続ノードと、出力ノードＶＯＵＴとの間に接続される。位相補償容量Ｃ４は、Ｎ型トランジスタＮ６のドレインとＮ型トランジスタＮ４のソースとの接続ノードと、出力ノードＶＯＵＴとの間に接続される。
【００２２】
さらに図３を参照して、本実施の形態に係る演算増幅回路３００の動作を説明する。
【００２３】
出力ノードＶＯＵＴは、反転入力ノードＩＮＮに接続される。すなわち、演算増幅回路３００はボルテージフォロワ接続されているとして説明する。また、入力電圧は、図３（ａ）に示されるように、演算増幅回路３００の非反転入力ノードＩＮＰに、時刻ＴａにおいてＶＳＳ近傍から立ち上がる信号が印加される条件で説明する。このとき、差動増幅部３１２は、オフ状態からオン状態に移行する。Ｐ型トランジスタを備える差動増幅部３１１は、これとは逆に非反転入力ノードＩＮＰに印加される信号の電圧が高くなるにしたがってオン状態からオフ状態に移行する。
【００２４】
非反転入力ノードＩＮＰに印加される信号が立ち上がる時刻Ｔａより時間ｔ１前の時刻Ｔｂにおいて、制御回路５００は、差動増幅部３１２のスイッチＳＷ２が回路を閉成するように、制御信号を出力する（図３（ｃ））。スイッチＳＷ２が回路を閉成すると、ノードＢは、さらに容量Ｃ２を介して負側電源電圧ＶＳＳに接続される。すなわち、Ｎ型トランジスタＮ１、Ｎ２の共通接続されるソース（ノードＢ）は、並列に接続される定電流源Ｉ２と容量Ｃ２とを介して負側電源電圧ＶＳＳに接続されることになる。このとき、非反転入力ノードＩＮＰに印加される信号はまだ低い電圧であるから、差動増幅部３１２はオフ状態であり、ノードＢは負側電源電圧ＶＳＳ近傍の電圧になっている。したがって、容量Ｃ２に充電されている電荷は、ノードＢから定電流源Ｉ２を介して放電される。時間ｔ１は、容量Ｃ１、Ｃ２を放電する期間である。時間ｔ１が短すぎると、放電が不十分となって本発明の効果が不十分となる。長すぎると、信号波形に影響が表れて表示装置の駆動回路に適用された場合には、画質の劣化を招くこともある。放電するために必要最小限の時間であることが好ましい。
【００２５】
その後、時刻Ｔａにおいて、非反転入力ノードＩＮＰの電圧が上昇すると、差動増幅部３１２が動作し始め、位相補償容量Ｃ３に充電されている電荷は、容量Ｃ２に流れ込む。したがって、差動増幅部３１２のノードＢを流れる電流は、定電流源Ｉ２を流れる電流より多く流れることになる。スルーレート（＝ＳＲ）は、位相補償容量Ｃ３の容量値をＣ、差動増幅部３１２のノードＢを流れる電流をＩとすると、ＳＲ＝Ｉ／Ｃ により求められる。したがって、スイッチＳＷ２が回路を閉成してノードＢを流れる電流Ｉが増加するとスルーレートが向上する（図３（ｄ））。
【００２６】
非反転入力ノードＩＮＰに印加される信号がＶＤＤ近傍からＶＳＳ近傍へ立ち下がるときは、Ｐ型トランジスタとＮ型トランジスタの動作が入れ替わる。すなわち、差動増幅部３１２がオン状態からオフ状態に移行し、差動増幅部３１１がオフ状態からオン状態に移行する。
【００２７】
非反転入力ノードＩＮＰに印加される信号が立ち下がる時刻Ｔｄより時間ｔ１前の時刻Ｔｅにおいて、制御回路５００は、差動増幅部３１１のスイッチＳＷ１が回路を閉成するように、制御信号を出力する（図３（ｂ））。スイッチＳＷ１が回路を閉成すると、ノードＡは、さらに容量Ｃ１を介して正側電源電圧ＶＤＤに接続される。すなわち、Ｐ型トランジスタＰ１、Ｐ２の共通接続されるソース（ノードＡ）は、並列接続される定電流源Ｉ１と容量Ｃ１とを介して正側電源電圧ＶＤＤに接続されることになる。このとき、非反転入力ノードＩＮＰに印加される信号はまだ高い電圧であるから、差動増幅部３１１はオフ状態であり、ノードＡは正側電源電圧ＶＤＤ近傍の電圧になっている。したがって、容量Ｃ１に充電されている電荷は、ノードＡから定電流源Ｉ１を介して放電される。
【００２８】
その後、時刻Ｔｄにおいて、非反転入力ノードＩＮＰの電圧が下降すると、差動増幅部３１１が動作し始め、位相補償容量Ｃ４に充電されている電荷は、容量Ｃ１に流れ込む。したがって、差動増幅部３１１のノードＡを流れる電流は、定電流源Ｉ１を流れる電流より多く流れる。したがって、スイッチＳＷ１が回路を閉成してノードＡを流れる電流Ｉが増加するとスルーレート（ＳＲ＝Ｉ／Ｃ）が向上する（図３（ｄ））。
【００２９】
このように、位相補償容量Ｃ３、Ｃ４を固定して動作させるため、演算増幅回路３００は安定した状態で動作し、スルーレートを向上することができる。一般的に、増幅回路は、位相補償容量の容量値が大きいと安定して動作する。しかし、スルーレートＳＲは、ＳＲ＝Ｉ／Ｃにより求められるように、位相補償容量の容量値Ｃの増加に伴って低下する。本発明では、差動段３１０に含まれる定電流源Ｉ１、Ｉ２と並列に容量Ｃ１、Ｃ２およびスイッチＳＷ１、ＳＷ２が設けられる。制御回路５００によってスイッチＳＷ１、ＳＷ２の開閉を制御して過渡的に電流を増加させ、スルーレートが改善される。そのため、演算増幅回路３００は安定して動作しつつスルーレートを向上させることができる。
【００３０】
図４に示されるように、容量Ｃ１および容量Ｃ２は、それぞれ複数の容量に分割して制御することができる。ここでは、例えば、容量Ｃ１は、容量Ｃ１ａ、Ｃ１ｂに分割され、それぞれスイッチＳＷ１ａ、ＳＷ１ｂが直列に接続される。また、容量Ｃ２は、容量Ｃ２ａ、Ｃ２ｂに分割され、それぞれスイッチＳＷ２ａ、ＳＷ２ｂが直列に接続される。したがって、容量Ｃ１の容量値は、容量Ｃ１ａ、Ｃ１ｂの合成容量値として表すことができ、容量Ｃ２の容量値は、容量Ｃ２ａ、Ｃ２ｂの合成容量値として表すことができる。すなわち、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂの開閉を制御することにより、容量Ｃ１およびＣ２の容量値を変えることができる。容量Ｃ１およびＣ２の容量値によって、スルーレートを変えることができるため、仕様に適するスルーレートに調整することが可能になる。
【００３１】
設定回路３５０は、これら複数の容量Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂのうちのどの容量を使用するか、すなわち、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂのうちの開閉するスイッチと、開放しておくスイッチとを指定する情報を保持する。この情報は、データを書き込まれたレジスタによって保持されてもよいし、ヒューズ等によって半固定的に保持されてもよい。フラッシュメモリ等の不揮発性メモリを用いて、製品出荷前にデータを書き込んでもよいし、装置に組み込むときに設定してもよい。レジスタ等の揮発性メモリであれば、動作開始の直前にデータを書き込むことも可能である。
【００３２】
このような演算増幅回路を多用する表示装置の駆動回路の場合、多いときには１０００個程度の演算増幅回路を搭載している。そのため、各演算増幅回路のスルーレートはばらつき、ばらつきを調整することができる。また、駆動回路が実装される位置により信号波形が鈍る場合もある。実装される位置によってスルーレートを変えて出力信号の波形のばらつきを少なくすることも可能になる。
【００３３】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００３４】
１００ ソース駆動回路
１０５ ＤＡ変換回路
１１０ 階調電圧生成回路
１８０ データ線
２００ ゲート駆動回路
２８０ データ線
３００ 演算増幅回路
３１０ 差動段
３１１ 差動増幅部（Ｐ型）
３１２ 差動増幅部（Ｎ型）
３２０ 中間段
３３０ 出力段
３５０ 設定回路
４００ 表示パネル
５００ 制御回路
４１２ ＴＦＴ
４１４ 液晶容量
ＢＰ２、ＢＮ２ バイアス電圧
Ｃ１、Ｃ２ 容量
Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ 容量
Ｃ３、Ｃ４ 位相補償容量
Ｉ１〜Ｉ４ 定電流源
ＩＮＮ 反転入力ノード
ＩＮＰ 非反転入力ノード
Ｎ１〜Ｎ８ Ｎ型トランジスタ
Ｐ１〜Ｐ８ Ｐ型トランジスタ
ＳＷ１、ＳＷ２ スイッチ
ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ スイッチ
ＶＤＤ 正側電源電圧
ＶＯＵＴ 出力ノード
ＶＳＳ 負側電源電圧
【技術分野】
【０００１】
本発明は、演算増幅回路に関し、特に液晶パネル駆動装置に用いられる演算増幅回路に関する。
【背景技術】
【０００２】
近年、テレビ受像機や携帯電話機、携帯情報端末等に使用されるように、液晶パネルを用いた製品が増加している。また、大型の薄型フラットパネルの需要も増加している。液晶パネルの表示を制御する半導体集積回路は、画像の表示において、残像感を軽減してスムースな動きの映像とする２倍速駆動、映像の３Ｄ（３−ｄｉｍｅｎｓｉｏｎｓ）化等を実現するためにより高速な動作が求められている。
【０００３】
特開２００６−０９４５３４号公報には、スルーレートを向上させる演算増幅器に関する技術が開示されている。この演算増幅器は、第１供給電圧軌道部と、第２供給電圧軌道部と、入力段と、折り畳みカスコード段と、出力ドライバ段と、補償回路とを備える。入力段は、第１入力端子及び第２入力端子で形成され、折り畳みカスコード段は、第１、第２、第３及び第４ノードを備え、入力段の出力と連結されている。出力ドライバ段は、折り畳みカスコード段の第１及び第２ノードにそれぞれ連結される第１及び第２出力トランジスタを備え、演算増幅器の出力ノードに駆動電流を発生させる。補償回路は、第１及び第２キャパシタと、第１、第２、第３及び第４スイッチとを備え、折り畳みカスコード段の第３及び第４ノードと演算増幅器の出力ノードとに連結される。出力ノードは、入力段の第２入力端子に連結される。第１スイッチと第１キャパシタとは、第１供給電圧軌道と出力ノードとの間に直列に連結される。第２スイッチと第２キャパシタとは、第２供給電圧軌道と出力ノードとの間に直列に連結される。第３スイッチは、第１スイッチと第１キャパシタとの間で折り畳みカスコード段の第３ノードに連結される。第４スイッチは、第２スイッチと第２キャパシタとの間で折り畳みカスコード段の第４ノードに連結される。さらに、補償回路は、折り畳みカスコード段の第３ノードと出力ノードとの間に第３キャパシタを備え、折り畳みカスコード段の第４ノードと出力ノードとの間に第４キャパシタを備える。
【０００４】
このように、上記の演算増幅器は、スルーレートを向上させるために並列に接続される位相補償容量を有する。出力電圧が変動する区間では並列接続される位相補償容量のうちの一方の位相補償容量のみが使用される。そのため、増幅動作が不安定になるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０９４５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、安定に動作しつつスルーレートを向上させる演算増幅回路、液晶パネル駆動装置を提供する。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の観点では、演算増幅回路（３００）は、第１差動増幅部（３１１）と、第２差動増幅部（３１２）と、中間段（３２０）と、出力段（３３０）とを具備する。第１差動増幅部（３１１）は、Ｐ型トランジスタ（Ｐ１／Ｐ２）により形成されるＰ型差動対を備える。第２差動増幅部（３１２）は、Ｎ型トランジスタ（Ｎ１／Ｎ２）により形成されるＮ型差動対を備える。中間段（３２０）は、Ｐ型トランジスタ（Ｐ３〜Ｐ６）により形成される第１カレントミラー回路と、Ｎ型トランジスタ（Ｎ３〜Ｎ６）により形成される第２カレントミラー回路とを備え、第１差動増幅部（３１１）および第２差動増幅部（３１２）の出力に接続される。出力段（３３０）は、中間段（３２０）の出力を電力増幅する。
【０００９】
第１差動増幅部（３１１）は、Ｐ型差動対（Ｐ１／Ｐ２）のソースと正側電源電圧（ＶＤＤ）との間に、並列に接続される第１電流源（Ｉ１）と第１容量（Ｃ１）とを備える。第１差動増幅部（３１１）は、Ｐ型差動対（Ｐ１／Ｐ２）のソースと第１容量（Ｃ１）との間に挿入される第１スイッチ（ＳＷ１）をさらに備える。第２差動増幅部（３１２）は、Ｎ型差動対（Ｎ１／Ｎ２）のソースと負側電源電圧（ＶＳＳ）との間に、並列に接続される第２電流源（Ｉ２）と第２容量（Ｃ２）とを備える。第２差動増幅部（３１２）は、Ｎ型差動対（Ｎ１／Ｎ２）のソースと第２容量（Ｃ２）との間に挿入される第２スイッチ（ＳＷ２）をさらに備える。第１スイッチ（ＳＷ１）と第２スイッチ（ＳＷ２）とは、第１差動増幅部（３１１）および第２差動増幅部（３１２）に入力される入力差動信号に同期して交互に回路を開閉する。
【００１０】
本発明の他の観点では、液晶ドライバ回路は、上記演算増幅回路（３００）をボルテージフォロワ接続するバッファ回路と、入力信号に基づいて階調電圧を生成する階調電圧生成回路（１１０）とを具備する。
【発明の効果】
【００１１】
本発明によれば、安定に動作しつつスルーレートを向上させる演算増幅回路、液晶パネル駆動装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る液晶表示装置の概略構成を示す図である。
【図２】本発明の実施の形態に係る演算増幅回路の構成を示す図である。
【図３】本発明の実施の形態に係る演算増幅回路の動作を説明するためのタイミング図である。
【図４】本発明の他の実施の形態に係る演算増幅回路の構成を示す図である。
【発明を実施するための形態】
【００１３】
図面を参照して本発明を実施するための形態を説明する。
【００１４】
図１は、本発明の実施の形態に係る液晶表示装置の概略構成を示す図である。液晶表示装置は、ソース駆動回路（ソースドライバ）１００と、ゲート駆動回路（ゲートドライバ）２００と、表示パネル４００と、制御回路５００とを備える。制御回路５００は、外部から入力される信号に基づいて、ソース駆動回路１００、ゲート駆動回路２００の動作タイミングを制御する。表示パネル４００は、マトリクス状に配置されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）４１２および液晶容量４１４を備える。ソース駆動回路１００は、表示パネル４００の各ＴＦＴ４１２に接続されるデータ線１８０を駆動する。ゲート駆動回路２００は、表示パネル４００の各ＴＦＴ４１２に接続される走査線２８０を駆動する。ソース駆動回路１００は、階調電圧生成回路１１０と、ＤＡ変換回路（ＤＡＣ）１０５と、演算増幅回路３００を含むバッファ回路とを備える。ＤＡ変換回路１０５は、階調電圧生成回路１１０によって生成される階調電圧に基づいてＤＡ変換する。ＤＡ変換された信号は、バッファ回路（ボルテージフォロワ接続された演算増幅回路３００）により電力増幅され、データ線１８０に供給される。
【００１５】
演算増幅回路３００は、図２に示されるように、差動段３１０、中間段３２０、出力段３３０を備える、Ｒａｉｌ−ｔｏ−Ｒａｉｌフォールデッドカスコード型差動増幅回路である。
【００１６】
差動段３１０は、Ｐ型トランジスタを含む差動増幅部３１１とＮ型トランジスタを含む差動増幅部３１２とを備える。差動増幅部３１１は、差動対を形成するＰ型トランジスタＰ１、Ｐ２と、定電流源Ｉ１と、容量Ｃ１と、スイッチＳＷ１とを備える。Ｐ型トランジスタＰ１、Ｐ２の共通接続されるソース（ノードＡ）と、正側電源電圧ＶＤＤとの間に、直列接続される容量Ｃ１およびスイッチＳＷ１と、定電流源Ｉ１とが並列に接続される。差動増幅部３１２は、差動対を形成するＮ型トランジスタＮ１、Ｎ２と、定電流源Ｉ２と、容量Ｃ２と、スイッチＳＷ２とを備える。Ｎ型トランジスタＮ１、Ｎ２の共通接続されるソース（ノードＢ）と、負側電源電圧ＶＳＳとの間に、直列接続される容量Ｃ２およびスイッチＳＷ２と、定電流源Ｉ２とが並列に接続される。
【００１７】
Ｐ型トランジスタＰ１のゲートとＮ型トランジスタＮ１のゲートとは、反転入力ノードＩＮＮに接続される。Ｐ型トランジスタＰ２のゲートとＮ型トランジスタＮ２のゲートとは、非反転入力ノードＩＮＰに接続される。スイッチＳＷ１およびＳＷ２は、制御回路５００から出力される制御信号に応答して回路を開閉する。
【００１８】
中間段３２０は、Ｐ型トランジスタＰ３〜Ｐ６を含むカレントミラー回路と、Ｎ型トランジスタＮ３〜Ｎ６を含むカレントミラー回路と、定電流源Ｉ３、Ｉ４とを備える。Ｐ型トランジスタＰ３〜Ｐ６は、カレントミラー回路を形成する。正側電源電圧ＶＤＤと定電流源Ｉ３との間にＰ型トランジスタＰ５、Ｐ３が直列に接続され、正側電源電圧ＶＤＤと定電流源Ｉ４との間にＰ型トランジスタＰ６、Ｐ４が直列に接続される。Ｐ型トランジスタＰ３のゲートとＰ型トランジスタＰ４のゲートとが接続され、バイアス電圧ＢＰ２が印加される。Ｐ型トランジスタＰ５のゲートとＰ型トランジスタＰ６のゲートが、Ｐ型トランジスタＰ３のドレインと定電流源Ｉ３との接続ノードＤに接続される。Ｐ型トランジスタＰ４のドレインと定電流源Ｉ４との接続ノードＦは、出力トランジスタＰ８のゲートに接続される。Ｐ型トランジスタＰ５のドレインとＰ型トランジスタＰ３のソースとの接続ノードに、差動増幅部３１２のＮ型トランジスタＮ１のドレインが接続される。Ｐ型トランジスタＰ６のドレインとＰ型トランジスタＰ４のソースとの接続ノードに、差動増幅部３１２のＮ型トランジスタＮ２のドレインが接続される。
【００１９】
Ｎ型トランジスタＮ３〜Ｎ６は、カレントミラー回路を形成する。負側電源電圧ＶＳＳと定電流源Ｉ３との間にＮ型トランジスタＮ５、Ｎ３が直列に接続され、負側電源電圧ＶＳＳと定電流源Ｉ４との間にＮ型トランジスタＮ６、Ｎ４が直列に接続される。Ｎ型トランジスタＮ３のゲートとＮ型トランジスタＮ４のゲートとが接続され、バイアス電圧ＢＮ２が印加される。Ｎ型トランジスタＮ５のゲートとＮ型トランジスタＮ６のゲートとが、Ｎ型トランジスタＮ３のドレインと定電流源Ｉ３との接続ノードＣに接続される。Ｎ型トランジスタＮ４のドレインと定電流源Ｉ４との接続ノードＥは、出力トランジスタＮ８のゲートに接続される。Ｎ型トランジスタＮ５のドレインとＮ型トランジスタＮ３のソースとの接続ノードに、差動増幅部３１１のＰ型トランジスタＰ１のドレインが接続される。Ｎ型トランジスタＮ６のドレインとＮ型トランジスタＮ４のソースとの接続ノードに、差動増幅部３１１のＰ型トランジスタＰ２のドレインが接続される。定電流源Ｉ３は、ノードＤとノードＣとの間に浮遊電流源として設けられる。定電流源Ｉ４は、ノードＦとノードＥとの間に浮遊電流源として設けられる。
【００２０】
出力段３３０は、出力トランジスタＰ８、Ｎ８と、位相補償容量Ｃ３、Ｃ４とを備える。出力トランジスタＰ８、Ｎ８は、正側電源電圧ＶＤＤと負側電源電圧ＶＳＳとの間に直列に接続される。出力トランジスタＰ８のドレインと出力トランジスタＮ８のドレインとの接続ノードが出力ノードＶＯＵＴとなる。
【００２１】
位相補償容量Ｃ３は、Ｐ型トランジスタＰ６のドレインとＰ型トランジスタＰ４のソースとの接続ノードと、出力ノードＶＯＵＴとの間に接続される。位相補償容量Ｃ４は、Ｎ型トランジスタＮ６のドレインとＮ型トランジスタＮ４のソースとの接続ノードと、出力ノードＶＯＵＴとの間に接続される。
【００２２】
さらに図３を参照して、本実施の形態に係る演算増幅回路３００の動作を説明する。
【００２３】
出力ノードＶＯＵＴは、反転入力ノードＩＮＮに接続される。すなわち、演算増幅回路３００はボルテージフォロワ接続されているとして説明する。また、入力電圧は、図３（ａ）に示されるように、演算増幅回路３００の非反転入力ノードＩＮＰに、時刻ＴａにおいてＶＳＳ近傍から立ち上がる信号が印加される条件で説明する。このとき、差動増幅部３１２は、オフ状態からオン状態に移行する。Ｐ型トランジスタを備える差動増幅部３１１は、これとは逆に非反転入力ノードＩＮＰに印加される信号の電圧が高くなるにしたがってオン状態からオフ状態に移行する。
【００２４】
非反転入力ノードＩＮＰに印加される信号が立ち上がる時刻Ｔａより時間ｔ１前の時刻Ｔｂにおいて、制御回路５００は、差動増幅部３１２のスイッチＳＷ２が回路を閉成するように、制御信号を出力する（図３（ｃ））。スイッチＳＷ２が回路を閉成すると、ノードＢは、さらに容量Ｃ２を介して負側電源電圧ＶＳＳに接続される。すなわち、Ｎ型トランジスタＮ１、Ｎ２の共通接続されるソース（ノードＢ）は、並列に接続される定電流源Ｉ２と容量Ｃ２とを介して負側電源電圧ＶＳＳに接続されることになる。このとき、非反転入力ノードＩＮＰに印加される信号はまだ低い電圧であるから、差動増幅部３１２はオフ状態であり、ノードＢは負側電源電圧ＶＳＳ近傍の電圧になっている。したがって、容量Ｃ２に充電されている電荷は、ノードＢから定電流源Ｉ２を介して放電される。時間ｔ１は、容量Ｃ１、Ｃ２を放電する期間である。時間ｔ１が短すぎると、放電が不十分となって本発明の効果が不十分となる。長すぎると、信号波形に影響が表れて表示装置の駆動回路に適用された場合には、画質の劣化を招くこともある。放電するために必要最小限の時間であることが好ましい。
【００２５】
その後、時刻Ｔａにおいて、非反転入力ノードＩＮＰの電圧が上昇すると、差動増幅部３１２が動作し始め、位相補償容量Ｃ３に充電されている電荷は、容量Ｃ２に流れ込む。したがって、差動増幅部３１２のノードＢを流れる電流は、定電流源Ｉ２を流れる電流より多く流れることになる。スルーレート（＝ＳＲ）は、位相補償容量Ｃ３の容量値をＣ、差動増幅部３１２のノードＢを流れる電流をＩとすると、ＳＲ＝Ｉ／Ｃ により求められる。したがって、スイッチＳＷ２が回路を閉成してノードＢを流れる電流Ｉが増加するとスルーレートが向上する（図３（ｄ））。
【００２６】
非反転入力ノードＩＮＰに印加される信号がＶＤＤ近傍からＶＳＳ近傍へ立ち下がるときは、Ｐ型トランジスタとＮ型トランジスタの動作が入れ替わる。すなわち、差動増幅部３１２がオン状態からオフ状態に移行し、差動増幅部３１１がオフ状態からオン状態に移行する。
【００２７】
非反転入力ノードＩＮＰに印加される信号が立ち下がる時刻Ｔｄより時間ｔ１前の時刻Ｔｅにおいて、制御回路５００は、差動増幅部３１１のスイッチＳＷ１が回路を閉成するように、制御信号を出力する（図３（ｂ））。スイッチＳＷ１が回路を閉成すると、ノードＡは、さらに容量Ｃ１を介して正側電源電圧ＶＤＤに接続される。すなわち、Ｐ型トランジスタＰ１、Ｐ２の共通接続されるソース（ノードＡ）は、並列接続される定電流源Ｉ１と容量Ｃ１とを介して正側電源電圧ＶＤＤに接続されることになる。このとき、非反転入力ノードＩＮＰに印加される信号はまだ高い電圧であるから、差動増幅部３１１はオフ状態であり、ノードＡは正側電源電圧ＶＤＤ近傍の電圧になっている。したがって、容量Ｃ１に充電されている電荷は、ノードＡから定電流源Ｉ１を介して放電される。
【００２８】
その後、時刻Ｔｄにおいて、非反転入力ノードＩＮＰの電圧が下降すると、差動増幅部３１１が動作し始め、位相補償容量Ｃ４に充電されている電荷は、容量Ｃ１に流れ込む。したがって、差動増幅部３１１のノードＡを流れる電流は、定電流源Ｉ１を流れる電流より多く流れる。したがって、スイッチＳＷ１が回路を閉成してノードＡを流れる電流Ｉが増加するとスルーレート（ＳＲ＝Ｉ／Ｃ）が向上する（図３（ｄ））。
【００２９】
このように、位相補償容量Ｃ３、Ｃ４を固定して動作させるため、演算増幅回路３００は安定した状態で動作し、スルーレートを向上することができる。一般的に、増幅回路は、位相補償容量の容量値が大きいと安定して動作する。しかし、スルーレートＳＲは、ＳＲ＝Ｉ／Ｃにより求められるように、位相補償容量の容量値Ｃの増加に伴って低下する。本発明では、差動段３１０に含まれる定電流源Ｉ１、Ｉ２と並列に容量Ｃ１、Ｃ２およびスイッチＳＷ１、ＳＷ２が設けられる。制御回路５００によってスイッチＳＷ１、ＳＷ２の開閉を制御して過渡的に電流を増加させ、スルーレートが改善される。そのため、演算増幅回路３００は安定して動作しつつスルーレートを向上させることができる。
【００３０】
図４に示されるように、容量Ｃ１および容量Ｃ２は、それぞれ複数の容量に分割して制御することができる。ここでは、例えば、容量Ｃ１は、容量Ｃ１ａ、Ｃ１ｂに分割され、それぞれスイッチＳＷ１ａ、ＳＷ１ｂが直列に接続される。また、容量Ｃ２は、容量Ｃ２ａ、Ｃ２ｂに分割され、それぞれスイッチＳＷ２ａ、ＳＷ２ｂが直列に接続される。したがって、容量Ｃ１の容量値は、容量Ｃ１ａ、Ｃ１ｂの合成容量値として表すことができ、容量Ｃ２の容量値は、容量Ｃ２ａ、Ｃ２ｂの合成容量値として表すことができる。すなわち、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂの開閉を制御することにより、容量Ｃ１およびＣ２の容量値を変えることができる。容量Ｃ１およびＣ２の容量値によって、スルーレートを変えることができるため、仕様に適するスルーレートに調整することが可能になる。
【００３１】
設定回路３５０は、これら複数の容量Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂのうちのどの容量を使用するか、すなわち、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂのうちの開閉するスイッチと、開放しておくスイッチとを指定する情報を保持する。この情報は、データを書き込まれたレジスタによって保持されてもよいし、ヒューズ等によって半固定的に保持されてもよい。フラッシュメモリ等の不揮発性メモリを用いて、製品出荷前にデータを書き込んでもよいし、装置に組み込むときに設定してもよい。レジスタ等の揮発性メモリであれば、動作開始の直前にデータを書き込むことも可能である。
【００３２】
このような演算増幅回路を多用する表示装置の駆動回路の場合、多いときには１０００個程度の演算増幅回路を搭載している。そのため、各演算増幅回路のスルーレートはばらつき、ばらつきを調整することができる。また、駆動回路が実装される位置により信号波形が鈍る場合もある。実装される位置によってスルーレートを変えて出力信号の波形のばらつきを少なくすることも可能になる。
【００３３】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００３４】
１００ ソース駆動回路
１０５ ＤＡ変換回路
１１０ 階調電圧生成回路
１８０ データ線
２００ ゲート駆動回路
２８０ データ線
３００ 演算増幅回路
３１０ 差動段
３１１ 差動増幅部（Ｐ型）
３１２ 差動増幅部（Ｎ型）
３２０ 中間段
３３０ 出力段
３５０ 設定回路
４００ 表示パネル
５００ 制御回路
４１２ ＴＦＴ
４１４ 液晶容量
ＢＰ２、ＢＮ２ バイアス電圧
Ｃ１、Ｃ２ 容量
Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ 容量
Ｃ３、Ｃ４ 位相補償容量
Ｉ１〜Ｉ４ 定電流源
ＩＮＮ 反転入力ノード
ＩＮＰ 非反転入力ノード
Ｎ１〜Ｎ８ Ｎ型トランジスタ
Ｐ１〜Ｐ８ Ｐ型トランジスタ
ＳＷ１、ＳＷ２ スイッチ
ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ スイッチ
ＶＤＤ 正側電源電圧
ＶＯＵＴ 出力ノード
ＶＳＳ 負側電源電圧
【特許請求の範囲】
【請求項１】
Ｐ型トランジスタにより形成されるＰ型差動対を備える第１差動増幅部と、
Ｎ型トランジスタにより形成されるＮ型差動対を備える第２差動増幅部と、
Ｐ型トランジスタにより形成される第１カレントミラー回路と、Ｎ型トランジスタにより形成される第２カレントミラー回路とを備え、前記第１差動増幅部および前記第２差動増幅部の出力に接続される中間段と、
前記中間段の出力を電力増幅する出力段と
を具備し、
前記第１差動増幅部は、前記Ｐ型差動対のソースと正側電源電圧との間に、並列に接続される第１電流源と第１容量とを備え、
前記第２差動増幅部は、前記Ｎ型差動対のソースと負側電源電圧との間に、並列に接続される第２電流源と第２容量とを備える
演算増幅回路。
【請求項２】
前記Ｐ型差動対のソースと前記第１容量との間に挿入される第１スイッチと、
前記Ｎ型差動対のソースと前記第２容量との間に挿入される第２スイッチと
をさらに備え、
前記第１スイッチと前記第２スイッチとは、前記第１差動増幅部および前記第２差動増幅部に入力される入力差動信号に同期して交互に回路を開閉する
請求項１に記載の演算増幅回路。
【請求項３】
前記第１スイッチと前記第２スイッチとは、前記入力差動信号の切り替え変化の所定時間前に回路の開閉を切り換える
請求項２に記載の演算増幅回路。
【請求項４】
前記中間段は、浮遊電流源を備え、前記第１差動増幅部および前記第２差動増幅部から出力される出力電流信号を電圧信号に変換して前記出力段に出力するＲａｉｌ−ｔｏ−Ｒａｉｌフォールデッドカスコード型増幅回路を形成する
請求項１から請求項３のいずれかに記載の演算増幅回路。
【請求項５】
前記第１容量は複数の第１分割容量に分割され、前記第２容量は複数の第２分割容量に分割され、
前記Ｐ型差動対のソースと前記複数の第１分割容量のそれぞれとの間に挿入される複数の第１分割スイッチと、
前記Ｎ型差動対のソースと前記複数の第２分割容量のそれぞれとの間に挿入される複数の第２分割スイッチと、
前記複数の第１分割スイッチおよび前記複数の第２分割スイッチの開閉を制御する設定回路と
をさらに備え、
前記設定回路は、前記複数の第１分割スイッチおよび前記複数の第２分割スイッチのうちの指定される指定第１分割スイッチおよび指定第２分割スイッチを前記入力差動信号に同期して交互に開閉する
請求項２または請求項３に記載の演算増幅回路。
【請求項６】
前記設定回路は、前記指定第１分割スイッチおよび指定第２分割スイッチを記憶する記憶素子を備え、前記記憶素子の設定状態に基づいて、前記指定第１分割スイッチおよび指定第２分割スイッチを前記入力差動信号の切り替え変化の所定時間前に回路の開閉を切り換え、前記複数の第１分割スイッチおよび前記複数の第２分割スイッチのうちの他のスイッチを開放する
請求項５に記載の演算増幅回路。
【請求項７】
前記複数の第１分割容量の容量値はそれぞれ異なり、
前記複数の第２分割容量の容量値はそれぞれ異なる
請求項５または請求項６に記載の演算増幅回路。
【請求項８】
Ｐ型差動対を形成する第１および第２Ｐ型トランジスタと、
前記第１および第２Ｐ型トランジスタの共通接続されるソースと正側電源電圧との間に接続される第１定電流源と、
直列に接続される第１スイッチおよび第１容量と、前記第１スイッチおよび第１容量は前記第１定電流源と並列に接続され、
Ｎ型差動対を形成する第１および第２Ｎ型トランジスタと、前記第１Ｐ型トランジスタのゲートと前記第１Ｎ型トランジスタのゲートは反転入力ノードに接続され、前記第２Ｐ型トランジスタのゲートと前記第２Ｎ型トランジスタのゲートは非反転入力ノードに接続され、
前記第１および第２Ｎ型トランジスタの共通接続されるソースと負側電源電圧との間に接続される第２定電流源と、
直列に接続される第２スイッチおよび第２容量と、前記第２スイッチおよび第２容量は前記第２定電流源と並列に接続され、
前記Ｎ型差動対から出力される出力電流信号を電圧信号に変換するカスコード構成の第１カレントミラー回路と、
前記Ｐ型差動対から出力される出力電流信号を電圧信号に変換するカスコード構成の第２カレントミラー回路と、
前記第１カレントミラー回路と前記第２カレントミラー回路との間に接続され、浮遊電流源として電流を供給する第３および第４定電流源と、
正側電源電圧と負側電源電圧との間に直列に接続される出力Ｐ型トランジスタおよび出力Ｎ型トランジスタと、前記出力Ｐ型トランジスタと前記出力Ｎ型トランジスタとの接続ノードを出力ノードとして、前記出力ノードと前記第１カレントミラー回路との間に挿入される第１位相補償容量と、前記出力ノードと前記第２カレントミラー回路との間に挿入される第２位相補償容量とを備える出力部と
を具備する
演算増幅回路。
【請求項９】
請求項１から請求項８のいずれかに記載の演算増幅回路をボルテージフォロワ接続するバッファ回路と、
入力信号に基づいて階調電圧を生成して前記バッファ回路に出力する階調電圧生成回路と
を具備する
液晶ドライバ回路。
【請求項１０】
請求項２、請求項３、請求項５乃至請求項８のいずれかに記載の演算増幅回路と、
前記第１スイッチおよび前記第２スイッチに回路の開閉を指示する制御信号を生成して前記演算増幅回路に供給する制御回路と
を具備する
液晶表示装置。
【請求項１】
Ｐ型トランジスタにより形成されるＰ型差動対を備える第１差動増幅部と、
Ｎ型トランジスタにより形成されるＮ型差動対を備える第２差動増幅部と、
Ｐ型トランジスタにより形成される第１カレントミラー回路と、Ｎ型トランジスタにより形成される第２カレントミラー回路とを備え、前記第１差動増幅部および前記第２差動増幅部の出力に接続される中間段と、
前記中間段の出力を電力増幅する出力段と
を具備し、
前記第１差動増幅部は、前記Ｐ型差動対のソースと正側電源電圧との間に、並列に接続される第１電流源と第１容量とを備え、
前記第２差動増幅部は、前記Ｎ型差動対のソースと負側電源電圧との間に、並列に接続される第２電流源と第２容量とを備える
演算増幅回路。
【請求項２】
前記Ｐ型差動対のソースと前記第１容量との間に挿入される第１スイッチと、
前記Ｎ型差動対のソースと前記第２容量との間に挿入される第２スイッチと
をさらに備え、
前記第１スイッチと前記第２スイッチとは、前記第１差動増幅部および前記第２差動増幅部に入力される入力差動信号に同期して交互に回路を開閉する
請求項１に記載の演算増幅回路。
【請求項３】
前記第１スイッチと前記第２スイッチとは、前記入力差動信号の切り替え変化の所定時間前に回路の開閉を切り換える
請求項２に記載の演算増幅回路。
【請求項４】
前記中間段は、浮遊電流源を備え、前記第１差動増幅部および前記第２差動増幅部から出力される出力電流信号を電圧信号に変換して前記出力段に出力するＲａｉｌ−ｔｏ−Ｒａｉｌフォールデッドカスコード型増幅回路を形成する
請求項１から請求項３のいずれかに記載の演算増幅回路。
【請求項５】
前記第１容量は複数の第１分割容量に分割され、前記第２容量は複数の第２分割容量に分割され、
前記Ｐ型差動対のソースと前記複数の第１分割容量のそれぞれとの間に挿入される複数の第１分割スイッチと、
前記Ｎ型差動対のソースと前記複数の第２分割容量のそれぞれとの間に挿入される複数の第２分割スイッチと、
前記複数の第１分割スイッチおよび前記複数の第２分割スイッチの開閉を制御する設定回路と
をさらに備え、
前記設定回路は、前記複数の第１分割スイッチおよび前記複数の第２分割スイッチのうちの指定される指定第１分割スイッチおよび指定第２分割スイッチを前記入力差動信号に同期して交互に開閉する
請求項２または請求項３に記載の演算増幅回路。
【請求項６】
前記設定回路は、前記指定第１分割スイッチおよび指定第２分割スイッチを記憶する記憶素子を備え、前記記憶素子の設定状態に基づいて、前記指定第１分割スイッチおよび指定第２分割スイッチを前記入力差動信号の切り替え変化の所定時間前に回路の開閉を切り換え、前記複数の第１分割スイッチおよび前記複数の第２分割スイッチのうちの他のスイッチを開放する
請求項５に記載の演算増幅回路。
【請求項７】
前記複数の第１分割容量の容量値はそれぞれ異なり、
前記複数の第２分割容量の容量値はそれぞれ異なる
請求項５または請求項６に記載の演算増幅回路。
【請求項８】
Ｐ型差動対を形成する第１および第２Ｐ型トランジスタと、
前記第１および第２Ｐ型トランジスタの共通接続されるソースと正側電源電圧との間に接続される第１定電流源と、
直列に接続される第１スイッチおよび第１容量と、前記第１スイッチおよび第１容量は前記第１定電流源と並列に接続され、
Ｎ型差動対を形成する第１および第２Ｎ型トランジスタと、前記第１Ｐ型トランジスタのゲートと前記第１Ｎ型トランジスタのゲートは反転入力ノードに接続され、前記第２Ｐ型トランジスタのゲートと前記第２Ｎ型トランジスタのゲートは非反転入力ノードに接続され、
前記第１および第２Ｎ型トランジスタの共通接続されるソースと負側電源電圧との間に接続される第２定電流源と、
直列に接続される第２スイッチおよび第２容量と、前記第２スイッチおよび第２容量は前記第２定電流源と並列に接続され、
前記Ｎ型差動対から出力される出力電流信号を電圧信号に変換するカスコード構成の第１カレントミラー回路と、
前記Ｐ型差動対から出力される出力電流信号を電圧信号に変換するカスコード構成の第２カレントミラー回路と、
前記第１カレントミラー回路と前記第２カレントミラー回路との間に接続され、浮遊電流源として電流を供給する第３および第４定電流源と、
正側電源電圧と負側電源電圧との間に直列に接続される出力Ｐ型トランジスタおよび出力Ｎ型トランジスタと、前記出力Ｐ型トランジスタと前記出力Ｎ型トランジスタとの接続ノードを出力ノードとして、前記出力ノードと前記第１カレントミラー回路との間に挿入される第１位相補償容量と、前記出力ノードと前記第２カレントミラー回路との間に挿入される第２位相補償容量とを備える出力部と
を具備する
演算増幅回路。
【請求項９】
請求項１から請求項８のいずれかに記載の演算増幅回路をボルテージフォロワ接続するバッファ回路と、
入力信号に基づいて階調電圧を生成して前記バッファ回路に出力する階調電圧生成回路と
を具備する
液晶ドライバ回路。
【請求項１０】
請求項２、請求項３、請求項５乃至請求項８のいずれかに記載の演算増幅回路と、
前記第１スイッチおよび前記第２スイッチに回路の開閉を指示する制御信号を生成して前記演算増幅回路に供給する制御回路と
を具備する
液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１３４９４７（Ｐ２０１２−１３４９４７Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１１−２１７０４０（Ｐ２０１１−２１７０４０）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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