適応型バイアシングを用いた高スイング演算増幅器出力段
【課題】加工コストを増大させず、適応型バイアシング出力段を用いた高スイング演算増幅器を提供する。
【解決手段】出力段123は、VDDAノードと出力ノードとの間のプルアップ電流経路内において直列に結合された2つのトランジスタ(スイッチングトランジスタT3及びバイアシングトランジスタT4)を含み、前記出力ノードと接地ノードとの間のプルダウン電流経路内において直列に結合された2つのトランジスタ(スイッチングトランジスタT1及びバイアシングトランジスタT2)も含む。前記バイアシングトランジスタT4,T2を提供することは、前記トランジスタT3,T4において低下される最大電圧を低減させ、それによって前記トランジスタT1〜T4がVDDAよりも低い破壊電圧を有するのを可能にする。
【解決手段】出力段123は、VDDAノードと出力ノードとの間のプルアップ電流経路内において直列に結合された2つのトランジスタ(スイッチングトランジスタT3及びバイアシングトランジスタT4)を含み、前記出力ノードと接地ノードとの間のプルダウン電流経路内において直列に結合された2つのトランジスタ(スイッチングトランジスタT1及びバイアシングトランジスタT2)も含む。前記バイアシングトランジスタT4,T2を提供することは、前記トランジスタT3,T4において低下される最大電圧を低減させ、それによって前記トランジスタT1〜T4がVDDAよりも低い破壊電圧を有するのを可能にする。
【発明の詳細な説明】
【技術分野】
【0001】
開示される実施形態は、演算増幅器 に関するものである。開示される実施形態は、より具体的には、アナログ/混合信号集積回路におけるレールツーレール動作に適する演算増幅器に関するものである。
【背景技術】
【0002】
図1(先行技術)は、混合信号集積回路1の略図である。混合信号集積回路1は、デジタル論理部2と、アナログ回路部3と、を含む。アナログ回路は、例えば、そのアナログ信号が、デジタル論理部2内のデジタル信号のスイングよりも大きい電圧範囲にわたってスイングする回路を含むことができる。
【0003】
図2(先行技術)は、部分2内の代表的な相補型論理デジタルインバータ4の回路図である。インバータ4は、薄ゲート絶縁体Pチャネルトランジスタ5と、薄ゲート絶縁体Nチャネルトランジスタ6と、を含む。これらの薄ゲート絶縁体トランジスタは、集積回路1上の大部分のトランジスタを成す標準的な論理トランジスタであるため、“基本デバイス”と呼ばれることがある。示される例においては、部分2内のデジタル論理は、ここにおいてはVDDと呼ばれるデジタル論理電源電圧から動作する。この例における電源電圧VDDは、約1.0ボルト乃至1.3ボルトの範囲である。薄ゲート絶縁体トランジスタは、約2.0ボルトのドレインソース間及びゲートソース間破壊電圧を有するか又は2.0ボルト以下のドレインソース間電圧(Vds)及びゲートソース間電圧(Vgs)で動作するように指定される。電源電圧VDDは、2.0ボルト未満であるため、図2の回路等の相補型論理回路は、条件を満たした状態で動作し、論理トランジスタの過ストレスに起因する信頼性問題を被らない。
【0004】
しかしながら、混合信号集積回路1の回路は、部分3におけるアナログ回路も含む。アナログ回路は、例えば、デジタル論理を集積回路1外のその他の回路にインタフェースさせるための入力/出力(I/O)回路を含むことができる。該アナログ回路は、典型的には、より高い電源電圧から動作する。より高い電源電圧は、ここではアナログ電源電圧VDDAと呼ばれる。
【0005】
図3(先行技術)は、ここでは“レールツーレール演算増幅器”7と呼ばれる該アナログ回路の例である。レールツーレール増幅器7のこの用途例においては、シングルエンドデジタル入力信号VINが非反転差動入力リード8上に供給される。デジタル信号は、ほぼ接地電位からデジタル論理電源電圧VDDまでの(この例においては、接地電位から1.3ボルトまでの)電圧スイングを有する。ダッシュ線16は、負のフィードバックループを表す。出力リード9上の出力信号VOUTは、ほぼ接地電位からアナログ電源電圧VDDAまでの(この例においては、接地電位から2.6ボルトまでの)電圧スイングを有する。演算増幅器7は、差動入力段10と、出力段11と、を含む。差動入力段10は、差動入力回路12と、クラスAB制御回路13と、を含む。
【0006】
図4(先行技術)は、図3の演算増幅器7の出力段11をより詳細に示す。出力段11は、Pチャネルトランジスタ14と、Nチャネルトランジスタ15と、を含む。出力リード9における出力信号VOUTの電圧は、接地電位から2.7ボルトまでの範囲にわたることが可能であるため、2.0ボルトの破壊電圧定格を有するトランジスタ14及び15に関して基本薄ゲート絶縁体デバイスを用いることは、これらのデバイスを過度のストレスにさらすことになる。トランジスタ14及び15は、基本デバイスが約2.0ボルトの定格ドレインソース間破壊電圧(Vdsbd)を有するときに、2.7ボルトのドレインソース間電圧(Vds)を受ける可能性がある。従って、トランジスタ14及び15は、より高い破壊電圧を有する厚ゲート絶縁体トランジスタであるように製造される。一例においては、厚ゲート絶縁体トランジスタは、約3.0ボルトのVdsbd破壊電圧を有する。従って、これらは、出力リード9においてより高いアナログ電源電圧VDDA範囲信号によってかけられるストレスに耐えることができる。
【0007】
図1乃至4の回路は、良好に機能する。残念なことに、2つの異なるゲート絶縁体厚をトランジスタに備えることは、混合信号集積回路1を製造する加工コストを増大させる。厚ゲート絶縁体出力段トランジスタ14及び15を製造することは、一般的には、追加のリソグラフィマスクを用いることを要求し、さらに、複数の追加の半導体製造加工ステップを実行することを要求する。この追加の複雑さに起因して、混合信号集積回路1製造コストは、厚酸化物出力段トランジスタを提供しなければならないことに起因して5%以上も増大する可能性がある。
【発明の概要】
【0008】
演算増幅器の出力段は、アナログ電源電圧VDDAノードと出力ノードとの間のプルアップ電流経路において直列に結合された2つのトランジスタ(スイッチングトランジスタ及びバイアシングトランジスタ)を含む。前記VDDAノードは、VDD供給レールと呼ばれることもある。前記出力段は、前記出力ノードと接地GNDノードとの間のプルダウン電流経路において直列に結合された2つのトランジスタ(スイッチングトランジスタ及びバイアシングトランジスタ)も含む。前記接地GNDノードは、GNDレールと呼ばれることもある。スイッチングトランジスタは、演算増幅器の先行する差動入力段におけるクラスAB制御回路によって制御される。
【0009】
前記出力段のプルアップ及びプルダウン電流経路において前記バイアシングトランジスタを提供することは、前記スイッチングトランジスタ間において低下される最大電圧を低減させ、それによってバイアシングトランジスタ及びスイッチングトランジスタが電源電圧VDDAの大きさよりも低い定格破壊電圧を有するのを可能にする。一例においては、前記出力段のすべてのスイッチングトランジスタ及びバイアシングトランジスタは、同じゲート絶縁体厚を有し及び同じ近似のドレインソース間破壊電圧(Vdsbd)及び同じ近似のゲートソース間破壊電圧(Vgsbd)を有する基本電界効果トランジスタデバイスである。固定されたゲート電圧でバイアシングトランジスタをバイアシングするのではなく、前記出力段内の前記斬新な適応型バイアシング回路が、前記出力ノード上の出力信号VOUTの大きさに少なくとも部分的に基づいてバイアシングトランジスタのゲート電圧を調整する。前記バイアシングトランジスタ及びスイッチングトランジスタは、演算増幅器が高い電圧利得を有するようにそれぞれの飽和領域内において維持される。
【0010】
1つの具体的実施形態においては、適応型バイアシングは次のように機能する。例えば、出力信号VOUTが第1の電圧範囲(例えば、VDDAの1/3よりも低い低電圧範囲)内にある場合は、前記プルダウン電流経路内の前記Nチャネルバイアシングトランジスタにおけるゲート電圧は、第1のバイアス電圧であるように設定される。前記第1のバイアス電圧は、前記プルダウン電流経路内の前記スイッチングトランジスタ及びバイアシングトランジスタが前記出力ノードを前記GND電圧レール上における接地電圧の方にプルすることができるようにGNDレール電圧に近く、それにより前記出力電圧VOUTが電圧スイングして前記GNDレールの電圧に近づくのを容易にする。しかしながら、VOUTが第2の電圧範囲(例えば、VDDAの1/3よりも高い電圧範囲)内にある場合は、前記プルダウン電流経路内の前記バイアシングトランジスタにおける前記ゲート電圧は、第2のバイアス電圧であるように設定される。前記第2のバイアス電圧は、前記GNDレール上におけるGND電位からより遠い。この方法により前記バイアシングトランジスタのゲート上の電圧を増大させることは、前記プルダウン電流経路内の前記スイッチングトランジスタ及びバイアシングトランジスタに対する電圧ストレスを低減させる。前記プルアップ電流経路内の前記Pチャネルバイアシングトランジスタは、前記プルダウン電流経路内のNチャネルバイアシングトランジスタをバイアシングする方法を補完する形で適応型バイアシング回路によってバイアシングされる。従って、前記Pチャネルバイアシングトランジスタのゲートは、前記出力信号VOUTの大きさに依存して2つのバイアシング電圧のうちの1つでバイアシングされる。前記出力信号VOUTの大きさが増大及び低下するのに応じて前記バイアシングトランジスタをバイアシングする前記ゲート電圧を調整することは、前記出力信号VOUTに歪みを導入する。しかしながら、演算増幅器の全体的歪みは、多くの演算増幅器の用途に関しては受け入れ可能である。
【0011】
上記は概要であり、必要上、詳細の単純化、一般化及び省略を含む。従って、前記概要は例示のみを目的とするものでありいずれの形でも制限することを意図しないことを当業者は理解するであろう。請求項のみによって定義され、ここにおいて説明されるデバイス及び/又はプロセスのその他の側面、発明上の特徴、及び利点は、ここにおいて示される非制限的な発明を実施するための形態において明らかになるであろう。
【図面の簡単な説明】
【0012】
【図1】(先行技術)厚ゲート絶縁体トランジスタ及び薄ゲート絶縁体トランジスタの両方を含む混合信号集積回路の略図である。
【図2】(先行技術)図1の混合信号集積回路のデジタル部内に配置されたデジタルインバータの略図である。
【図3】(先行技術)図1の混合信号集積回路のアナログ部内に配置されたレールツーレール演算増幅器の略図である。
【図4】(先行技術)図3のレールツーレール演算増幅器の出力段の略図である。
【図5】1つの斬新な側面による斬新な演算増幅器の1つの典型的用途の略図である。
【図6】図5の混合信号集積回路における電力制御ループ回路の略図である。電力制御ループは、斬新な演算増幅器を含む。
【図7】図6の電力制御ループの一部である斬新な演算増幅器のブロック図である。
【図8】図7の斬新な演算増幅器のより詳細な回路図である。
【図9】図8の斬新な演算増幅器の略図である。該略図は、演算増幅器の斬新な出力段を拡大して示す。
【図10】3つの異なる動作状態下での図9の出力段内の様々なノードにおける電圧を示す表である。図9において示される出力段の動作は、対応する本文においてVOUT電圧範囲及び特定のノード電圧と関連づけて説明されるが、回路の動作の説明は、例示及び教示することを目的として単純化されていることが理解されるべきである。特定のタイプのトランジスタ及び回路構成要素を使用時におけるより正確な回路動作に関しては、回路シミュレータ(例えば、SPICE)及び正確なデバイスモデルを用いて実際の回路をシミュレーションすべきである。
【図11】図9の出力段内における適応型バイアスフィードバックループのループ利得を示す表である。バイアシングトランジスタT4のゲートにおけるバイアス電圧を制御する第1のフィードバックループが存在し、及び、バイアシングトランジスタT2のゲートにおけるバイアス電圧を制御する第2のフィードバックループが存在する。
【図12】図9の斬新な演算増幅器によって導入される信号歪みを示す表である。
【図13】1つの斬新な側面による方法のフローチャートである。
【発明を実施するための形態】
【0013】
図5は、1つの斬新な側面による携帯電話システム101における斬新な演算増幅器100の1つの典型的用途の単純化された回路図である。携帯電話システム101は、(示されていないその他の部品の中で)混合信号集積回路102と、個別電力増幅器集積回路103と、ディプレクサ104と、SAWフィルタ105と、アンテナ106と、を含む。混合信号集積回路102は、デジタル論理部107と、アナログ回路部108と、を含む。アナログ回路部108は、受信機チェーン回路109と、送信機チェーン回路110と、電力制御ループ(PCL)111と、を含む。斬新な演算増幅器100は、PCL111の一部である。携帯電話において受信される情報は、アンテナ106において受信され、ディプレクサ104を通り、SAWフィルタ105を通り、端子112を通り、アナログ回路部108の受信機チェーン109部に入る。携帯電話から送信される情報は、送信機チェーン110から、端子113を通り、電力増幅器103を通り、ディプレクサ104を通り、アンテナ106から送信される。電力増幅器103の利得は、端子118を介して混合信号集積回路から出力される電圧制御利得(VCG)信号によってPCL111によって制御される。
【0014】
デジタル論理部107は、ここでは電源電圧VDDと呼ばれるデジタル論理電源電圧から動作する。アナログ回路部108は、ここでは電源電圧VDDAと呼ばれるアナログ電源電圧から動作する。電源電圧VDDAは、デジタル論理電源電圧VDDよりも大きい。この例においては、デジタル電源電圧VDDは、約1.0ボルト乃至1.3ボルトの範囲である。アナログ電源電圧VDDAは、約2.5ボルト乃至2.7ボルトの範囲であり、2.6ボルトの公称値を有する。アナログ回路部108において処理されるアナログ信号の電圧スイングは、大きさの点でVDDを上回るが、部分107及び108のすべての電界効果トランジスタは、同じ相対的に薄いゲート絶縁体厚さを有する基本デバイスである。この例におけるこれらの基本デバイスのドレインソース間破壊電圧(Vdsbd)は、2.0ボルトである。同様に、これらの基本デバイスのゲートソース間破壊電圧(Vgsbd)は、2.0ボルトである。ここにおける“破壊”という用語は、基本デバイスが破壊電圧にさらされた場合に必ず直ちに故障することを意味するものではなく、破壊電圧という用語は、信頼性に関する評価基準である。一例においては、破壊電圧は、トランジスタが規定された動作期間(例えば10年)にわたって破壊電圧においてストレスがかけられた状態で稼働された場合に基本デバイスに動作パラメータ(例えばしきい電圧)を10%シフトさせることになる最低電圧である。
【0015】
図6は、図5のPCL111をさらに詳細に示す略図である。デジタルエンベロープデータ114は、デジタル部107において生じ、デジタルアナログ変換器(DAC)115によってアナログ信号に変換される。その結果得られたアナログ信号は、エンベロープ増幅器116を通ってデジタル信号VDACが生成される。信号VDACは、電力制御ブロック117に供給される。エンベロープ増幅器116は、負のフィードバックループを含むように構成される斬新な演算増幅器110を含む。電力制御ブロック117は、アンテナ106においてRF信号の強度を示す信号を受信し、その信号及びエンベロープ増幅器116からのデジタル信号VDACに基づき、電圧制御利得信号(VCG)を端子118から出力する。VCG信号は、電力増幅器103の利得を制御する。
【0016】
図7は、図6の斬新な演算増幅器110のブロック図である。演算増幅器110は、非反転差動入力ノード及びリード119と、反転差動入力ノード及びリード120と、出力ノード及びリード121と、差動入力段122と、出力段123と、を含む。差動入力段122は、差動入力回路124と、クラスAB制御回路125と、を含む。演算増幅器110は、示されるようにアナログ電源電圧VDDAから電力が供給される。
【0017】
図8は、図7の演算増幅器110のより詳細な図である。出力段123は、2つのスイッチング電界効果トランジスタT1及びT3と、2つの追加の斬新なバイアシング電界効果トランジスタT2及びT4と、斬新な適応型バイアシング回路126と、を含む。最上行のトランジスタ及び最下行のトランジスタは、高及び低スリープ信号HLSL及びLLSLBによってそれぞれ制御される。信号LLSLBは、アクティブローである。一実施形態においては、スイッチングトランジスタ及びバイアシングトランジスタは、実質上同一のサイズ及び同一の構造である。
【0018】
図9は、トランジスタレベルにおける出力段123を示す単純化されたブロック図である。図3及び4の先行技術出力段11においては、出力ノード9から接地ノードまでのプルダウン電流経路内には単一のNチャネルプルダウントランジスタ15が存在し、VDDA電源電圧ノードから出力ノード9までのプルアップ電流経路内には単一のPチャネルプルアップトランジスタ14が存在する一方で、図9の斬新な回路内においては2つの追加のバイアシングトランジスタT2及びT4が提供される。NチャネルバイアシングトランジスタT2は、出力ノードN7と接地ノードN11との間のプルダウン電流経路内に配置され、このため、プルダウン電流は、出力ノードN7から、追加されたバイアシングトランジスタT2を通り、スイッチングトランジスタT1を通り、接地ノードN11まで直列で流れる。同様に、PチャネルバイアシングトランジスタT4は、VDDA供給ノードN10と出力ノードN7との間のプルアップ電流経路内に配置され、このため、プルアップ電流は、VDDA供給ノードN10から、スイッチングトランジスタT3を通り、追加されたバイアシングトランジスタT4を通り、出力ノードN7まで流れる。バイアシングトランジスタT2及びT4を提供することは、出力ノードN7における大きなアナログ信号電圧スイングに起因する相対的に大きくなる可能性がある電圧を1つだけでなく2つの直列接続トランジスタにおいて低下させるのを可能にする。2つのトランジスタにおいて大電圧を低下させることによって、各々のトランジスタにおける最大の電圧低下は、両方のトランジスタがアナログ信号電圧スイングよりも小さい定格Vdsbd及びVgsbd破壊電圧を有する基本デバイスであるようにすることができるような十分に小さいものにされる。出力段123のすべてのトランジスタが同じゲート絶縁体厚さを有するようにすることができるため、2つの異なるゲート絶縁体厚さをトランジスタに備えなければならないことに関連する半導体加工コストが回避される。集積回路102は、標準的なデジタル相補型論理(相補型金属酸化膜半導体又はCMOSと呼ばれることもある)半導体製造プロセスを用いて製造される。上述されるように、一実施形態においては、混合信号集積回路102内のすべてのNチャネル及びPチャネル電界効果トランジスタは、同じ基本タイプであり、同じゲート絶縁体厚さを有する。
【0019】
バイアシングトランジスタのゲートを固定されたバイアス電圧で駆動させるのではなく、適応型バイアシング回路126は、バイアシングトランジスタにおける電圧過ストレスを防止し及び出力ノードN7におけるレールツーレール出力電圧スイングを容易にするようにバイアシングトランジスタT3及びT4のゲートにおけるバイアス電圧を調整する。例えば、出力ノードN7における出力信号VOUTが、バイアシングトランジスタにおいて大きな電圧が低下されるような出力信号である場合は、バイアシングトランジスタのゲートにおけるバイアシング電圧は、バイアシングトランジスタにおけるドレインソース間電圧(Vds)及びゲートソース間電圧(Vgs)が低下されて定格Vdsbd及びVgsbd破壊電圧よりも小さくなるように設定される。しかしながら、出力信号VOUTが、例えばバイアシングトランジスタが出力ノードN7における電圧を電源電圧レールまでプル中であるときにバイアシングトランジスタにおける電圧低下が最小化されるような出力信号である場合は、バイアシングトランジスタのゲートにおけるバイアシング電圧は、レール上における電圧により近く設定される。バイアシングトランジスタのゲートにおけるバイアシング電圧をレール上における電圧により近く設定することは、バイアシングトランジスタ及びその関連づけられたスイッチングトランジスタが出力ノードN7における電圧をレール電圧により近くなるようにプルするのを可能にし、それによって大きさが実質的にレールツーレールである出力信号スイングを容易にする。
【0020】
演算増幅器110の動作が、以下において図9及び10と関連させてさらに詳細に説明される。差動入力段122は、非反転差動入力ノード119において電圧信号INPを受信し、反転差動入力ノード120において電圧信号INNを受信する。差動入力段122は、INPとINNとの間の電圧差に利得を乗じてその結果を信号VIN1としてノード127に出力する。その結果は、信号VIN2としてノード128にも出力される。2つの信号VIN1及びVIN2は、互いに関して電圧オフセットを有するが、VIN1が増大する場合はVIN2も増大するように互いに追跡する。VIN1が減少した場合は、VIN2も減少する。電圧オフセットは、クラスAB制御回路125によって制御され、従って、2つの信号VIN1及びVIN2が出力段123のスイッチングトランジスタT3及びT1に供給されるときには、出力段123はクラスAB増幅器として動作する。
【0021】
出力段123の動作が以下において3つの異なる動作状態に基づいて説明される。第1の動作状態においては、信号VIN1及びVIN2は相対的に高い電圧を有し、ノードN7における出力信号VOUTの電圧は、第1の電圧範囲内において低い。この例においては、第1の電圧範囲は、接地電位から電源電圧VDDAの約1/3までの範囲である。第2の動作状態においては、信号VIN1及びVIN2は中間範囲の電圧を有し、出力信号VOUTの電圧は、第2の電圧範囲内にある。第2の電圧範囲は、電源電圧VDDAの約1/3から電源電圧VDDAの約2/3までの範囲である。第3の動作状態においては、信号VIN1及びVIN2は、相対的に低い電圧を有し、出力信号VOUTの電圧は、第3の電圧範囲内において高い。第3の電圧範囲は、電源電圧VDDAの約2/3から電源電圧VDDAまでの範囲である。
【0022】
図10は、これらの3つの動作状態のうちの各々における出力段123の様々なノードにおける電圧を示す表である。例えば、左から2つ目の列は、第1の動作状態における回路動作を示す。その右隣の列は、第2の動作状態における回路動作を示す。右端の列は、第3の動作状態における回路動作を示す。図10が示すように、現在説明される例においては、電源電圧VDDAは、2.6ボルトの公称値を有する。
【0023】
第1のVOUT範囲内における動作:適応型バイアシング回路126は、2つの電圧分割器回路を含む。第1の電圧分割器回路は、一列の3つのダイオード接続Nチャネル電界効果トランジスタT5、T6及びT7である。3つのダイオード接続トランジスタT5、T6及びT7は、VDDA電源電圧ノードN10と接地電位ノードN11との間で直列に接続される。第1の電圧分割器回路を通じて電流が流れているときで関連づけられたバイアス調整トランジスタT8が非伝導性であるときには、ノードN3における電圧はVDDAの約1/3であり、ノードN8における電圧は、VDDAの約2/3である。
【0024】
第2の電圧分割器回路は、同様の一列の3つのダイオード接続PチャネルトランジスタT9、T10及びT11である。第2の電圧分割器を通じてVDDA供給ノードN10から接地ノードN11まで電流が流れているときで関連づけられたバイアス調整トランジスタT12が非伝導性であるときには、ノードN9における電圧は、VDDAの約1/3であり、ノードN4における電圧は、VDDAの約2/3である。
【0025】
第1のVOUT範囲においては、電圧VOUTは、電源電圧VDDAの1/3未満である。この電圧VOUTは、NチャネルトランジスタT8のゲート上に存在する。従って、トランジスタT8におけるゲートソース間電圧はそのしきい電圧よりも低く、トランジスタT8は非伝導性である。従って、ノード3における電圧は、第1の電圧分割器の動作に起因して電源電圧VDDAの約1/3である。VDDAの1/3の電圧が、適応型バイアシング回路126によってバイアシングトランジスタT2のゲート上において供給される。従って、バイアシングトランジスタT2は、伝導性である。図10の表によって示されるように、ノードN2におけるバイアシングトランジスタT2のソースにおける電圧は、トランジスタT2のゲートに存在する1/3のVDDA電圧よりも小さいゲートソース間電圧低下(Vgs)である。図10の表によって示されるように、Vgs電圧低下は、NチャネルトランジスタT2のしきい電圧(Vt)及びデルタ量にほぼ等しく、ここで、デルタ量は、100ミリボルト乃至300ミリボルトの範囲内である。しきい電圧はプロセスに依存するが、この例においては300ミリボルト乃至800ミリボルトの範囲内である。バイアシングトランジスタT2におけるVgs低下が700ミリボルトである状況においては、ノードN2における電圧は、VDDAの1/3から700ミリボルトを減じた値である。従って、ノードN2における電圧は、約166ミリボルトである。トランジスタT1のゲートにおける相対的に高い電圧VIN2は、トランジスタT1を伝導性にする。従って、トランジスタT1及びT2は両方とも伝導性であり、出力ノードN7から、バイアシングトランジスタT2を通り、スイッチングトランジスタT1を通り、接地ノードN11までプルダウン電流経路が確立される。
【0026】
PチャネルバイアシングトランジスタT4、PチャネルスイッチングトランジスタT3及びPチャネルトランジスタT9乃至T11の第2の電圧分割器回路は、相補的に機能する。VOUTは、第1の電圧範囲内(VDDAの1/3未満)にあるため、バイアス調整トランジスタT12には大きいゲートソース間電圧が存在し、バイアス調整トランジスタT12は伝導性である。従って、バイアス調整トランジスタT12は、第2の電圧分割器回路のダイオード接続PチャネルトランジスタT10を有効に短絡させる。第2の電圧分割器を通る電流経路内には3つのダイオード接続トランジスタが存在するのではなく、2つのみが存在する。電流は、VDDAノードN10から、ダイオード接続トランジスタT9を通り、伝導性バイアス調整トランジスタT12を通り、ダイオード接続トランジスタT11を通り、接地ノードN11まで流れる。従って、ノードN4における電圧は、VDDAの約1/2である。ノードN5における電圧は、VDDAの1/2及びトランジスタT4におけるゲートソース間電圧低下(Vds)である。Vgsが700ミリボルトであると仮定すると、ノードN5における電圧は、約2.0ボルトである。信号VIN1の電圧は相対的に高いが、ノードN10から出力ノードN7までのPチャネルスイッチングトランジスタT3及びPチャネルバイアシングトランジスタT4を通るプルアップ電流経路は、出力ノードN7から接地ノードN11までのNチャネルトランジスタT1及びT2を通るプルダウン電流経路と比較して相対的に非伝導性である。従って、NチャネルトランジスタT1及びT2は、ノードN7における電圧をノードN11における接地電位までプルダウンする。ノードN3における電圧は約1/3のVDDAで低いため、NチャネルトランジスタT1及びT2は、出力ノードN7における電圧を接地ノードN11における電圧まで又はその近くまでプルダウンすることができる。接地ノードN11は、ここでは接地“レール”と呼ばれる。
【0027】
この第1のVOUT範囲においては、ノードN5における電圧は、上述されるように約2.0ボルトである。ノードN7における信号VOUTの電圧が最低のゼロボルトである場合は、バイアシングトランジスタT4におけるドレインソース間電圧Vgsは、定格の2.0ボルト破壊電圧である。
【0028】
第2のVOUT範囲における動作:第2のVOUT範囲においては、電圧VOUTは、VDDAの1/3よりも大きいが、VDDAの2/3よりも小さい。全電流が第1の電圧分割器の3つのすべてのダイオード接続トランジスタを通る場合は、ノードN3における電圧は、VDDAの約1/3である。VOUTはトランジスタT8のゲート上に供給されるため及びVOUTはVDDAの1/3よりも大きいがVDDAの2/3よりも小さいため、トランジスタT8上にはバイアス調整トランジスタT8を伝導性にする上で不適切なゲートソース間電圧(Vgs)が存在する。この例におけるトランジスタT8のしきい電圧は、約500ミリボルトである。バイアス調整トランジスタT8は非伝導性であるため、第1の電圧分割器におけるダイオード接続トランジスタT6は短絡されず、電流は、3つのすべてのダイオード接続トランジスタT5、T6及びT7を通じて流れ、ノードN3における電圧は、VDDAの約1/3である。
【0029】
第2の範囲内のVOUTは、第1の範囲内におけるときよりも高い。バイアス調整トランジスタT12のゲートにおける電圧VOUTは、もはや、トランジスタT12のゲートソース間電圧をそのしきい電圧よりも大きく維持することができるほど低くない。従って、トランジスタT12はもはや伝導性でない。従って、Pチャネル電圧分割器を通る電流の流れは、すべての3つのダイオード接続トランジスタT9、T10及びT11を通る。従って、ノードN4における電圧は、図10の表によって示されるようにVDDAの2/3である。従って、ノードN4における電圧は、第1のVOUT範囲内での動作と比較して引き上げられることがわかる。
【0030】
図10の表によって示されるように、この第2の電圧範囲におけるバイアシングトランジスタT12を通る最大ドレインソース間電圧は、約1/3のVDDA及びVgsである。上述されるように、この電圧は、この例においては約2.0ボルトある。同様に、この第2の電圧範囲におけるバイアストランジスタT4における最大ドレインソース電圧は、約1/3のVDDA及びVgsである。従って、バイアストランジスタT4における最大Vdsは、この例においては同じく約2.0ボルトである。従って、バイアシングトランジスタT2及びT4における最大Vdsは、2.0ボルトの定格Vdsbd破壊電圧内である。
【0031】
第3のVOUT範囲内における動作: 第3のVOUT範囲内においては、電圧VOUTは、VDDAの2/3よりも大きい。現在は、バイアス調整トランジスタT8のゲートにおける電圧は、トランジスタT8のしきい電圧を上回る十分な大きさである。従って、バイアス調整トランジスタT8は伝導性である。伝導性であるバイアス調整トランジスタT8は、Nチャネルの第1の電圧分割器の中央のダイオード接続トランジスタT6を有効に短絡させる。従って、第1の分割器を通る電流の流れは、VDDAノードN10から、ダイオード接続トランジスタT5を通り、伝導性バイアス調整トランジスタT8を通り、ダイオード接続トランジスタT7を通り、接地ノードN11に流れる。従って、ノードN3における電圧は、第1及び第2のVOUT範囲におけるVDDAの1/3と比較してVDDAの1/2に増大される。従って、ノードN2における電圧は、VDDAの1/2からトランジスタT12のゲートソース間電圧(Vgs)を減じた値である。トランジスタ12のVgsが700ミリアンペアである場合は、ノードN2における電圧は、約600ミリアンペアである。従って、ノードN2における電圧は、第1及び第2のVOUT範囲におけるノードN2の電圧と比較して増大されることがわかる。これは、バイアシングトランジスタT2において存在する可能性がある最大ドレインソース電圧(Vds)を約2.0ボルトに引き下げる。2.0ボルトの最大Vdsは、2.0ボルトの定格Vdsbd破壊電圧内である。
【0032】
第3のVOUT範囲における適応型バイアシング回路126のPチャネル部の動作は、第2のVOUT範囲における動作と同様である。VOUTの高電圧は非常に高いため、バイアス調整トランジスタT12は引き続き非伝導性である。従って、ダイオード接続トランジスタT10は、Pチャネル電圧分割器を通る電流経路内にとどまり、ノードN4における電圧は、図10の表において示されるように約2/3のVDDAである。バイアシングトランジスタT4のゲートにおける電圧は、このより高いバイアシング電圧(1/2のVDDAと比較して2/3のVDDA)であるため、バイアシングトランジスタT4及びスイッチングトランジスタT3は、出力ノードN7における電圧をプルアップしてVDDA“レール”電圧に近づけることができる。ここにおいて説明される例においては、ノードN5における電圧は、2/3のVDDA及びVgsである。Vgsが700ミリボルトである場合は、ノードN5における電圧は、約2.5ボルトである。
【0033】
出力VOUTスイング:VOUTの最小値及び最大値は、以下の方程式(1)及び(2)によって与えられる。
【数1】
【0034】
利得:演算増幅器110が高電圧利得Avを有するために、トランジスタT1、T2、T3、及びT4は、飽和状態を維持すべきである。RLを無視した場合、出力段123の電圧利得Avは、gm・Routputに比例する。出力ノードN7において現れる抵抗は、(1+gm・RDS)によってブーストされる。以下の方程式は、利得分析を要約したものである。
【数2】
【0035】
第1の動作状態においては、バイアス調整トランジスタT8はオフであり、ノードN3におけるバイアシング電圧は、1/3のVDDAである。この動作状態においては、N3におけるバイアス電圧は、スイッチングトランジスタT1及びバイアシングトランジスタT2を飽和状態に維持する上で十分に高いべきである。第2の動作状態においては、バイアシングトランジスタT8がオンにされ、第1の電圧分割器の中央のダイオード接続トランジスタT6を短絡させる。これは、ノードN3における電圧を増大させ、従ってノードN2における電圧も増大させる。第1の動作状態における動作と第2の動作状態における動作との間でのノードN2の電圧変動は、主に、バイアス調整トランジスタT8とダイオード接続トランジスタT6の比によって決定される。ダイオード接続トランジスタT5のサイズは、ノードN2における最大電圧を決定する。ダイオード接続トランジスタT7のサイズは、ノードN2における最小電圧を決定する。出力段のトランジスタは、動作状態が使用されるトランジスタに関する定格破壊電圧内にとどまるのを保証するサイズが設定される。第2の電圧分割器回路のPチャネルトランジスタT9−T11のサイズ決定に対しても同じサイズ決定上の考慮事項が当てはめられる。開示される適応型バイアシング技法は、実装が容易で、スケーラブルであり、電力効率が良い。
【0036】
図11は、図9の出力段123に抵抗RL及びキャパシタンスCLが負荷されたときにおける出力段123内の適応型バイアスフィードバックループの利得を示す表である。RLは1キロオームである。CLは、1ナノファラドである。図11の“NMOSループ利得”というラベルを有するループは、バイアス調整トランジスタT8のゲートから、バイアス調整トランジスタT8を通ってノードN3に延び、バイアス調整トランジスタT2を通ってノードN7に延びるフィードバックループを意味する。図11の“PMOSループ利得”というラベルを有するループは、バイアス調整トランジスタT12のゲートから、バイアス調整トランジスタT12を通ってノードN4に延び、及びバイアス調整トランジスタT4を通ってノードN7に延びるフィードバックループを意味する。適応型バイアシング回路126及びバイアシングトランジスタT2及びT4を含めることは、出力段123の利得を従来のクラスAB出力段設計の利得とわずかに異ならせることになるが、該利得は、高VOUTレベル及び低VOUTレベルの両方において十分に高い状態のままである。図11によって示されるように、ループ利得は常に1よりも小さい。従って、フィードバックループは発振しない。演算増幅器110は、2.6ボルトのVDDA電源電圧から動作されたときに少なくとも2.4ボルトの出力電圧スイングを有する。
【0037】
図12は、演算増幅器110内を通る正弦波信号内に導入される歪みを示す表である。図9の例においては、適応型バイアシング回路126は、バイアシングトランジスタT2及びT4の各々のゲート上のバイアス信号を、次の2つの個別バイアシング電圧、すなわち、電源電圧VDDAの1/3又は電源電圧VDDAの1/2、のうちの1つを有するように設定する。出力電圧VOUTが演算増幅器の入力部における常に変化する入力電圧VINに応答して変化するのに従い、適応型バイアシング回路126は、ノードN3及びN4におけるバイアシング電圧を1つの個別のバイアシング電圧から他の個別のバイアシング電圧に多少突然変化させる。バイアシング電圧のこのような突然の変化は、出力信号VOUTにおいて歪みを発生させる。図12の表は、斬新な適応型バイアシング回路126を含む演算増幅器110によって導入された歪みを、斬新な適応型バイアシング回路126を有さないその他においては同一の演算増幅器によって導入された歪みと比較する。歪みは、10kHz乃至1MHzの範囲の周波数の正弦波入力信号に関して示される。図12において示されるように、歪みの差は、4dB未満であり、演算増幅器の多くの用途に関しては無視することができる。例えば、信号歪みのこの4dBの増大は、図5乃至9に関係させて説明されていて演算増幅器110がデジタルアナログ変換器から出力された信号をバッファリングするための電圧フォロワ回路として機能している用途に関しては受け入れ可能である。差動入力段122は、約100(40dB)の開ループ電圧利得を有し、出力段123は、約1000(60dB)の開ループ電圧利得を有する。
【0038】
図13は、1つの斬新な側面による方法の単純化されたフローチャートである。演算増幅器の出力段におけるプルダウン電流経路ではNチャネルバイアシングトランジスタが用いられる(ステップ200)。プルダウン電流経路は、出力ノードから、Nチャネルバイアシングトランジスタを通り、Nチャネルスイッチングトランジスタを通り、接地ノードまで延びる。該方法の一例においては、Nチャネルバイアシングトランジスタは図9のトランジスタT2であり、Nチャネルスイッチングトランジスタは図9のトランジスタT1であり、出力ノードは、図9のノード7である。
【0039】
演算増幅器の出力段におけるプルアップ電流経路ではPチャネルバイアシングトランジスタが用いられる(ステップ201)。プルアップ電流経路は、出力ノードから、Pチャネルバイアシングトランジスタを通り、Pチャネルスイッチングトランジスタを通り、接地ノードまで延びる。該方法の一例においては、Pチャネルバイアシングトランジスタは、図9のトランジスタT4であり、Pチャネルスイッチングトランジスタは、図9のトランジスタT3であり、電源電圧ノードN10と接地ノードN11との間にはアナログ電源電圧VDDAが存在する。
【0040】
プルダウン電流経路内のNチャネルバイアシングトランジスタのゲートにおける電圧は、出力ノードにおける出力信号に基づいて調整される(ステップ202)。一例においては、電圧は、図9のノードN7における出力電圧VOUTが第1の予め決められた電圧よりも高いか又は低いかに依存して2つの個別バイアシング電圧のうちの1つに設定される。VOUTが第1の予め決められた電圧よりも小さい場合は、Nチャネルバイアシングトランジスタのゲートにおける電圧は、2つの個別バイアシング電圧のうちの小さい方の電圧(例えば、VDDAの1/3)に設定され、その他の場合は、ゲートにおける電圧は、2つの個別バイアシング電圧のうちの大きい方の電圧(例えば、VDDAの1/2)に設定される。
【0041】
プルアップ電流経路内のPチャネルバイアシングトランジスタのゲートにおける電圧は、出力信号に基づいて調整される(ステップ203)。一例においては、電圧は、図9のノードN7における出力電圧VOUTが第2の予め決められた電圧よりも高いか又は低いかに依存して2つの個別バイアシング電圧のうちの1つに設定される。VOUTが第2の予め決められた電圧よりも大きい場合は、Pチャネルバイアシングトランジスタのゲートにおける電圧は、2つの個別バイアシング電圧のうちの大きい方の電圧(例えば、VDDAの2/3)に設定され、その他の場合は、ゲートにおける電圧は、2つの個別バイアシング電圧のうちの小さい方の電圧(例えば、VDDAの1/2)に設定される。
【0042】
上記においては説明を目的として幾つかの特定の実施形態が説明されているが、この特許明細書の教示は一般的に適用可能であり、上述される特定の実施形態に限定されない。上記においては、電圧分割器技法及び回路は、出力信号VOUTに基づいてバイアシング電圧を調整する1つの方法として説明されるが、その他の技法及び回路も使用可能である。電圧分割器が用いられる場合は、一列のダイオード接続トランジスタを含む必要がない。適応型バイアシング回路126の電圧分割器は、例えば、複数列の抵抗器を含むことができる。プルダウン電流経路及びプルアップ電流経路は、出力段回路内に存在すると言われているが、演算増幅器が出力信号VOUTを供給レール電圧のうちの1つに駆動中には実際にはこれらの電流経路のうちの1つには電流が流れていないことがある。図9においてはスイッチングトランジスタT1及びT3のソースは電源電圧レール(VDDA及びGND)に直接接続されている状態が示されているが、これらのトランジスタのソースは、図8のより詳細な図において示されるようなその他のイネーブルトランジスタを通じてレールに結合させることができる。従って、説明される特定の実施形態の様々な特徴の様々な変更、適合化、及び組み合わせは、以下において示される請求項の適用範囲から逸脱せずに実践することができる。
【技術分野】
【0001】
開示される実施形態は、演算増幅器 に関するものである。開示される実施形態は、より具体的には、アナログ/混合信号集積回路におけるレールツーレール動作に適する演算増幅器に関するものである。
【背景技術】
【0002】
図1(先行技術)は、混合信号集積回路1の略図である。混合信号集積回路1は、デジタル論理部2と、アナログ回路部3と、を含む。アナログ回路は、例えば、そのアナログ信号が、デジタル論理部2内のデジタル信号のスイングよりも大きい電圧範囲にわたってスイングする回路を含むことができる。
【0003】
図2(先行技術)は、部分2内の代表的な相補型論理デジタルインバータ4の回路図である。インバータ4は、薄ゲート絶縁体Pチャネルトランジスタ5と、薄ゲート絶縁体Nチャネルトランジスタ6と、を含む。これらの薄ゲート絶縁体トランジスタは、集積回路1上の大部分のトランジスタを成す標準的な論理トランジスタであるため、“基本デバイス”と呼ばれることがある。示される例においては、部分2内のデジタル論理は、ここにおいてはVDDと呼ばれるデジタル論理電源電圧から動作する。この例における電源電圧VDDは、約1.0ボルト乃至1.3ボルトの範囲である。薄ゲート絶縁体トランジスタは、約2.0ボルトのドレインソース間及びゲートソース間破壊電圧を有するか又は2.0ボルト以下のドレインソース間電圧(Vds)及びゲートソース間電圧(Vgs)で動作するように指定される。電源電圧VDDは、2.0ボルト未満であるため、図2の回路等の相補型論理回路は、条件を満たした状態で動作し、論理トランジスタの過ストレスに起因する信頼性問題を被らない。
【0004】
しかしながら、混合信号集積回路1の回路は、部分3におけるアナログ回路も含む。アナログ回路は、例えば、デジタル論理を集積回路1外のその他の回路にインタフェースさせるための入力/出力(I/O)回路を含むことができる。該アナログ回路は、典型的には、より高い電源電圧から動作する。より高い電源電圧は、ここではアナログ電源電圧VDDAと呼ばれる。
【0005】
図3(先行技術)は、ここでは“レールツーレール演算増幅器”7と呼ばれる該アナログ回路の例である。レールツーレール増幅器7のこの用途例においては、シングルエンドデジタル入力信号VINが非反転差動入力リード8上に供給される。デジタル信号は、ほぼ接地電位からデジタル論理電源電圧VDDまでの(この例においては、接地電位から1.3ボルトまでの)電圧スイングを有する。ダッシュ線16は、負のフィードバックループを表す。出力リード9上の出力信号VOUTは、ほぼ接地電位からアナログ電源電圧VDDAまでの(この例においては、接地電位から2.6ボルトまでの)電圧スイングを有する。演算増幅器7は、差動入力段10と、出力段11と、を含む。差動入力段10は、差動入力回路12と、クラスAB制御回路13と、を含む。
【0006】
図4(先行技術)は、図3の演算増幅器7の出力段11をより詳細に示す。出力段11は、Pチャネルトランジスタ14と、Nチャネルトランジスタ15と、を含む。出力リード9における出力信号VOUTの電圧は、接地電位から2.7ボルトまでの範囲にわたることが可能であるため、2.0ボルトの破壊電圧定格を有するトランジスタ14及び15に関して基本薄ゲート絶縁体デバイスを用いることは、これらのデバイスを過度のストレスにさらすことになる。トランジスタ14及び15は、基本デバイスが約2.0ボルトの定格ドレインソース間破壊電圧(Vdsbd)を有するときに、2.7ボルトのドレインソース間電圧(Vds)を受ける可能性がある。従って、トランジスタ14及び15は、より高い破壊電圧を有する厚ゲート絶縁体トランジスタであるように製造される。一例においては、厚ゲート絶縁体トランジスタは、約3.0ボルトのVdsbd破壊電圧を有する。従って、これらは、出力リード9においてより高いアナログ電源電圧VDDA範囲信号によってかけられるストレスに耐えることができる。
【0007】
図1乃至4の回路は、良好に機能する。残念なことに、2つの異なるゲート絶縁体厚をトランジスタに備えることは、混合信号集積回路1を製造する加工コストを増大させる。厚ゲート絶縁体出力段トランジスタ14及び15を製造することは、一般的には、追加のリソグラフィマスクを用いることを要求し、さらに、複数の追加の半導体製造加工ステップを実行することを要求する。この追加の複雑さに起因して、混合信号集積回路1製造コストは、厚酸化物出力段トランジスタを提供しなければならないことに起因して5%以上も増大する可能性がある。
【発明の概要】
【0008】
演算増幅器の出力段は、アナログ電源電圧VDDAノードと出力ノードとの間のプルアップ電流経路において直列に結合された2つのトランジスタ(スイッチングトランジスタ及びバイアシングトランジスタ)を含む。前記VDDAノードは、VDD供給レールと呼ばれることもある。前記出力段は、前記出力ノードと接地GNDノードとの間のプルダウン電流経路において直列に結合された2つのトランジスタ(スイッチングトランジスタ及びバイアシングトランジスタ)も含む。前記接地GNDノードは、GNDレールと呼ばれることもある。スイッチングトランジスタは、演算増幅器の先行する差動入力段におけるクラスAB制御回路によって制御される。
【0009】
前記出力段のプルアップ及びプルダウン電流経路において前記バイアシングトランジスタを提供することは、前記スイッチングトランジスタ間において低下される最大電圧を低減させ、それによってバイアシングトランジスタ及びスイッチングトランジスタが電源電圧VDDAの大きさよりも低い定格破壊電圧を有するのを可能にする。一例においては、前記出力段のすべてのスイッチングトランジスタ及びバイアシングトランジスタは、同じゲート絶縁体厚を有し及び同じ近似のドレインソース間破壊電圧(Vdsbd)及び同じ近似のゲートソース間破壊電圧(Vgsbd)を有する基本電界効果トランジスタデバイスである。固定されたゲート電圧でバイアシングトランジスタをバイアシングするのではなく、前記出力段内の前記斬新な適応型バイアシング回路が、前記出力ノード上の出力信号VOUTの大きさに少なくとも部分的に基づいてバイアシングトランジスタのゲート電圧を調整する。前記バイアシングトランジスタ及びスイッチングトランジスタは、演算増幅器が高い電圧利得を有するようにそれぞれの飽和領域内において維持される。
【0010】
1つの具体的実施形態においては、適応型バイアシングは次のように機能する。例えば、出力信号VOUTが第1の電圧範囲(例えば、VDDAの1/3よりも低い低電圧範囲)内にある場合は、前記プルダウン電流経路内の前記Nチャネルバイアシングトランジスタにおけるゲート電圧は、第1のバイアス電圧であるように設定される。前記第1のバイアス電圧は、前記プルダウン電流経路内の前記スイッチングトランジスタ及びバイアシングトランジスタが前記出力ノードを前記GND電圧レール上における接地電圧の方にプルすることができるようにGNDレール電圧に近く、それにより前記出力電圧VOUTが電圧スイングして前記GNDレールの電圧に近づくのを容易にする。しかしながら、VOUTが第2の電圧範囲(例えば、VDDAの1/3よりも高い電圧範囲)内にある場合は、前記プルダウン電流経路内の前記バイアシングトランジスタにおける前記ゲート電圧は、第2のバイアス電圧であるように設定される。前記第2のバイアス電圧は、前記GNDレール上におけるGND電位からより遠い。この方法により前記バイアシングトランジスタのゲート上の電圧を増大させることは、前記プルダウン電流経路内の前記スイッチングトランジスタ及びバイアシングトランジスタに対する電圧ストレスを低減させる。前記プルアップ電流経路内の前記Pチャネルバイアシングトランジスタは、前記プルダウン電流経路内のNチャネルバイアシングトランジスタをバイアシングする方法を補完する形で適応型バイアシング回路によってバイアシングされる。従って、前記Pチャネルバイアシングトランジスタのゲートは、前記出力信号VOUTの大きさに依存して2つのバイアシング電圧のうちの1つでバイアシングされる。前記出力信号VOUTの大きさが増大及び低下するのに応じて前記バイアシングトランジスタをバイアシングする前記ゲート電圧を調整することは、前記出力信号VOUTに歪みを導入する。しかしながら、演算増幅器の全体的歪みは、多くの演算増幅器の用途に関しては受け入れ可能である。
【0011】
上記は概要であり、必要上、詳細の単純化、一般化及び省略を含む。従って、前記概要は例示のみを目的とするものでありいずれの形でも制限することを意図しないことを当業者は理解するであろう。請求項のみによって定義され、ここにおいて説明されるデバイス及び/又はプロセスのその他の側面、発明上の特徴、及び利点は、ここにおいて示される非制限的な発明を実施するための形態において明らかになるであろう。
【図面の簡単な説明】
【0012】
【図1】(先行技術)厚ゲート絶縁体トランジスタ及び薄ゲート絶縁体トランジスタの両方を含む混合信号集積回路の略図である。
【図2】(先行技術)図1の混合信号集積回路のデジタル部内に配置されたデジタルインバータの略図である。
【図3】(先行技術)図1の混合信号集積回路のアナログ部内に配置されたレールツーレール演算増幅器の略図である。
【図4】(先行技術)図3のレールツーレール演算増幅器の出力段の略図である。
【図5】1つの斬新な側面による斬新な演算増幅器の1つの典型的用途の略図である。
【図6】図5の混合信号集積回路における電力制御ループ回路の略図である。電力制御ループは、斬新な演算増幅器を含む。
【図7】図6の電力制御ループの一部である斬新な演算増幅器のブロック図である。
【図8】図7の斬新な演算増幅器のより詳細な回路図である。
【図9】図8の斬新な演算増幅器の略図である。該略図は、演算増幅器の斬新な出力段を拡大して示す。
【図10】3つの異なる動作状態下での図9の出力段内の様々なノードにおける電圧を示す表である。図9において示される出力段の動作は、対応する本文においてVOUT電圧範囲及び特定のノード電圧と関連づけて説明されるが、回路の動作の説明は、例示及び教示することを目的として単純化されていることが理解されるべきである。特定のタイプのトランジスタ及び回路構成要素を使用時におけるより正確な回路動作に関しては、回路シミュレータ(例えば、SPICE)及び正確なデバイスモデルを用いて実際の回路をシミュレーションすべきである。
【図11】図9の出力段内における適応型バイアスフィードバックループのループ利得を示す表である。バイアシングトランジスタT4のゲートにおけるバイアス電圧を制御する第1のフィードバックループが存在し、及び、バイアシングトランジスタT2のゲートにおけるバイアス電圧を制御する第2のフィードバックループが存在する。
【図12】図9の斬新な演算増幅器によって導入される信号歪みを示す表である。
【図13】1つの斬新な側面による方法のフローチャートである。
【発明を実施するための形態】
【0013】
図5は、1つの斬新な側面による携帯電話システム101における斬新な演算増幅器100の1つの典型的用途の単純化された回路図である。携帯電話システム101は、(示されていないその他の部品の中で)混合信号集積回路102と、個別電力増幅器集積回路103と、ディプレクサ104と、SAWフィルタ105と、アンテナ106と、を含む。混合信号集積回路102は、デジタル論理部107と、アナログ回路部108と、を含む。アナログ回路部108は、受信機チェーン回路109と、送信機チェーン回路110と、電力制御ループ(PCL)111と、を含む。斬新な演算増幅器100は、PCL111の一部である。携帯電話において受信される情報は、アンテナ106において受信され、ディプレクサ104を通り、SAWフィルタ105を通り、端子112を通り、アナログ回路部108の受信機チェーン109部に入る。携帯電話から送信される情報は、送信機チェーン110から、端子113を通り、電力増幅器103を通り、ディプレクサ104を通り、アンテナ106から送信される。電力増幅器103の利得は、端子118を介して混合信号集積回路から出力される電圧制御利得(VCG)信号によってPCL111によって制御される。
【0014】
デジタル論理部107は、ここでは電源電圧VDDと呼ばれるデジタル論理電源電圧から動作する。アナログ回路部108は、ここでは電源電圧VDDAと呼ばれるアナログ電源電圧から動作する。電源電圧VDDAは、デジタル論理電源電圧VDDよりも大きい。この例においては、デジタル電源電圧VDDは、約1.0ボルト乃至1.3ボルトの範囲である。アナログ電源電圧VDDAは、約2.5ボルト乃至2.7ボルトの範囲であり、2.6ボルトの公称値を有する。アナログ回路部108において処理されるアナログ信号の電圧スイングは、大きさの点でVDDを上回るが、部分107及び108のすべての電界効果トランジスタは、同じ相対的に薄いゲート絶縁体厚さを有する基本デバイスである。この例におけるこれらの基本デバイスのドレインソース間破壊電圧(Vdsbd)は、2.0ボルトである。同様に、これらの基本デバイスのゲートソース間破壊電圧(Vgsbd)は、2.0ボルトである。ここにおける“破壊”という用語は、基本デバイスが破壊電圧にさらされた場合に必ず直ちに故障することを意味するものではなく、破壊電圧という用語は、信頼性に関する評価基準である。一例においては、破壊電圧は、トランジスタが規定された動作期間(例えば10年)にわたって破壊電圧においてストレスがかけられた状態で稼働された場合に基本デバイスに動作パラメータ(例えばしきい電圧)を10%シフトさせることになる最低電圧である。
【0015】
図6は、図5のPCL111をさらに詳細に示す略図である。デジタルエンベロープデータ114は、デジタル部107において生じ、デジタルアナログ変換器(DAC)115によってアナログ信号に変換される。その結果得られたアナログ信号は、エンベロープ増幅器116を通ってデジタル信号VDACが生成される。信号VDACは、電力制御ブロック117に供給される。エンベロープ増幅器116は、負のフィードバックループを含むように構成される斬新な演算増幅器110を含む。電力制御ブロック117は、アンテナ106においてRF信号の強度を示す信号を受信し、その信号及びエンベロープ増幅器116からのデジタル信号VDACに基づき、電圧制御利得信号(VCG)を端子118から出力する。VCG信号は、電力増幅器103の利得を制御する。
【0016】
図7は、図6の斬新な演算増幅器110のブロック図である。演算増幅器110は、非反転差動入力ノード及びリード119と、反転差動入力ノード及びリード120と、出力ノード及びリード121と、差動入力段122と、出力段123と、を含む。差動入力段122は、差動入力回路124と、クラスAB制御回路125と、を含む。演算増幅器110は、示されるようにアナログ電源電圧VDDAから電力が供給される。
【0017】
図8は、図7の演算増幅器110のより詳細な図である。出力段123は、2つのスイッチング電界効果トランジスタT1及びT3と、2つの追加の斬新なバイアシング電界効果トランジスタT2及びT4と、斬新な適応型バイアシング回路126と、を含む。最上行のトランジスタ及び最下行のトランジスタは、高及び低スリープ信号HLSL及びLLSLBによってそれぞれ制御される。信号LLSLBは、アクティブローである。一実施形態においては、スイッチングトランジスタ及びバイアシングトランジスタは、実質上同一のサイズ及び同一の構造である。
【0018】
図9は、トランジスタレベルにおける出力段123を示す単純化されたブロック図である。図3及び4の先行技術出力段11においては、出力ノード9から接地ノードまでのプルダウン電流経路内には単一のNチャネルプルダウントランジスタ15が存在し、VDDA電源電圧ノードから出力ノード9までのプルアップ電流経路内には単一のPチャネルプルアップトランジスタ14が存在する一方で、図9の斬新な回路内においては2つの追加のバイアシングトランジスタT2及びT4が提供される。NチャネルバイアシングトランジスタT2は、出力ノードN7と接地ノードN11との間のプルダウン電流経路内に配置され、このため、プルダウン電流は、出力ノードN7から、追加されたバイアシングトランジスタT2を通り、スイッチングトランジスタT1を通り、接地ノードN11まで直列で流れる。同様に、PチャネルバイアシングトランジスタT4は、VDDA供給ノードN10と出力ノードN7との間のプルアップ電流経路内に配置され、このため、プルアップ電流は、VDDA供給ノードN10から、スイッチングトランジスタT3を通り、追加されたバイアシングトランジスタT4を通り、出力ノードN7まで流れる。バイアシングトランジスタT2及びT4を提供することは、出力ノードN7における大きなアナログ信号電圧スイングに起因する相対的に大きくなる可能性がある電圧を1つだけでなく2つの直列接続トランジスタにおいて低下させるのを可能にする。2つのトランジスタにおいて大電圧を低下させることによって、各々のトランジスタにおける最大の電圧低下は、両方のトランジスタがアナログ信号電圧スイングよりも小さい定格Vdsbd及びVgsbd破壊電圧を有する基本デバイスであるようにすることができるような十分に小さいものにされる。出力段123のすべてのトランジスタが同じゲート絶縁体厚さを有するようにすることができるため、2つの異なるゲート絶縁体厚さをトランジスタに備えなければならないことに関連する半導体加工コストが回避される。集積回路102は、標準的なデジタル相補型論理(相補型金属酸化膜半導体又はCMOSと呼ばれることもある)半導体製造プロセスを用いて製造される。上述されるように、一実施形態においては、混合信号集積回路102内のすべてのNチャネル及びPチャネル電界効果トランジスタは、同じ基本タイプであり、同じゲート絶縁体厚さを有する。
【0019】
バイアシングトランジスタのゲートを固定されたバイアス電圧で駆動させるのではなく、適応型バイアシング回路126は、バイアシングトランジスタにおける電圧過ストレスを防止し及び出力ノードN7におけるレールツーレール出力電圧スイングを容易にするようにバイアシングトランジスタT3及びT4のゲートにおけるバイアス電圧を調整する。例えば、出力ノードN7における出力信号VOUTが、バイアシングトランジスタにおいて大きな電圧が低下されるような出力信号である場合は、バイアシングトランジスタのゲートにおけるバイアシング電圧は、バイアシングトランジスタにおけるドレインソース間電圧(Vds)及びゲートソース間電圧(Vgs)が低下されて定格Vdsbd及びVgsbd破壊電圧よりも小さくなるように設定される。しかしながら、出力信号VOUTが、例えばバイアシングトランジスタが出力ノードN7における電圧を電源電圧レールまでプル中であるときにバイアシングトランジスタにおける電圧低下が最小化されるような出力信号である場合は、バイアシングトランジスタのゲートにおけるバイアシング電圧は、レール上における電圧により近く設定される。バイアシングトランジスタのゲートにおけるバイアシング電圧をレール上における電圧により近く設定することは、バイアシングトランジスタ及びその関連づけられたスイッチングトランジスタが出力ノードN7における電圧をレール電圧により近くなるようにプルするのを可能にし、それによって大きさが実質的にレールツーレールである出力信号スイングを容易にする。
【0020】
演算増幅器110の動作が、以下において図9及び10と関連させてさらに詳細に説明される。差動入力段122は、非反転差動入力ノード119において電圧信号INPを受信し、反転差動入力ノード120において電圧信号INNを受信する。差動入力段122は、INPとINNとの間の電圧差に利得を乗じてその結果を信号VIN1としてノード127に出力する。その結果は、信号VIN2としてノード128にも出力される。2つの信号VIN1及びVIN2は、互いに関して電圧オフセットを有するが、VIN1が増大する場合はVIN2も増大するように互いに追跡する。VIN1が減少した場合は、VIN2も減少する。電圧オフセットは、クラスAB制御回路125によって制御され、従って、2つの信号VIN1及びVIN2が出力段123のスイッチングトランジスタT3及びT1に供給されるときには、出力段123はクラスAB増幅器として動作する。
【0021】
出力段123の動作が以下において3つの異なる動作状態に基づいて説明される。第1の動作状態においては、信号VIN1及びVIN2は相対的に高い電圧を有し、ノードN7における出力信号VOUTの電圧は、第1の電圧範囲内において低い。この例においては、第1の電圧範囲は、接地電位から電源電圧VDDAの約1/3までの範囲である。第2の動作状態においては、信号VIN1及びVIN2は中間範囲の電圧を有し、出力信号VOUTの電圧は、第2の電圧範囲内にある。第2の電圧範囲は、電源電圧VDDAの約1/3から電源電圧VDDAの約2/3までの範囲である。第3の動作状態においては、信号VIN1及びVIN2は、相対的に低い電圧を有し、出力信号VOUTの電圧は、第3の電圧範囲内において高い。第3の電圧範囲は、電源電圧VDDAの約2/3から電源電圧VDDAまでの範囲である。
【0022】
図10は、これらの3つの動作状態のうちの各々における出力段123の様々なノードにおける電圧を示す表である。例えば、左から2つ目の列は、第1の動作状態における回路動作を示す。その右隣の列は、第2の動作状態における回路動作を示す。右端の列は、第3の動作状態における回路動作を示す。図10が示すように、現在説明される例においては、電源電圧VDDAは、2.6ボルトの公称値を有する。
【0023】
第1のVOUT範囲内における動作:適応型バイアシング回路126は、2つの電圧分割器回路を含む。第1の電圧分割器回路は、一列の3つのダイオード接続Nチャネル電界効果トランジスタT5、T6及びT7である。3つのダイオード接続トランジスタT5、T6及びT7は、VDDA電源電圧ノードN10と接地電位ノードN11との間で直列に接続される。第1の電圧分割器回路を通じて電流が流れているときで関連づけられたバイアス調整トランジスタT8が非伝導性であるときには、ノードN3における電圧はVDDAの約1/3であり、ノードN8における電圧は、VDDAの約2/3である。
【0024】
第2の電圧分割器回路は、同様の一列の3つのダイオード接続PチャネルトランジスタT9、T10及びT11である。第2の電圧分割器を通じてVDDA供給ノードN10から接地ノードN11まで電流が流れているときで関連づけられたバイアス調整トランジスタT12が非伝導性であるときには、ノードN9における電圧は、VDDAの約1/3であり、ノードN4における電圧は、VDDAの約2/3である。
【0025】
第1のVOUT範囲においては、電圧VOUTは、電源電圧VDDAの1/3未満である。この電圧VOUTは、NチャネルトランジスタT8のゲート上に存在する。従って、トランジスタT8におけるゲートソース間電圧はそのしきい電圧よりも低く、トランジスタT8は非伝導性である。従って、ノード3における電圧は、第1の電圧分割器の動作に起因して電源電圧VDDAの約1/3である。VDDAの1/3の電圧が、適応型バイアシング回路126によってバイアシングトランジスタT2のゲート上において供給される。従って、バイアシングトランジスタT2は、伝導性である。図10の表によって示されるように、ノードN2におけるバイアシングトランジスタT2のソースにおける電圧は、トランジスタT2のゲートに存在する1/3のVDDA電圧よりも小さいゲートソース間電圧低下(Vgs)である。図10の表によって示されるように、Vgs電圧低下は、NチャネルトランジスタT2のしきい電圧(Vt)及びデルタ量にほぼ等しく、ここで、デルタ量は、100ミリボルト乃至300ミリボルトの範囲内である。しきい電圧はプロセスに依存するが、この例においては300ミリボルト乃至800ミリボルトの範囲内である。バイアシングトランジスタT2におけるVgs低下が700ミリボルトである状況においては、ノードN2における電圧は、VDDAの1/3から700ミリボルトを減じた値である。従って、ノードN2における電圧は、約166ミリボルトである。トランジスタT1のゲートにおける相対的に高い電圧VIN2は、トランジスタT1を伝導性にする。従って、トランジスタT1及びT2は両方とも伝導性であり、出力ノードN7から、バイアシングトランジスタT2を通り、スイッチングトランジスタT1を通り、接地ノードN11までプルダウン電流経路が確立される。
【0026】
PチャネルバイアシングトランジスタT4、PチャネルスイッチングトランジスタT3及びPチャネルトランジスタT9乃至T11の第2の電圧分割器回路は、相補的に機能する。VOUTは、第1の電圧範囲内(VDDAの1/3未満)にあるため、バイアス調整トランジスタT12には大きいゲートソース間電圧が存在し、バイアス調整トランジスタT12は伝導性である。従って、バイアス調整トランジスタT12は、第2の電圧分割器回路のダイオード接続PチャネルトランジスタT10を有効に短絡させる。第2の電圧分割器を通る電流経路内には3つのダイオード接続トランジスタが存在するのではなく、2つのみが存在する。電流は、VDDAノードN10から、ダイオード接続トランジスタT9を通り、伝導性バイアス調整トランジスタT12を通り、ダイオード接続トランジスタT11を通り、接地ノードN11まで流れる。従って、ノードN4における電圧は、VDDAの約1/2である。ノードN5における電圧は、VDDAの1/2及びトランジスタT4におけるゲートソース間電圧低下(Vds)である。Vgsが700ミリボルトであると仮定すると、ノードN5における電圧は、約2.0ボルトである。信号VIN1の電圧は相対的に高いが、ノードN10から出力ノードN7までのPチャネルスイッチングトランジスタT3及びPチャネルバイアシングトランジスタT4を通るプルアップ電流経路は、出力ノードN7から接地ノードN11までのNチャネルトランジスタT1及びT2を通るプルダウン電流経路と比較して相対的に非伝導性である。従って、NチャネルトランジスタT1及びT2は、ノードN7における電圧をノードN11における接地電位までプルダウンする。ノードN3における電圧は約1/3のVDDAで低いため、NチャネルトランジスタT1及びT2は、出力ノードN7における電圧を接地ノードN11における電圧まで又はその近くまでプルダウンすることができる。接地ノードN11は、ここでは接地“レール”と呼ばれる。
【0027】
この第1のVOUT範囲においては、ノードN5における電圧は、上述されるように約2.0ボルトである。ノードN7における信号VOUTの電圧が最低のゼロボルトである場合は、バイアシングトランジスタT4におけるドレインソース間電圧Vgsは、定格の2.0ボルト破壊電圧である。
【0028】
第2のVOUT範囲における動作:第2のVOUT範囲においては、電圧VOUTは、VDDAの1/3よりも大きいが、VDDAの2/3よりも小さい。全電流が第1の電圧分割器の3つのすべてのダイオード接続トランジスタを通る場合は、ノードN3における電圧は、VDDAの約1/3である。VOUTはトランジスタT8のゲート上に供給されるため及びVOUTはVDDAの1/3よりも大きいがVDDAの2/3よりも小さいため、トランジスタT8上にはバイアス調整トランジスタT8を伝導性にする上で不適切なゲートソース間電圧(Vgs)が存在する。この例におけるトランジスタT8のしきい電圧は、約500ミリボルトである。バイアス調整トランジスタT8は非伝導性であるため、第1の電圧分割器におけるダイオード接続トランジスタT6は短絡されず、電流は、3つのすべてのダイオード接続トランジスタT5、T6及びT7を通じて流れ、ノードN3における電圧は、VDDAの約1/3である。
【0029】
第2の範囲内のVOUTは、第1の範囲内におけるときよりも高い。バイアス調整トランジスタT12のゲートにおける電圧VOUTは、もはや、トランジスタT12のゲートソース間電圧をそのしきい電圧よりも大きく維持することができるほど低くない。従って、トランジスタT12はもはや伝導性でない。従って、Pチャネル電圧分割器を通る電流の流れは、すべての3つのダイオード接続トランジスタT9、T10及びT11を通る。従って、ノードN4における電圧は、図10の表によって示されるようにVDDAの2/3である。従って、ノードN4における電圧は、第1のVOUT範囲内での動作と比較して引き上げられることがわかる。
【0030】
図10の表によって示されるように、この第2の電圧範囲におけるバイアシングトランジスタT12を通る最大ドレインソース間電圧は、約1/3のVDDA及びVgsである。上述されるように、この電圧は、この例においては約2.0ボルトある。同様に、この第2の電圧範囲におけるバイアストランジスタT4における最大ドレインソース電圧は、約1/3のVDDA及びVgsである。従って、バイアストランジスタT4における最大Vdsは、この例においては同じく約2.0ボルトである。従って、バイアシングトランジスタT2及びT4における最大Vdsは、2.0ボルトの定格Vdsbd破壊電圧内である。
【0031】
第3のVOUT範囲内における動作: 第3のVOUT範囲内においては、電圧VOUTは、VDDAの2/3よりも大きい。現在は、バイアス調整トランジスタT8のゲートにおける電圧は、トランジスタT8のしきい電圧を上回る十分な大きさである。従って、バイアス調整トランジスタT8は伝導性である。伝導性であるバイアス調整トランジスタT8は、Nチャネルの第1の電圧分割器の中央のダイオード接続トランジスタT6を有効に短絡させる。従って、第1の分割器を通る電流の流れは、VDDAノードN10から、ダイオード接続トランジスタT5を通り、伝導性バイアス調整トランジスタT8を通り、ダイオード接続トランジスタT7を通り、接地ノードN11に流れる。従って、ノードN3における電圧は、第1及び第2のVOUT範囲におけるVDDAの1/3と比較してVDDAの1/2に増大される。従って、ノードN2における電圧は、VDDAの1/2からトランジスタT12のゲートソース間電圧(Vgs)を減じた値である。トランジスタ12のVgsが700ミリアンペアである場合は、ノードN2における電圧は、約600ミリアンペアである。従って、ノードN2における電圧は、第1及び第2のVOUT範囲におけるノードN2の電圧と比較して増大されることがわかる。これは、バイアシングトランジスタT2において存在する可能性がある最大ドレインソース電圧(Vds)を約2.0ボルトに引き下げる。2.0ボルトの最大Vdsは、2.0ボルトの定格Vdsbd破壊電圧内である。
【0032】
第3のVOUT範囲における適応型バイアシング回路126のPチャネル部の動作は、第2のVOUT範囲における動作と同様である。VOUTの高電圧は非常に高いため、バイアス調整トランジスタT12は引き続き非伝導性である。従って、ダイオード接続トランジスタT10は、Pチャネル電圧分割器を通る電流経路内にとどまり、ノードN4における電圧は、図10の表において示されるように約2/3のVDDAである。バイアシングトランジスタT4のゲートにおける電圧は、このより高いバイアシング電圧(1/2のVDDAと比較して2/3のVDDA)であるため、バイアシングトランジスタT4及びスイッチングトランジスタT3は、出力ノードN7における電圧をプルアップしてVDDA“レール”電圧に近づけることができる。ここにおいて説明される例においては、ノードN5における電圧は、2/3のVDDA及びVgsである。Vgsが700ミリボルトである場合は、ノードN5における電圧は、約2.5ボルトである。
【0033】
出力VOUTスイング:VOUTの最小値及び最大値は、以下の方程式(1)及び(2)によって与えられる。
【数1】
【0034】
利得:演算増幅器110が高電圧利得Avを有するために、トランジスタT1、T2、T3、及びT4は、飽和状態を維持すべきである。RLを無視した場合、出力段123の電圧利得Avは、gm・Routputに比例する。出力ノードN7において現れる抵抗は、(1+gm・RDS)によってブーストされる。以下の方程式は、利得分析を要約したものである。
【数2】
【0035】
第1の動作状態においては、バイアス調整トランジスタT8はオフであり、ノードN3におけるバイアシング電圧は、1/3のVDDAである。この動作状態においては、N3におけるバイアス電圧は、スイッチングトランジスタT1及びバイアシングトランジスタT2を飽和状態に維持する上で十分に高いべきである。第2の動作状態においては、バイアシングトランジスタT8がオンにされ、第1の電圧分割器の中央のダイオード接続トランジスタT6を短絡させる。これは、ノードN3における電圧を増大させ、従ってノードN2における電圧も増大させる。第1の動作状態における動作と第2の動作状態における動作との間でのノードN2の電圧変動は、主に、バイアス調整トランジスタT8とダイオード接続トランジスタT6の比によって決定される。ダイオード接続トランジスタT5のサイズは、ノードN2における最大電圧を決定する。ダイオード接続トランジスタT7のサイズは、ノードN2における最小電圧を決定する。出力段のトランジスタは、動作状態が使用されるトランジスタに関する定格破壊電圧内にとどまるのを保証するサイズが設定される。第2の電圧分割器回路のPチャネルトランジスタT9−T11のサイズ決定に対しても同じサイズ決定上の考慮事項が当てはめられる。開示される適応型バイアシング技法は、実装が容易で、スケーラブルであり、電力効率が良い。
【0036】
図11は、図9の出力段123に抵抗RL及びキャパシタンスCLが負荷されたときにおける出力段123内の適応型バイアスフィードバックループの利得を示す表である。RLは1キロオームである。CLは、1ナノファラドである。図11の“NMOSループ利得”というラベルを有するループは、バイアス調整トランジスタT8のゲートから、バイアス調整トランジスタT8を通ってノードN3に延び、バイアス調整トランジスタT2を通ってノードN7に延びるフィードバックループを意味する。図11の“PMOSループ利得”というラベルを有するループは、バイアス調整トランジスタT12のゲートから、バイアス調整トランジスタT12を通ってノードN4に延び、及びバイアス調整トランジスタT4を通ってノードN7に延びるフィードバックループを意味する。適応型バイアシング回路126及びバイアシングトランジスタT2及びT4を含めることは、出力段123の利得を従来のクラスAB出力段設計の利得とわずかに異ならせることになるが、該利得は、高VOUTレベル及び低VOUTレベルの両方において十分に高い状態のままである。図11によって示されるように、ループ利得は常に1よりも小さい。従って、フィードバックループは発振しない。演算増幅器110は、2.6ボルトのVDDA電源電圧から動作されたときに少なくとも2.4ボルトの出力電圧スイングを有する。
【0037】
図12は、演算増幅器110内を通る正弦波信号内に導入される歪みを示す表である。図9の例においては、適応型バイアシング回路126は、バイアシングトランジスタT2及びT4の各々のゲート上のバイアス信号を、次の2つの個別バイアシング電圧、すなわち、電源電圧VDDAの1/3又は電源電圧VDDAの1/2、のうちの1つを有するように設定する。出力電圧VOUTが演算増幅器の入力部における常に変化する入力電圧VINに応答して変化するのに従い、適応型バイアシング回路126は、ノードN3及びN4におけるバイアシング電圧を1つの個別のバイアシング電圧から他の個別のバイアシング電圧に多少突然変化させる。バイアシング電圧のこのような突然の変化は、出力信号VOUTにおいて歪みを発生させる。図12の表は、斬新な適応型バイアシング回路126を含む演算増幅器110によって導入された歪みを、斬新な適応型バイアシング回路126を有さないその他においては同一の演算増幅器によって導入された歪みと比較する。歪みは、10kHz乃至1MHzの範囲の周波数の正弦波入力信号に関して示される。図12において示されるように、歪みの差は、4dB未満であり、演算増幅器の多くの用途に関しては無視することができる。例えば、信号歪みのこの4dBの増大は、図5乃至9に関係させて説明されていて演算増幅器110がデジタルアナログ変換器から出力された信号をバッファリングするための電圧フォロワ回路として機能している用途に関しては受け入れ可能である。差動入力段122は、約100(40dB)の開ループ電圧利得を有し、出力段123は、約1000(60dB)の開ループ電圧利得を有する。
【0038】
図13は、1つの斬新な側面による方法の単純化されたフローチャートである。演算増幅器の出力段におけるプルダウン電流経路ではNチャネルバイアシングトランジスタが用いられる(ステップ200)。プルダウン電流経路は、出力ノードから、Nチャネルバイアシングトランジスタを通り、Nチャネルスイッチングトランジスタを通り、接地ノードまで延びる。該方法の一例においては、Nチャネルバイアシングトランジスタは図9のトランジスタT2であり、Nチャネルスイッチングトランジスタは図9のトランジスタT1であり、出力ノードは、図9のノード7である。
【0039】
演算増幅器の出力段におけるプルアップ電流経路ではPチャネルバイアシングトランジスタが用いられる(ステップ201)。プルアップ電流経路は、出力ノードから、Pチャネルバイアシングトランジスタを通り、Pチャネルスイッチングトランジスタを通り、接地ノードまで延びる。該方法の一例においては、Pチャネルバイアシングトランジスタは、図9のトランジスタT4であり、Pチャネルスイッチングトランジスタは、図9のトランジスタT3であり、電源電圧ノードN10と接地ノードN11との間にはアナログ電源電圧VDDAが存在する。
【0040】
プルダウン電流経路内のNチャネルバイアシングトランジスタのゲートにおける電圧は、出力ノードにおける出力信号に基づいて調整される(ステップ202)。一例においては、電圧は、図9のノードN7における出力電圧VOUTが第1の予め決められた電圧よりも高いか又は低いかに依存して2つの個別バイアシング電圧のうちの1つに設定される。VOUTが第1の予め決められた電圧よりも小さい場合は、Nチャネルバイアシングトランジスタのゲートにおける電圧は、2つの個別バイアシング電圧のうちの小さい方の電圧(例えば、VDDAの1/3)に設定され、その他の場合は、ゲートにおける電圧は、2つの個別バイアシング電圧のうちの大きい方の電圧(例えば、VDDAの1/2)に設定される。
【0041】
プルアップ電流経路内のPチャネルバイアシングトランジスタのゲートにおける電圧は、出力信号に基づいて調整される(ステップ203)。一例においては、電圧は、図9のノードN7における出力電圧VOUTが第2の予め決められた電圧よりも高いか又は低いかに依存して2つの個別バイアシング電圧のうちの1つに設定される。VOUTが第2の予め決められた電圧よりも大きい場合は、Pチャネルバイアシングトランジスタのゲートにおける電圧は、2つの個別バイアシング電圧のうちの大きい方の電圧(例えば、VDDAの2/3)に設定され、その他の場合は、ゲートにおける電圧は、2つの個別バイアシング電圧のうちの小さい方の電圧(例えば、VDDAの1/2)に設定される。
【0042】
上記においては説明を目的として幾つかの特定の実施形態が説明されているが、この特許明細書の教示は一般的に適用可能であり、上述される特定の実施形態に限定されない。上記においては、電圧分割器技法及び回路は、出力信号VOUTに基づいてバイアシング電圧を調整する1つの方法として説明されるが、その他の技法及び回路も使用可能である。電圧分割器が用いられる場合は、一列のダイオード接続トランジスタを含む必要がない。適応型バイアシング回路126の電圧分割器は、例えば、複数列の抵抗器を含むことができる。プルダウン電流経路及びプルアップ電流経路は、出力段回路内に存在すると言われているが、演算増幅器が出力信号VOUTを供給レール電圧のうちの1つに駆動中には実際にはこれらの電流経路のうちの1つには電流が流れていないことがある。図9においてはスイッチングトランジスタT1及びT3のソースは電源電圧レール(VDDA及びGND)に直接接続されている状態が示されているが、これらのトランジスタのソースは、図8のより詳細な図において示されるようなその他のイネーブルトランジスタを通じてレールに結合させることができる。従って、説明される特定の実施形態の様々な特徴の様々な変更、適合化、及び組み合わせは、以下において示される請求項の適用範囲から逸脱せずに実践することができる。
【特許請求の範囲】
【請求項1】
演算増幅器であって、
第1の電力供給ノードと、
第2の電力供給ノードであって、前記第1の電力供給ノードと前記第2の電力供給ノードとの間においては電源電圧が存在する第2の電力供給ノードと、
増幅器出力ノードと、
差動入力段と、
ソース、ゲート及びドレインを有する第1のトランジスタと
ソース、ゲート及びドレインを有する第2のトランジスタと、
ソース、ゲート及びドレインを有する第3のトランジスタと、
ソース、ゲート及びドレインを有する第4のトランジスタと、
前記第2のトランジスタの前記ゲート上において第1のバイアス信号を供給し及び前記第4のトランジスタの前記ゲート上において第2のバイアス信号を供給する適応型バイアシング回路と、を備える出力段と、を備え、
前記増幅器は、第1の伝導性経路を通じて前記増幅器出力ノードを前記第2の電力供給ノードに結合することができ、前記第1の伝導性経路は、前記出力ノードから、前記第2のトランジスタを通り、前記第1のトランジスタを通り、前記第2の電力供給ノードまで延び、
前記増幅器は、第2の伝導性経路を通じて前記増幅器出力ノードを前記第1の電力供給ノードに結合することができ、前記第2の伝導性経路は、前記第1の電力供給ノードから、前記第3のトランジスタを通り、前記第4のトランジスタを通り、前記増幅器出力ノードまで延び、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧よりも低いドレインソース間破壊電圧を有し、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧よりも低いゲートソース間破壊電圧を有し、
前記第1のバイアス信号は、前記増幅器出力ノードにおける出力信号が第1の電圧範囲内にある場合は第1の電圧を有し、前記適応型バイアシング回路は、前記増幅器出力信号が第2の電圧範囲内にある場合は前記第1のバイアス信号を増大させ、前記第2のバイアス信号は、前記増幅器出力ノードにおける出力信号が第3の電圧範囲内にある場合は第3の電圧を有し、前記適応型バイアシング回路は、前記出力信号が前記第2の電圧範囲内にある場合は前記第2のバイアス信号を低下させる、演算増幅器。
【請求項2】
前記第1のトランジスタの前記ドレインは、前記第2のトランジスタの前記ソースに接続され、前記第2のトランジスタの前記ドレインは、前記出力ノードに接続され、前記第3のトランジスタの前記ドレインは、前記第4のトランジスタの前記ソースに接続され、前記第4のトランジスタの前記ドレインは、前記出力ノードに接続される請求項1に記載の演算増幅器。
【請求項3】
前記出力信号は、前記電源電圧に実質的に等しい電圧スイングを有し、前記第1、第2、第3及び第4のトランジスタのうちのいずれも、前記ドレインソース間破壊電圧を超えるドレインソース間電圧を経験せず、前記第1、第2、第3及び第4のトランジスタのうちのいずれも、前記ゲートソース間破壊電圧を超えるゲートソース間電圧を経験しない請求項1に記載の演算増幅器。
【請求項4】
前記適応型バイアシング回路は、
第1のノード及び第2のノードを有する第1の電圧分割器回路であっで、前記第1のノードは、前記第2のトランジスタの前記ゲートに結合される第1の電圧分割器回路と、
ソース、ゲート、及びドレインを有する第1のバイアス調整トランジスタであって、前記ソースは、前記第1のノードに接続され、前記ドレインは、前記第2のノードに接続され、前記ゲートは、前記出力ノードに接続される第1のバイアス調整トランジスタと、
第1のノード及び第2のノードを有する第2の電圧分割器回路であっで、前記第1のノードは、前記第4のトランジスタの前記ゲートに結合される第2の電圧分割器回路と、
ソース、ゲート、及びドレインを有する第2のバイアス調整トランジスタであって、前記ソースは、前記第1のノードに接続され、前記ドレインは、前記第2のノードに接続され、前記ゲートは、前記出力ノードに接続される第2のバイアス調整トランジスタと、を備える請求項2に記載の演算増幅器
【請求項5】
前記第1の電圧分割器は、
ソース、ゲート、及びドレインを有する第1のダイオード接続トランジスタであって、前記ドレインは、前記第1の電力供給ノードに接続され、前記ソースは、前記第1の電圧分割器回路の前記第1のノードに接続される第1のダイオード接続トランジスタと、
ソース、ゲート、及びドレインを有する第2のダイオード接続トランジスタであって、前記ドレインは、前記第1のダイオード接続トランジスタの前記ソースに接続され、前記ソースは、前記第1の電圧分割器回路の前記第2のノードに接続される第2のダイオード接続トランジスタと、
ソース、ゲート、及びドレインを有する第3のダイオード接続トランジスタであって、前記ドレインは、前記第2のダイオード接続トランジスタの前記ソースに接続される第3のダイオード接続トランジスタと、を備える請求項4に記載の演算増幅器
【請求項6】
前記差動入力段は、第1の差動入力ノードと、第2の差動入力ノードと、第1の出力ノードと、第2の出力ノードと、を有し、前記差動入力段の前記第1の出力ノードは、前記出力段の前記第1のトランジスタの前記ゲートに接続され、前記差動入力段の前記第2の出力ノードは、前記出力段の前記第3のトランジスタの前記ゲートに接続される請求項1に記載の演算増幅器
【請求項7】
前記差動入力段は、差動段と、クラスAB制御回路と、を含む請求項6に記載の演算増幅器。
【請求項8】
前記第1のトランジスタの前記ソースは、第1のイネーブルトランジスタを通じて前記第2の電力供給ノードに結合され、前記第3のトランジスタの前記ソースは、第2のイネーブルトランジスタを通じて前記第1の電力供給ノードに結合される請求項1に記載の演算増幅器。
【請求項9】
方法であって、
(a)演算増幅器の出力段におけるプルダウン電流経路内でNチャネルバイアシングトランジスタを用いることであって、前記プルダウン電流経路は、前記演算増幅器の出力ノードから、前記Nチャネルバイアシングトランジスタを通り、Nチャネルスイッチングトランジスタを通り、第2の電源電圧ノードまで延びることと、
(b)前記演算増幅器の前記出力段におけるプルアップ電流経路内でPチャネルバイアシングトランジスタを用いることであって、前記プルアップ電流経路は、第1の電源電圧ノードから、Pチャネルスイッチングトランジスタを通り、前記Pチャネルバイアシングトランジスタを通り、第1の電源電圧ノードまで延びることと、
(c)前記出力ノードにおける出力信号に基づいて前記Nチャネルバイアシングトランジスタのゲートにおけるバイアシング電圧を調整することと、
(d)前記出力ノードにおける前記出力信号に基づいて前記Nチャネルバイアシングトランジスタのゲートにおけるバイアシング電圧を調整すること、とを備える、方法。
【請求項10】
(c)の前記調整することは、前記出力信号の電圧が予め決められた電圧よりも低下したときに前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧を低下させることを含み、(C)の前記調整することは、前記出力信号の電圧が前記予め決められた電圧よりも上昇したときに前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧を増大させることをさらに含む請求項9に記載の方法。
【請求項11】
前記スイッチングPチャネルトランジスタのドレインは、前記Pチャネルバイアシングトランジスタのソースに結合され、前記Pチャネルバイアシングトランジスタのドレインは、前記出力ノードに結合され、前記出力ノードは、前記Nチャネルバイアシングトランジスタのドレインに結合され、前記Nチャネルバイアシングトランジスタのソースは、前記Nチャネルスイッチングトランジスタのドレインに結合される請求項10に記載の方法。
【請求項12】
(e)電源電圧VDDAから前記出力段に電力を供給することであって、前記Nチャネルバイアシングトランジスタ、前記Nチャネルスイッチングトランジスタ、前記Pチャネルバイアシングトランジスタ、及び前記Pチャネルスイッチングトランジスタはすべて、前記電源電圧VDDAよりも小さいドレインソース間破壊電圧を有すること、をさらに備える請求項11に記載の方法。
【請求項13】
前記電源電圧VDDAは、前記第1の電源電圧ノードと第2の電源電圧ノードとの間に存在する請求項12に記載の方法。
【請求項14】
前記電源電圧VDDAは、VDDA電源電圧レールと接地レールとの間に存在し、第1のエネーブルリングトランジスタが前記VDDA電源電圧レールを前記Pチャネルスイッチングトランジスタの前記ソースに結合し、第2のエネーブルリングトランジスタが前記接地レールを前記Nチャネルスイッチングトランジスタの前記ソースに結合した請求項12に記載の方法。
【請求項15】
前記バイアシング電圧を前記増大させることは、電圧分割器内の抵抗素子を短絡させることによって達成され、前記電圧分割器のノードは、前記Nチャネルバイアシングトランジスタの前記ゲートに結合される請求項10に記載の方法。
【請求項16】
前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧は、電圧分割器を用いて生成される請求項9に記載の方法。
【請求項17】
回路であって、
演算増幅器出力ノードと、
電源電圧ノードと、
接地ノードと、
Nチャネルスイッチングトランジスタ及びNチャネルバイアシングトランジスタが伝導性である場合に前記Nチャネルスイッチングトランジスタ及び前記Nチャネルバイアシングトランジスタを通じて前記出力ノードから前記接地ノードまでの電流経路が存在するように直列に結合された前記Nチャネルスイッチングトランジスタ及び前記Nチャネルバイアシングトランジスタと、
Pチャネルスイッチングトランジスタ及びPチャネルバイアシングトランジスタが伝導性である場合に前記Pチャネルスイッチングトランジスタ及び前記Pチャネルバイアシングトランジスタを通じて前記電源電圧ノードから前記出力ノードまでの電流経路が存在するように直列に結合された前記Pチャネルスイッチングトランジスタ及び前記Pチャネルバイアシングトランジスタと、
前記出力ノードにおける電圧に少なくとも部分的に基づいて前記Nチャネルバイアシングトランジスタのゲートにおける第1のバイアシング電圧を調整するための第1の手段であって、前記出力ノードにおける前記電圧が第1の予め決められた電圧よりも低下したときに前記第1のバイアシング電圧を低下させる第1の手段と、
前記出力ノードにおける前記電圧に少なくとも部分的に基づいて前記Pチャネルバイアシングトランジスタのゲートにおける第2のバイアシング電圧を調整するための第2の手段であって、前記出力ノードにおける前記電圧が第2の予め決められた電圧よりも増大したときに前記第2のバイアシング電圧を低下させる第2の手段と、を備える、回路。
【請求項18】
前記第1の手段は、前記出力ノードにおける前記電圧が前記第1の予め決められた電圧よりも低い場合は前記第1のバイアシング電圧を第1の電圧に設定し、前記出力ノードにおける前記電圧が前記第1の予め決められた電圧よりも高い場合は前記第1のバイアシング電圧を第2の電圧に設定する請求項17に記載の回路。
【請求項19】
前記第1の手段は電圧分割器を含み、前記電圧分割器は、一列のダイオード接続トランジスタを含む請求項18に記載の回路。
【請求項20】
前記電源電圧ノードと前記接地ノードとの間には電源電圧VDDAが存在し、前記Nチャネルバイアシングトランジスタ、前記Nチャネルスイッチングトランジスタ、前記Pチャネルバイアシングトランジスタ、及び前記Pチャネルスイッチングトランジスタはすべて、前記電源電圧VDDAよりも小さいドレインソース間破壊電圧を有する請求項17に記載の回路。
【請求項21】
増幅器であって、
差動入力段と、
第1のトランジスタと、
第2のトランジスタと、
第3のトランジスタと、
第4のトランジスタと、
前記出力ノードにおける電圧に基づいて前記第1及び第4のトランジスタのゲートにおける電圧を適応的にバイアシングするように適応化された回路と、を備える出力段と、を備え、
前記増幅器は、出力ノードから、前記第2のトランジスタを通り、前記第1のトランジスタを通り、接地ノードまで延びる第1の伝導性経路を通じて前記出力ノードを前記接地ノードに結合することができ、
前記増幅器は、電源電圧ノードから、前記第3のトランジスタを通り、前記第4のトランジスタを通り、前記出力ノードまで延びる第2の伝導性経路を通じて前記出力ノードを前記電源電圧ノードに結合することができ、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧ノードと前記接地ノードとの間において電源電圧よりも小さいドレインソース間破壊電圧を有する、増幅器。
【請求項1】
演算増幅器であって、
第1の電力供給ノードと、
第2の電力供給ノードであって、前記第1の電力供給ノードと前記第2の電力供給ノードとの間においては電源電圧が存在する第2の電力供給ノードと、
増幅器出力ノードと、
差動入力段と、
ソース、ゲート及びドレインを有する第1のトランジスタと
ソース、ゲート及びドレインを有する第2のトランジスタと、
ソース、ゲート及びドレインを有する第3のトランジスタと、
ソース、ゲート及びドレインを有する第4のトランジスタと、
前記第2のトランジスタの前記ゲート上において第1のバイアス信号を供給し及び前記第4のトランジスタの前記ゲート上において第2のバイアス信号を供給する適応型バイアシング回路と、を備える出力段と、を備え、
前記増幅器は、第1の伝導性経路を通じて前記増幅器出力ノードを前記第2の電力供給ノードに結合することができ、前記第1の伝導性経路は、前記出力ノードから、前記第2のトランジスタを通り、前記第1のトランジスタを通り、前記第2の電力供給ノードまで延び、
前記増幅器は、第2の伝導性経路を通じて前記増幅器出力ノードを前記第1の電力供給ノードに結合することができ、前記第2の伝導性経路は、前記第1の電力供給ノードから、前記第3のトランジスタを通り、前記第4のトランジスタを通り、前記増幅器出力ノードまで延び、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧よりも低いドレインソース間破壊電圧を有し、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧よりも低いゲートソース間破壊電圧を有し、
前記第1のバイアス信号は、前記増幅器出力ノードにおける出力信号が第1の電圧範囲内にある場合は第1の電圧を有し、前記適応型バイアシング回路は、前記増幅器出力信号が第2の電圧範囲内にある場合は前記第1のバイアス信号を増大させ、前記第2のバイアス信号は、前記増幅器出力ノードにおける出力信号が第3の電圧範囲内にある場合は第3の電圧を有し、前記適応型バイアシング回路は、前記出力信号が前記第2の電圧範囲内にある場合は前記第2のバイアス信号を低下させる、演算増幅器。
【請求項2】
前記第1のトランジスタの前記ドレインは、前記第2のトランジスタの前記ソースに接続され、前記第2のトランジスタの前記ドレインは、前記出力ノードに接続され、前記第3のトランジスタの前記ドレインは、前記第4のトランジスタの前記ソースに接続され、前記第4のトランジスタの前記ドレインは、前記出力ノードに接続される請求項1に記載の演算増幅器。
【請求項3】
前記出力信号は、前記電源電圧に実質的に等しい電圧スイングを有し、前記第1、第2、第3及び第4のトランジスタのうちのいずれも、前記ドレインソース間破壊電圧を超えるドレインソース間電圧を経験せず、前記第1、第2、第3及び第4のトランジスタのうちのいずれも、前記ゲートソース間破壊電圧を超えるゲートソース間電圧を経験しない請求項1に記載の演算増幅器。
【請求項4】
前記適応型バイアシング回路は、
第1のノード及び第2のノードを有する第1の電圧分割器回路であっで、前記第1のノードは、前記第2のトランジスタの前記ゲートに結合される第1の電圧分割器回路と、
ソース、ゲート、及びドレインを有する第1のバイアス調整トランジスタであって、前記ソースは、前記第1のノードに接続され、前記ドレインは、前記第2のノードに接続され、前記ゲートは、前記出力ノードに接続される第1のバイアス調整トランジスタと、
第1のノード及び第2のノードを有する第2の電圧分割器回路であっで、前記第1のノードは、前記第4のトランジスタの前記ゲートに結合される第2の電圧分割器回路と、
ソース、ゲート、及びドレインを有する第2のバイアス調整トランジスタであって、前記ソースは、前記第1のノードに接続され、前記ドレインは、前記第2のノードに接続され、前記ゲートは、前記出力ノードに接続される第2のバイアス調整トランジスタと、を備える請求項2に記載の演算増幅器
【請求項5】
前記第1の電圧分割器は、
ソース、ゲート、及びドレインを有する第1のダイオード接続トランジスタであって、前記ドレインは、前記第1の電力供給ノードに接続され、前記ソースは、前記第1の電圧分割器回路の前記第1のノードに接続される第1のダイオード接続トランジスタと、
ソース、ゲート、及びドレインを有する第2のダイオード接続トランジスタであって、前記ドレインは、前記第1のダイオード接続トランジスタの前記ソースに接続され、前記ソースは、前記第1の電圧分割器回路の前記第2のノードに接続される第2のダイオード接続トランジスタと、
ソース、ゲート、及びドレインを有する第3のダイオード接続トランジスタであって、前記ドレインは、前記第2のダイオード接続トランジスタの前記ソースに接続される第3のダイオード接続トランジスタと、を備える請求項4に記載の演算増幅器
【請求項6】
前記差動入力段は、第1の差動入力ノードと、第2の差動入力ノードと、第1の出力ノードと、第2の出力ノードと、を有し、前記差動入力段の前記第1の出力ノードは、前記出力段の前記第1のトランジスタの前記ゲートに接続され、前記差動入力段の前記第2の出力ノードは、前記出力段の前記第3のトランジスタの前記ゲートに接続される請求項1に記載の演算増幅器
【請求項7】
前記差動入力段は、差動段と、クラスAB制御回路と、を含む請求項6に記載の演算増幅器。
【請求項8】
前記第1のトランジスタの前記ソースは、第1のイネーブルトランジスタを通じて前記第2の電力供給ノードに結合され、前記第3のトランジスタの前記ソースは、第2のイネーブルトランジスタを通じて前記第1の電力供給ノードに結合される請求項1に記載の演算増幅器。
【請求項9】
方法であって、
(a)演算増幅器の出力段におけるプルダウン電流経路内でNチャネルバイアシングトランジスタを用いることであって、前記プルダウン電流経路は、前記演算増幅器の出力ノードから、前記Nチャネルバイアシングトランジスタを通り、Nチャネルスイッチングトランジスタを通り、第2の電源電圧ノードまで延びることと、
(b)前記演算増幅器の前記出力段におけるプルアップ電流経路内でPチャネルバイアシングトランジスタを用いることであって、前記プルアップ電流経路は、第1の電源電圧ノードから、Pチャネルスイッチングトランジスタを通り、前記Pチャネルバイアシングトランジスタを通り、第1の電源電圧ノードまで延びることと、
(c)前記出力ノードにおける出力信号に基づいて前記Nチャネルバイアシングトランジスタのゲートにおけるバイアシング電圧を調整することと、
(d)前記出力ノードにおける前記出力信号に基づいて前記Nチャネルバイアシングトランジスタのゲートにおけるバイアシング電圧を調整すること、とを備える、方法。
【請求項10】
(c)の前記調整することは、前記出力信号の電圧が予め決められた電圧よりも低下したときに前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧を低下させることを含み、(C)の前記調整することは、前記出力信号の電圧が前記予め決められた電圧よりも上昇したときに前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧を増大させることをさらに含む請求項9に記載の方法。
【請求項11】
前記スイッチングPチャネルトランジスタのドレインは、前記Pチャネルバイアシングトランジスタのソースに結合され、前記Pチャネルバイアシングトランジスタのドレインは、前記出力ノードに結合され、前記出力ノードは、前記Nチャネルバイアシングトランジスタのドレインに結合され、前記Nチャネルバイアシングトランジスタのソースは、前記Nチャネルスイッチングトランジスタのドレインに結合される請求項10に記載の方法。
【請求項12】
(e)電源電圧VDDAから前記出力段に電力を供給することであって、前記Nチャネルバイアシングトランジスタ、前記Nチャネルスイッチングトランジスタ、前記Pチャネルバイアシングトランジスタ、及び前記Pチャネルスイッチングトランジスタはすべて、前記電源電圧VDDAよりも小さいドレインソース間破壊電圧を有すること、をさらに備える請求項11に記載の方法。
【請求項13】
前記電源電圧VDDAは、前記第1の電源電圧ノードと第2の電源電圧ノードとの間に存在する請求項12に記載の方法。
【請求項14】
前記電源電圧VDDAは、VDDA電源電圧レールと接地レールとの間に存在し、第1のエネーブルリングトランジスタが前記VDDA電源電圧レールを前記Pチャネルスイッチングトランジスタの前記ソースに結合し、第2のエネーブルリングトランジスタが前記接地レールを前記Nチャネルスイッチングトランジスタの前記ソースに結合した請求項12に記載の方法。
【請求項15】
前記バイアシング電圧を前記増大させることは、電圧分割器内の抵抗素子を短絡させることによって達成され、前記電圧分割器のノードは、前記Nチャネルバイアシングトランジスタの前記ゲートに結合される請求項10に記載の方法。
【請求項16】
前記Nチャネルバイアシングトランジスタの前記ゲートにおける前記バイアシング電圧は、電圧分割器を用いて生成される請求項9に記載の方法。
【請求項17】
回路であって、
演算増幅器出力ノードと、
電源電圧ノードと、
接地ノードと、
Nチャネルスイッチングトランジスタ及びNチャネルバイアシングトランジスタが伝導性である場合に前記Nチャネルスイッチングトランジスタ及び前記Nチャネルバイアシングトランジスタを通じて前記出力ノードから前記接地ノードまでの電流経路が存在するように直列に結合された前記Nチャネルスイッチングトランジスタ及び前記Nチャネルバイアシングトランジスタと、
Pチャネルスイッチングトランジスタ及びPチャネルバイアシングトランジスタが伝導性である場合に前記Pチャネルスイッチングトランジスタ及び前記Pチャネルバイアシングトランジスタを通じて前記電源電圧ノードから前記出力ノードまでの電流経路が存在するように直列に結合された前記Pチャネルスイッチングトランジスタ及び前記Pチャネルバイアシングトランジスタと、
前記出力ノードにおける電圧に少なくとも部分的に基づいて前記Nチャネルバイアシングトランジスタのゲートにおける第1のバイアシング電圧を調整するための第1の手段であって、前記出力ノードにおける前記電圧が第1の予め決められた電圧よりも低下したときに前記第1のバイアシング電圧を低下させる第1の手段と、
前記出力ノードにおける前記電圧に少なくとも部分的に基づいて前記Pチャネルバイアシングトランジスタのゲートにおける第2のバイアシング電圧を調整するための第2の手段であって、前記出力ノードにおける前記電圧が第2の予め決められた電圧よりも増大したときに前記第2のバイアシング電圧を低下させる第2の手段と、を備える、回路。
【請求項18】
前記第1の手段は、前記出力ノードにおける前記電圧が前記第1の予め決められた電圧よりも低い場合は前記第1のバイアシング電圧を第1の電圧に設定し、前記出力ノードにおける前記電圧が前記第1の予め決められた電圧よりも高い場合は前記第1のバイアシング電圧を第2の電圧に設定する請求項17に記載の回路。
【請求項19】
前記第1の手段は電圧分割器を含み、前記電圧分割器は、一列のダイオード接続トランジスタを含む請求項18に記載の回路。
【請求項20】
前記電源電圧ノードと前記接地ノードとの間には電源電圧VDDAが存在し、前記Nチャネルバイアシングトランジスタ、前記Nチャネルスイッチングトランジスタ、前記Pチャネルバイアシングトランジスタ、及び前記Pチャネルスイッチングトランジスタはすべて、前記電源電圧VDDAよりも小さいドレインソース間破壊電圧を有する請求項17に記載の回路。
【請求項21】
増幅器であって、
差動入力段と、
第1のトランジスタと、
第2のトランジスタと、
第3のトランジスタと、
第4のトランジスタと、
前記出力ノードにおける電圧に基づいて前記第1及び第4のトランジスタのゲートにおける電圧を適応的にバイアシングするように適応化された回路と、を備える出力段と、を備え、
前記増幅器は、出力ノードから、前記第2のトランジスタを通り、前記第1のトランジスタを通り、接地ノードまで延びる第1の伝導性経路を通じて前記出力ノードを前記接地ノードに結合することができ、
前記増幅器は、電源電圧ノードから、前記第3のトランジスタを通り、前記第4のトランジスタを通り、前記出力ノードまで延びる第2の伝導性経路を通じて前記出力ノードを前記電源電圧ノードに結合することができ、前記第1、第2、第3及び第4のトランジスタの各々は、前記電源電圧ノードと前記接地ノードとの間において電源電圧よりも小さいドレインソース間破壊電圧を有する、増幅器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2012−257273(P2012−257273A)
【公開日】平成24年12月27日(2012.12.27)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−162693(P2012−162693)
【出願日】平成24年7月23日(2012.7.23)
【分割の表示】特願2010−522047(P2010−522047)の分割
【原出願日】平成20年8月21日(2008.8.21)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公開日】平成24年12月27日(2012.12.27)
【国際特許分類】
【出願番号】特願2012−162693(P2012−162693)
【出願日】平成24年7月23日(2012.7.23)
【分割の表示】特願2010−522047(P2010−522047)の分割
【原出願日】平成20年8月21日(2008.8.21)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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