差動増幅回路及び集積回路装置
【課題】差動対を構成する２つのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を可能な限り防ぐことにより出力オフセット電圧の発生を抑制可能な差動増幅回路及び集積回路装置を提供すること。
【解決手段】差動増幅回路１は、第１の信号が入力されるＰＭＯＳトランジスター１０（第１のＰＭＯＳトランジスターの一例）と、第２の信号が入力されるＰＭＯＳトランジスター２０（第２のＰＭＯＳトランジスターの一例）と、制御信号ＸＳＴＢに基づいて、ＰＭＯＳトランジスター１０のゲートとバックゲートを同電位にするか否かを選択するＰＭＯＳトランジスター１４（第１のスイッチ部の一例）と、制御信号ＸＳＴＢに基づいて、ＰＭＯＳトランジスター２０のゲートとバックゲートを同電位にするか否かを選択するＰＭＯＳトランジスター２４（第２のスイッチ部の一例）と、を含む。
【解決手段】差動増幅回路１は、第１の信号が入力されるＰＭＯＳトランジスター１０（第１のＰＭＯＳトランジスターの一例）と、第２の信号が入力されるＰＭＯＳトランジスター２０（第２のＰＭＯＳトランジスターの一例）と、制御信号ＸＳＴＢに基づいて、ＰＭＯＳトランジスター１０のゲートとバックゲートを同電位にするか否かを選択するＰＭＯＳトランジスター１４（第１のスイッチ部の一例）と、制御信号ＸＳＴＢに基づいて、ＰＭＯＳトランジスター２０のゲートとバックゲートを同電位にするか否かを選択するＰＭＯＳトランジスター２４（第２のスイッチ部の一例）と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路及び集積回路装置に関する。
【背景技術】
【０００２】
差動信号を増幅して出力する差動増幅回路（オペアンプ）は、基本回路として様々なアナログ回路に使用されている。特に、集積回路装置（ＩＣ）の設計では、ＭＯＳトランジスターを用いて差動増幅回路を構成する場合が多いが、ＭＯＳトランジスターの劣化により差動増幅回路としての正常な機能が失われるおそれがあり、その対策が重要になる。ＭＯＳトランジスターの劣化要因の１つとしてＮＢＴＩ（Negative Bias Temperature Instability）が知られている。これは、ゲートに印加される電圧や温度の影響により、長時間にわたってチャネルが形成されることでＰＭＯＳトランジスターのしきい値電圧が時間の経過とともに変化する現象である。
【０００３】
特許文献１では、ある製造プロセスで試作されたＬＳＩにおいて、ＰＭＯＳトランジスターが、ＮＢＴＩモードよりもＰＢＴＩ（Positive Bias Temperature Instability）モードにおいて、しきい値電圧の経時変化がより大きく生じることが実験上で判明したため、スタンバイモード時には、ＰＭＯＳトランジスターのバックゲートに所定の電位を印加することでＮＢＴＩモードに設定するというものである。これにより、スタンバイモード時に発生するスタビリティ特性に起因するＭＯＳトランジスターの劣化が抑制され、オペアンプ回路の特性劣化を回避することが可能になるとしている。なお、ＮＢＴＩモードとＰＢＴＩモードの違いは、ＰＭＯＳトランジスターのゲート電界の方向の違いによる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３５４１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の手法では、スタンバイモード時に、入力用の差動対を構成する２つのＰＭＯＳトランジスターのゲート電圧の値によっては、ＮＢＴＩを発生させるため、２つの差動入力信号の電位に差があると２つのＰＭＯＳトランジスターのしきい値電圧のシフト量が異なる可能性がある。２つのＰＭＯＳトランジスターのしきい値電圧のシフト量が異なると、オペアンプ回路の出力にオフセット電圧が発生し、差動増幅回路としての正常な機能が失われる。従って、特許文献１の手法は、オペアンプ回路の特性劣化を確実に回避できるものではない。
【０００６】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、差動対を構成する２つのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を防ぐことにより出力オフセット電圧の発生を抑制可能な差動増幅回路及び集積回路装置を提供することができる。
【課題を解決するための手段】
【０００７】
（１）本発明は、第１の信号と第２の信号を差動増幅する差動増幅回路であって、前記第１の信号が入力される第１のＰＭＯＳトランジスターと、前記第２の信号が入力される第２のＰＭＯＳトランジスターと、制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするか否かを選択する第１のスイッチ部と、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするか否かを選択する第２のスイッチ部と、を含む、差動増幅回路である。
【０００８】
本発明によれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にすることができる。つまり、本実施形態によれば、制御信号に基づいて、第１のＰＭＯＳトランジスターと第２のＰＭＯＳトランジスターにともにチャネルが形成されないようにすることができるので、これらのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を抑制することができる。これにより、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【０００９】
（２）この差動増幅回路において、前記制御信号は、スタンバイモードか否かを示す信号であり、前記第１のスイッチ部は、前記制御信号がスタンバイモードを示す時、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にし、前記第２のスイッチ部は、前記制御信号がスタンバイモードを示す時、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするようにしてもよい。
【００１０】
一般に、通常動作モードでは、仮想短絡により第１の信号の電位と第２の信号の電位が同じになるため、ＮＢＴＩが発生しても第１のＰＭＯＳトランジスターのしきい値電圧のシフト量と第２のＰＭＯＳトランジスターのしきい値電圧のシフト量が同じになるため、差動増幅回路の出力にオフセット電圧は発生しない。一方、スタンバイモードでは、第１のＰＭＯＳトランジスターのゲートとバックゲートが同電位になるとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートが同電位になるので、これらのＰＭＯＳトランジスターにはともにチャネルが形成されない。従って、スタンバイモードにおいて、これらのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を防ぎ、差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００１１】
（３）この差動増幅回路において、前記第１のＰＭＯＳトランジスターのバックゲート及び前記第２のＰＭＯＳトランジスターのバックゲートに第１の電位が供給され、前記第１のスイッチ部は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択し、前記第２のスイッチ部は、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択するようにしてもよい。
【００１２】
このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートとバックゲート、第２のＰＭＯＳトランジスターのゲートとバックゲートをすべて第１の電位にすることができる。これにより、これらのＰＭＯＳトランジスターにはともにチャネルが形成されないので、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００１３】
（４）この差動増幅回路において、前記第１のスイッチ部は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを接続するか否かを選択し、前記第２のスイッチ部は、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを接続するか否かを選択するようにしてもよい。
【００１４】
このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にすることができる。これにより、これらのＰＭＯＳトランジスターにはともにチャネルが形成されないので、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００１５】
（５）この差動増幅回路は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのバックゲートとソースを接続するとともに前記第２のＰＭＯＳトランジスターのバックゲートとソースを接続するか、前記第１のＰＭＯＳトランジスターのバックゲート及び前記第２のＰＭＯＳトランジスターのバックゲートに第１の電位を供給するかを選択する第３のスイッチ部をさらに含み、前記第１のスイッチ部は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択し、前記第２のスイッチ部は、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択するようにしてもよい。
【００１６】
このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートとバックゲートを第１の電位にするとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートを第１の電位にすることができる。これにより、これらのＰＭＯＳトランジスターにはともにチャネルが形成されないので、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００１７】
また、このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのバックゲートとソースを同電位にするとともに第２のＰＭＯＳトランジスターのバックゲートとソースを同電位にすることができる。これにより、第１のＰＭＯＳトランジスターと第２のＰＭＯＳトランジスターにおけるバックゲートバイアス効果（基板効果）を発生させず、入力電圧範囲の上限を高くすることができる。
【００１８】
（６）この差動増幅回路は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の信号を供給するか否かを選択する第４のスイッチ部と、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第２の信号を供給するか否かを選択する第５のスイッチ部と、をさらに含むようにしてもよい。
【００１９】
このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートに第１の信号が入力されないようにするとともに、第２のＰＭＯＳトランジスターのゲートに第２の信号が入力されないようにすることができる。従って、第１の信号の電位や第２の信号の電位に関係なく、第１のＰＭＯＳトランジスターのゲートとバックゲートを確実に同電位にするとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートを確実に同電位にすることができる。これにより、これらのＰＭＯＳトランジスターにはともにチャネルが形成されないので、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００２０】
（７）本発明は、上記のいずれかの差動増幅回路を含む、集積回路装置である。
【図面の簡単な説明】
【００２１】
【図１】第１実施形態の差動増幅回路の構成図。
【図２】第１実施形態の変形例の差動増幅回路の構成図。
【図３】第２実施形態の差動増幅回路の構成図。
【図４】第３実施形態の差動増幅回路の構成図。
【図５】第３実施形態の変形例の差動増幅回路の構成図。
【図６】集積回路装置の一例である角速度検出用ＩＣを用いた角速度検出装置（ジャイロセンサー）の構成例を示す図。
【発明を実施するための形態】
【００２２】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２３】
１．差動増幅回路
（１）第１実施形態
図１は、第１実施形態の差動増幅回路の構成図である。第１実施形態の差動増幅回路１は、ＰＭＯＳトランジスター１０，１４，２０，２４，３０，４０，５０とＮＭＯＳトランジスター１２，２２，４２，５２を含んで構成されている。
【００２４】
ＰＭＯＳトランジスター３０のソースとＰＭＯＳトランジスター４０のソースは電源に接続されている。ＰＭＯＳトランジスター３０のゲートとＰＭＯＳトランジスター４０のゲートには、ＰＭＯＳトランジスター６０のゲート及びドレインが接続されており、ＰＭＯＳトランジスター６０のドレインとグランドの間に定電流源６２が接続されている。また、ＰＭＯＳトランジスター３０のゲート（ＰＭＯＳトランジスター４０のゲート）と電源の間に、ＰＭＯＳトランジスター５０が接続されている。
【００２５】
ＰＭＯＳトランジスター１０（第１のＰＭＯＳトランジスターの一例）のゲートは、ＮＩＮ入力端子に接続されている。また、ＰＭＯＳトランジスター１０のゲートと電源の間に、ＰＭＯＳトランジスター１４（第１のスイッチ部の一例）が接続されている。
【００２６】
ＰＭＯＳトランジスター２０（第２のＰＭＯＳトランジスターの一例）のゲートは、ＰＩＮ入力端子に接続されている。また、ＰＭＯＳトランジスター２０のゲートと電源の間に、ＰＭＯＳトランジスター２４（第２のスイッチ部の一例）が接続されている。
【００２７】
ＰＭＯＳトランジスター１０のバックゲートとＰＭＯＳトランジスター２０のバックゲートは、ともに電源に接続されており、電源電位（第１の電位の一例）が供給されている。
【００２８】
ＰＭＯＳトランジスター１０のソースとＰＭＯＳトランジスター２０のソースは、ＰＭＯＳトランジスター３０のドレインに共通接続されている。
【００２９】
ＰＭＯＳトランジスター１０のドレインは、ＮＭＯＳトランジスター１２のゲート及びドレインとＮＭＯＳトランジスター２２のゲートに接続されており、ＰＭＯＳトランジスター２０のドレインは、ＮＭＯＳトランジスター２２のドレインとＮＭＯＳトランジスター４２のゲートに接続されている。また、ＮＭＯＳトランジスター１２のソースとＮＭＯＳトランジスター２２のソースはグランドに接続されている。
【００３０】
ＮＭＯＳトランジスター４２のソースはグランドに接続され、ＮＭＯＳトランジスター４２のドレインとＰＭＯＳトランジスター４０のドレインはＯＵＴ出力端子に共通接続されている。また、ＮＭＯＳトランジスター４２のゲートとグランドの間に、ＮＭＯＳトランジスター５２が接続されている。
【００３１】
本実施形態の差動増幅回路１は、スタンバイモードか否かを示す制御信号ＳＴＢとＸＳＴＢが入力され、通常動作モード（非スタンバイモード）かスタンバイモードのいずれかに設定される。制御信号ＳＴＢは、スタンバイモード時にハイレベル、通常動作モード時にローレベルに設定される信号であり、制御信号ＸＳＴＢは、スタンバイモード時にローレベル、通常動作モード時にハイレベルに設定される信号である。
【００３２】
制御信号ＳＴＢは、ＮＭＯＳトランジスター５２のゲートに入力され、制御信号ＸＳＴＢは、ＰＭＯＳトランジスター１４，２４，５０の各ゲートに入力される。
【００３３】
通常動作モードでは、制御信号ＳＴＢがローレベル、制御信号ＸＳＴＢがハイレベルなので、ＮＭＯＳトランジスター５２、ＰＭＯＳトランジスター１４，２４，５０はすべてオフしている。従って、ＰＭＯＳトランジスター６０とＰＭＯＳトランジスター３０により電流ミラー回路が構成され、ＰＭＯＳトランジスター３０には定電流が流れる。同様に、ＰＭＯＳトランジスター６０とＰＭＯＳトランジスター４０により電流ミラー回路が構成され、ＰＭＯＳトランジスター４０には定電流が流れる。
【００３４】
また、通常動作モード時は、ＰＭＯＳトランジスター１０のゲートにはＮＩＮ入力端子を介して第１の信号が入力され、ＰＭＯＳトランジスター２０のゲートにはＰＩＮ入力端子を介して第２の信号が入力される。そして、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０には、ＰＭＯＳトランジスター３０を流れる定電流が第１の信号と第２の信号の電位差に応じて分配された各電流が流れる。すなわち、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０は、第１の信号と第２の信号の電位差を検知する差動対として機能する。また、ＮＭＯＳトランジスター１２とＮＭＯＳトランジスター２２は電流ミラー対として機能し、ＰＭＯＳトランジスター４０とＮＭＯＳトランジスター４２は、出力段を構成する。これにより、出力端子ＯＵＴには、第１の信号と第２の信号を差動増幅した信号が出力される。
【００３５】
一方、スタンバイモードでは、制御信号ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター５０がオンする。そのため、ＰＭＯＳトランジスター３０のゲートには強制的に電源電位が供給される。これにより、ＰＭＯＳトランジスター３０がオフし、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０への電流の供給が停止される。ＰＭＯＳトランジスター５０がオンすることで、ＰＭＯＳトランジスター４０のゲートにも強制的に電源電位が供給される。また、スタンバイモード時は、制御信号ＳＴＢがハイレベルなので、ＮＭＯＳトランジスター４２のゲートには強制的にグランド電位が供給される。これにより、ＰＭＯＳトランジスター４０とＮＭＯＳトランジスター４２がともにオフし、電源からグランドに流れる電流が停止される。従って、スタンバイモード時は、差動増幅回路１の消費電力が低減される。
【００３６】
さらに、スタンバイモード時は、制御信号ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター１４がオンし、ＰＭＯＳトランジスター１０のゲートには強制的に電源電位が供給される。その結果、ＰＭＯＳトランジスター１０のゲートとバックゲートが同電位（電源電位）になり、ＰＭＯＳトランジスター１０にはチャネルが形成されない。同様に、ＰＭＯＳトランジスター２４がオンし、ＰＭＯＳトランジスター２０のゲートには強制的に電源電位が供給される。その結果、ＰＭＯＳトランジスター２０のゲートとバックゲートが同電位（電源電位）になり、ＰＭＯＳトランジスター２０にはチャネルが形成されない。
【００３７】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を抑制することができる。これにより、本実施形態の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を防ぐことができる。
【００３８】
なお、一般に、通常動作モード時は、ＮＩＮ入力端子とＰＩＮ入力端子が仮想短絡の状態で使用されるので、ＰＭＯＳトランジスター１０のバックゲートとゲートの電位差とＰＭＯＳトランジスター２０のバックゲートとゲートの電位差は等しい。そのため、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０にともにＮＢＴＩが発生しても、しきい値電圧のシフト量は同じになるため、差動増幅回路１に出力オフセット電圧は発生しない。
【００３９】
［変形例］
図２は、第１実施形態の変形例の差動増幅回路の構成図である。第１実施形態の変形例の差動増幅回路１は、図１の構成に対して、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８によるスイッチと、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８によるスイッチが追加されている。図２において、図１と同じ構成（要素）には同じ符号を付しており、図１との相違点のみ説明する。
【００４０】
ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８によるスイッチ（第４のスイッチ部の一例）は、ＮＩＮ端子とＰＭＯＳトランジスター１０のゲートとの間に接続されている。ＰＭＯＳトランジスター１６のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター１８のゲートには制御信号ＸＳＴＢが入力される。
【００４１】
ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８によるスイッチ（第５のスイッチ部の一例）は、ＰＩＮ端子とＰＭＯＳトランジスター２０のゲートとの間に接続されている。ＰＭＯＳトランジスター２６のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター２８のゲートには制御信号ＸＳＴＢが入力される。
【００４２】
通常動作モードでは、ＳＴＢがローレベル、ＸＳＴＢがハイレベルなので、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８がともにオンし、ＰＭＯＳトランジスター１０のゲートにはＮＩＮ端子から第１の信号が入力される。同様に、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８がともにオンし、ＰＭＯＳトランジスター２０のゲートにはＰＩＮ端子から第２の信号が入力される。
【００４３】
一方、スタンバイモードでは、ＳＴＢがハイレベル、ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８がともにオフし、ＰＭＯＳトランジスター１４がオンするので、ＮＩＮ入力端子の電位によらず、ＰＭＯＳトランジスター１０のゲートは電源電位になる。同様に、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８がともにオフし、ＰＭＯＳトランジスター２４がオンするので、ＰＩＮ入力端子の電位によらず、ＰＭＯＳトランジスター２０のゲートは電源電位になる。その結果、スタンバイモードでは、ＰＭＯＳトランジスター１０のゲートとバックゲートが必ず同電位（電源電位）になるため、ＰＭＯＳトランジスター１０にはチャネルが形成されない。同様に、ＰＭＯＳトランジスター２０のゲートとバックゲートが必ず同電位（電源電位）になるため、ＰＭＯＳトランジスター２０にはチャネルが形成されない。
【００４４】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を確実に抑制することができる。そのため、本変形例の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を確実に防ぐことができる。
【００４５】
（２）第２実施形態
図３は、第２実施形態の差動増幅回路の構成図である。第２実施形態の差動増幅回路１は、図１の構成に対して、ＰＭＯＳトランジスター１４とＰＭＯＳトランジスター２４が削除されるとともに、ＰＭＯＳトランジスター７０とＮＭＯＳトランジスター７２によるスイッチと、ＰＭＯＳトランジスター８０とＮＭＯＳトランジスター８２によるスイッチが追加されている。図３において、図１と同じ構成（要素）には同じ符号を付しており、図１との相違点のみ説明する。
【００４６】
ＰＭＯＳトランジスター７０とＮＭＯＳトランジスター７２によるスイッチ（第１のスイッチ部の一例）は、ＰＭＯＳトランジスター１０のゲートとバックゲートの間に接続されている。ＰＭＯＳトランジスター７０のゲートには制御信号ＸＳＴＢが入力され、ＮＭＯＳトランジスター７２のゲートには制御信号ＳＴＢが入力される。また、ＰＭＯＳトランジスター１０のバックゲートとソースが接続されている。
【００４７】
ＰＭＯＳトランジスター８０とＮＭＯＳトランジスター８２によるスイッチ（第２のスイッチ部の一例）は、ＰＭＯＳトランジスター２０のゲートとバックゲートの間に接続されている。ＰＭＯＳトランジスター８０のゲートには制御信号ＸＳＴＢが入力され、ＮＭＯＳトランジスター８２のゲートには制御信号ＳＴＢが入力される。また、ＰＭＯＳトランジスター２０のバックゲートとソースが接続されている。
【００４８】
通常動作モードでは、ＳＴＢがローレベル、ＸＳＴＢがハイレベルなので、ＰＭＯＳトランジスター７０とＮＭＯＳトランジスター７２がともにオフである。同様に、ＰＭＯＳトランジスター８０とＮＭＯＳトランジスター８２もともにオフである。そのため、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０は、ＮＩＮ端子から入力される第１の信号とＰＩＮ端子から入力される第２の信号の電位差を検知する差動対として機能する。また、ＮＭＯＳトランジスター１２とＮＭＯＳトランジスター２２は電流ミラー対として機能し、ＰＭＯＳトランジスター４０とＮＭＯＳトランジスター４２は、出力段を構成する。これにより、出力端子ＯＵＴには、第１の信号と第２の信号を差動増幅した信号が出力される。
【００４９】
ところで、ＮＭＯＳトランジスター１２のゲート−ソース間の電圧をｖｇｓｎ１、ＰＭＯＳトランジスター１０のドレイン−ソース間の電圧をｖｄｓｐ１、ＰＭＯＳトランジスター１０のゲート−ソース間の電圧をｖｇｓｐ１、ＰＭＯＳトランジスター３０のドレイン−ソース間の電圧をｖｄｓｐ２、電源電位をｖｄｄとすると、ＮＩＮ入力端子を介して入力される第１の信号の最小入力電圧ＶｉｎＬと最大入力電圧ＶｉｎＨは、それぞれ式（１）と式（２）で表される。
【００５０】
【数１】
【００５１】
【数２】
【００５２】
図１に示した第１実施形態の差動増幅回路では、ＰＭＯＳトランジスター１０は、バックゲートが電源に接続され、ソースがＰＭＯＳトランジスター３０のドレインと接続されているのに対して、図３に示した第２実施形態の差動増幅回路では、ＰＭＯＳトランジスター１０は、バックゲートとソースが接続されている。図１の回路では、ＰＭＯＳトランジスター１０のバックゲートの電位がソースの電位よりも高くなっており、バックゲートバイアス効果（基板効果）により、ＰＭＯＳトランジスター１０の閾値の絶対値が図２の回路よりも高くなっている。つまり、図１の回路のほうが、ＰＭＯＳトランジスター１０のゲート−ソース間電圧の絶対値｜ｖｇｓｐ１｜が高くなるため、式（１）、式（２）より、ＶｉｎＬとＶｉｎＨがより低くなる。逆に言えば、図３の回路構成にすることで、ＶｉｎＬとＶｉｎＨがより高くなるので、第１の信号の入力範囲を上側にシフトすることができる。ＰＩＮ入力端子を介して入力される第２の信号の入力範囲についても同様である。
【００５３】
一方、スタンバイモードでは、ＳＴＢがハイレベル、ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター７０とＮＭＯＳトランジスター７２がともにオンし、ＰＭＯＳトランジスター１０のゲートとバックゲートが同電位になる。同様に、ＰＭＯＳトランジスター８０とＮＭＯＳトランジスター８２がともにオンし、ＰＭＯＳトランジスター２０のゲートとバックゲートが同電位になる。その結果、スタンバイモードでは、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０にはともにチャネルが形成されない。
【００５４】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を確実に抑制することができる。そのため、本実施形態の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を防ぐことができる。
【００５５】
（３）第３実施形態
図４は、第３実施形態の差動増幅回路の構成図である。第３実施形態の差動増幅回路１は、図１の構成に対して、ＰＭＯＳトランジスター９０、ＮＭＯＳトランジスター９２及びＰＭＯＳトランジスター９４によるスイッチ（第３のスイッチ部の一例）が追加されている。図４において、図１と同じ構成（要素）には同じ符号を付しており、図１との相違点のみ説明する。
【００５６】
本実施形態では、ＰＭＯＳトランジスター１０のバックゲートとＰＭＯＳトランジスター２０のバックゲートが接続されている。ＰＭＯＳトランジスター９０とＮＭＯＳトランジスター９２は、ＰＭＯＳトランジスター１０のバックゲートとソース（ＰＭＯＳトランジスター２０のバックゲートとソース）の間に接続されている。ＰＭＯＳトランジスター９０のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター９２のゲートには制御信号ＸＳＴＢが入力される。
【００５７】
ＰＭＯＳトランジスター９４は、ＰＭＯＳトランジスター１０のバックゲート（ＰＭＯＳトランジスター２０のバックゲート）と電源の間に接続されている。ＰＭＯＳトランジスター９４のゲートには制御信号ＸＳＴＢが入力される。
【００５８】
通常動作モードでは、ＳＴＢがローレベル、ＸＳＴＢがハイレベルなので、ＰＭＯＳトランジスター９０とＮＭＯＳトランジスター９２がともにオンであり、ＰＭＯＳトランジスター９４がオフである。その結果、ＰＭＯＳトランジスター１０のバックゲートとソースは同電位になり、ＰＭＯＳトランジスター２０のバックゲートとソースも同電位になる。そのため、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０は、ＮＩＮ端子から入力される第１の信号とＰＩＮ端子から入力される第２の信号の電位差を検知する差動対として機能する。また、ＮＭＯＳトランジスター１２とＮＭＯＳトランジスター２２は電流ミラー対として機能し、ＰＭＯＳトランジスター４０とＮＭＯＳトランジスター４２は、出力段を構成する。これにより、出力端子ＯＵＴには、第１の信号と第２の信号を差動増幅した信号が出力される。
【００５９】
なお、図４の差動増幅回路は、図３の差動増幅回路と同様に、ＰＭＯＳトランジスター１０のバックゲートとソースを同電位にし、ＰＭＯＳトランジスター２０のバックゲートとソースを同電位にすることで、第１の信号と第２の信号の入力範囲を上側にシフトすることができる。
【００６０】
一方、スタンバイモードでは、ＳＴＢがハイレベル、ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター９０とＮＭＯＳトランジスター９２がともにオフし、ＰＭＯＳトランジスター９４がオンするので、ＰＭＯＳトランジスター１０のバックゲートとＰＭＯＳトランジスター２０のバックゲートには強制的に電源電位が供給される。
【００６１】
さらに、スタンバイモード時は、制御信号ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター１４がオンし、ＰＭＯＳトランジスター１０のゲートには強制的に電源電位が供給される。同様に、ＰＭＯＳトランジスター２４がオンし、ＰＭＯＳトランジスター２０のゲートには強制的に電源電位が供給される。その結果、スタンバイモードでは、ＰＭＯＳトランジスター１０のゲートとバックゲートが同電位（電源電位）になるため、ＰＭＯＳトランジスター１０にはチャネルが形成されない。同様に、ＰＭＯＳトランジスター２０のゲートとバックゲートが同電位（電源電位）になるため、ＰＭＯＳトランジスター２０にはチャネルが形成されない。
【００６２】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を抑制することができる。そのため、本実施形態の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を防ぐことができる。
【００６３】
［変形例］
図５は、第３実施形態の変形例の差動増幅回路の構成図である。第３実施形態の変形例の差動増幅回路１は、図４の構成に対して、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８によるスイッチと、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８によるスイッチが追加されている。図５において、図４と同じ構成（要素）には同じ符号を付しており、図１との相違点のみ説明する。
【００６４】
ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８によるスイッチ（第４のスイッチ部の一例）は、ＮＩＮ端子とＰＭＯＳトランジスター１０のゲートとの間に接続されている。ＰＭＯＳトランジスター１６のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター１８のゲートには制御信号ＸＳＴＢが入力される。
【００６５】
ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８によるスイッチ（第５のスイッチ部の一例）は、ＰＩＮ端子とＰＭＯＳトランジスター２０のゲートとの間に接続されている。ＰＭＯＳトランジスター２６のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター２８のゲートには制御信号ＸＳＴＢが入力される。
【００６６】
通常動作モードでは、ＳＴＢがローレベル、ＸＳＴＢがハイレベルなので、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８がともにオンし、ＰＭＯＳトランジスター１０のゲートにはＮＩＮ端子から第１の信号が入力される。同様に、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８がともにオンし、ＰＭＯＳトランジスター２０のゲートにはＰＩＮ端子から第２の信号が入力される。
【００６７】
一方、スタンバイモードでは、ＳＴＢがハイレベル、ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８がともにオフし、ＰＭＯＳトランジスター１４がオンするので、ＮＩＮ入力端子の電位によらず、ＰＭＯＳトランジスター１０のゲートは電源電位になる。同様に、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８がともにオフし、ＰＭＯＳトランジスター２４がオンするので、ＰＩＮ入力端子の電位によらず、ＰＭＯＳトランジスター２０のゲートは電源電位になる。また、ＰＭＯＳトランジスター９４がオンするので、ＰＭＯＳトランジスター１０のバックゲートとＰＭＯＳトランジスター２０のバックゲートはともに電源電位になる。その結果、スタンバイモードでは、ＰＭＯＳトランジスター１０のゲートとバックゲートが必ず同電位（電源電位）になるため、ＰＭＯＳトランジスター１０にはチャネルが形成されない。同様に、ＰＭＯＳトランジスター２０のゲートとバックゲートが必ず同電位（電源電位）になるため、ＰＭＯＳトランジスター２０にはチャネルが形成されない。
【００６８】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を確実に抑制することができる。そのため、本変形例の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を確実に防ぐことができる。
【００６９】
２．集積回路装置
図６は、集積回路装置の一例である角速度検出用ＩＣを用いた角速度検出装置（ジャイロセンサー）の構成例を示す図である。本実施形態の角速度検出装置２は、角速度検出用ＩＣ１００とセンサー素子１１０を含んで構成されている。
【００７０】
本実施形態のセンサー素子１１０は、２本の駆動振動腕とともにその間に１本の検出振動腕を有するいわゆるダブルＴ型の水晶振動片に２つの駆動電極と２つの検出電極が形成され、不図示のパッケージに封止されている。
【００７１】
センサー素子１１０の２本の駆動振動腕は、駆動信号として交流電圧信号が与えられると、逆圧電効果によって、互いの先端が接近と離間を繰り返す屈曲振動（励振振動）をする。この２本の駆動振動腕の屈曲振動の振幅が等しければ、２本の駆動振動腕は検出振動腕に対して常に線対称な関係で屈曲振動をするので、検出振動腕は振動を起こさない。
【００７２】
この状態で、センサー素子１１０の励振振動面に垂直な軸を回転軸とする角速度が加わると、２本の駆動振動腕は、屈曲振動の方向と回転軸の両方に垂直な方向にコリオリの力を得る。その結果、２本の駆動振動腕の屈曲振動の対称性が崩れ、検出振動腕は、バランスを保つように屈曲振動をする。このコリオリ力に伴う検出振動腕の屈曲振動と駆動振動腕の屈曲振動（励振振動）とは位相が９０°ずれている。
【００７３】
ただし、実際には、コリオリ力が加わっていなくても２本の駆動振動腕の屈曲振動の振幅がわずかに異なるため、検出振動腕はバランスを保つようにわずかに屈曲振動をする。この屈曲振動は漏れ振動と呼ばれ、駆動信号とは同位相である。そして、圧電効果によってこれらの屈曲振動に基づく逆位相（位相が１８０°異なる）の交流電荷が２つの検出電極に発生する。コリオリ力に基づいて発生する交流電荷は、コリオリ力の大きさ（言い換えれば、センサー素子１１０に加わる角速度の大きさ）に応じて変化するのに対して、漏れ振動に基づいて発生する交流電荷は、センサー素子１１０に加わる角速度の大きさに関係せず一定である。
【００７４】
センサー素子１１０の２つの駆動電極は、それぞれ角速度検出用ＩＣ１００の外部出力端子１０１と外部入力端子１０２に接続されている。また、センサー素子１１０の２つの検出電極は、それぞれ角速度検出用ＩＣ１００の外部入力端子１０３，１０４と接続されている。
【００７５】
角速度検出用ＩＣ１００は、駆動回路２００、検出回路３００、電源回路４００、基準回路５００を含んで構成されており、センサー素子１１０を発振駆動するとともに、センサー素子１１０の検出信号に基づいて、角速度の大きさに応じた電圧の信号（角速度信号）を生成する処理を行う。
【００７６】
電源回路４００は、外部入力端子１０５から供給される電源電圧から、角速度検出用ＩＣ１００の内部の電源電圧を生成する。
【００７７】
基準回路５００は、電源回路４００が生成する電源電圧から基準電圧や定電流を生成し、駆動回路２００と検出回路３００に供給する。
【００７８】
駆動回路２００は、Ｉ／Ｖ変換回路（電流電圧変換回路）２１０、コンパレーター２２０及びＡＧＣ（Automatic Gain Control）回路２３０及を含んで構成されている。
【００７９】
Ｉ／Ｖ変換回路２１０は、センサー素子１１０の励振振動により一方の駆動電極に発生した水晶電流が外部入力端子１０２を介して入力され、この水晶電流を交流電圧信号に変換する。
【００８０】
Ｉ／Ｖ変換回路２１０から出力された交流電圧信号は、コンパレーター２２０及びＡＧＣ回路２３０に入力される。コンパレーター２２０は、入力された交流電圧信号の電圧を２値化信号（方形波電圧信号）に変換して出力する。
【００８１】
ＡＧＣ回路２３０は、Ｉ／Ｖ変換回路２１０が出力する交流電圧信号の振幅に応じて、コンパレーター２２０が出力する２値化信号の振幅を変化させ、水晶電流が一定に保持されるように制御する。コンパレーター２２０が出力する２値化信号は、外部出力端子１０１を介してセンサー素子１１０の他方の駆動電極に供給される。
【００８２】
このように、駆動回路２００を介する発振ループにより、センサー素子１１０は所定の駆動振動を継続して励振している。
【００８３】
検出回路３００は、チャージアンプ３１０，３１２、差動アンプ３１４、ハイパスフィルター３１６、アンプ３１８、同期検波回路３２０、アンプ３２２、ローパスフィルター３２４、アンプ３２６を含んで構成されている。
【００８４】
チャージアンプ３１０には、外部入力端子１０３を介してセンサー素子１１０の一方の検出電極から角速度成分と振動漏れ成分を含む交流電荷が入力される。同様に、チャージアンプ３１２には、外部入力端子１０４を介してセンサー素子１１０の他方の検出電極から角速度成分と振動漏れ成分を含む交流電荷が入力される。このチャージアンプ３１０及び３１２は、それぞれ入力された交流電荷を交流電圧信号に変換する。チャージアンプ３１０の出力信号とチャージアンプ３１２の出力信号の位相は互いに逆位相である（１８０°ずれている）。
【００８５】
差動アンプ３１４は、チャージアンプ３１０の出力信号とチャージアンプ３１２の出力信号を差動増幅する。差動アンプ３１４により、同相成分はキャンセルされ、逆相成分は加算増幅される。
【００８６】
ハイパスフィルター３１６は、差動アンプ３１４の出力信号に含まれる直流成分をキャンセルし、アンプ３１８は、ハイパスフィルター３１６の出力信号を増幅する。
【００８７】
同期検波回路３２０は、アンプ３１８の出力信号をコンパレーター２２０が出力する２値化信号で同期検波する。同期検波回路３２０は、例えば、２値化信号の電圧レベルが基準電圧よりも高い時はアンプ３１８の出力信号をそのまま選択し、２値化信号の電圧レベルが基準電圧よりも低い時はアンプ３１８の出力信号を基準電圧に対して反転した信号を選択するスイッチ回路として構成することができる。
【００８８】
アンプ３１８の出力信号には角速度成分と振動漏れ成分が含まれているが、この角速度成分はコンパレーター２２０が出力する２値化信号と同位相であるのに対して、振動漏れ成分は逆位相である。そのため、同期検波回路３２０により角速度成分は検波されるが、振動漏れ成分は検波されないようになっている。
【００８９】
アンプ３２２は同期検波回路３２０の出力信号を増幅又は減衰させて所望の電圧レベルの信号を出力し、ローパスフィルター３２４はアンプ３２２の出力信号に含まれる高周波成分を除去するとともに仕様で決められる周波数範囲の信号を抽出する。
【００９０】
ローパスフィルター３２４の出力信号は、アンプ３２６で所望の電圧レベルの信号に増幅又は減衰される。このアンプ３２６の出力信号は、角速度に応じた電圧レベルの信号（角速度信号）であり、外部出力端子１０６を介して外部に出力される。
【００９１】
例えば、Ｉ／Ｖ変換回路２１０、チャージアンプ３１０，３１２、差動アンプ３１４、アンプ３１８，３２２，３２６などに本実施形態の差動増幅回路を用いることにより、長期間にわたり安定した検出動作が可能な信頼性の高い集積回路装置及び角速度検出装置を実現することができる。
【００９２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９３】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００９４】
１ 差動増幅回路、２ 角速度検出装置、１０ ＰＭＯＳトランジスター、１２ ＮＭＯＳトランジスター、１４ ＰＭＯＳトランジスター、１６ ＰＭＯＳトランジスター、１８ ＮＭＯＳトランジスター、２０ ＰＭＯＳトランジスター、２２ ＮＭＯＳトランジスター、２４ ＰＭＯＳトランジスター、２６ ＰＭＯＳトランジスター、２８ ＮＭＯＳトランジスター、３０ ＰＭＯＳトランジスター、４０ ＰＭＯＳトランジスター、４２ ＮＭＯＳトランジスター、５０ ＰＭＯＳトランジスター、５２ ＮＭＯＳトランジスター、６０ ＰＭＯＳトランジスター、６２ 定電流源、７０ ＰＭＯＳトランジスター、７２ ＮＭＯＳトランジスター、８０ ＰＭＯＳトランジスター、８２ ＮＭＯＳトランジスター、９０ ＰＭＯＳトランジスター、９２ ＮＭＯＳトランジスター、９４ ＰＭＯＳトランジスター、１００ 角速度検出用ＩＣ、１１０ センサー素子、１０１ 外部出力端子、１０２，１０３，１０４，１０５ 外部入力端子、１０６ 外部出力端子、２００ 駆動回路、２１０ Ｉ／Ｖ変換回路（電流電圧変換回路）、２２０ コンパレーター、２３０ ＡＧＣ回路、３００ 検出回路、３１０，３１２ チャージアンプ、３１４ 差動アンプ、３１６ ハイパスフィルター、３１８ アンプ、３２０ 同期検波回路、３２２ アンプ、３２４ ローパスフィルター、３２６ アンプ、４００ 基準回路、５００ 電源回路
【技術分野】
【０００１】
本発明は、差動増幅回路及び集積回路装置に関する。
【背景技術】
【０００２】
差動信号を増幅して出力する差動増幅回路（オペアンプ）は、基本回路として様々なアナログ回路に使用されている。特に、集積回路装置（ＩＣ）の設計では、ＭＯＳトランジスターを用いて差動増幅回路を構成する場合が多いが、ＭＯＳトランジスターの劣化により差動増幅回路としての正常な機能が失われるおそれがあり、その対策が重要になる。ＭＯＳトランジスターの劣化要因の１つとしてＮＢＴＩ（Negative Bias Temperature Instability）が知られている。これは、ゲートに印加される電圧や温度の影響により、長時間にわたってチャネルが形成されることでＰＭＯＳトランジスターのしきい値電圧が時間の経過とともに変化する現象である。
【０００３】
特許文献１では、ある製造プロセスで試作されたＬＳＩにおいて、ＰＭＯＳトランジスターが、ＮＢＴＩモードよりもＰＢＴＩ（Positive Bias Temperature Instability）モードにおいて、しきい値電圧の経時変化がより大きく生じることが実験上で判明したため、スタンバイモード時には、ＰＭＯＳトランジスターのバックゲートに所定の電位を印加することでＮＢＴＩモードに設定するというものである。これにより、スタンバイモード時に発生するスタビリティ特性に起因するＭＯＳトランジスターの劣化が抑制され、オペアンプ回路の特性劣化を回避することが可能になるとしている。なお、ＮＢＴＩモードとＰＢＴＩモードの違いは、ＰＭＯＳトランジスターのゲート電界の方向の違いによる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３５４１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の手法では、スタンバイモード時に、入力用の差動対を構成する２つのＰＭＯＳトランジスターのゲート電圧の値によっては、ＮＢＴＩを発生させるため、２つの差動入力信号の電位に差があると２つのＰＭＯＳトランジスターのしきい値電圧のシフト量が異なる可能性がある。２つのＰＭＯＳトランジスターのしきい値電圧のシフト量が異なると、オペアンプ回路の出力にオフセット電圧が発生し、差動増幅回路としての正常な機能が失われる。従って、特許文献１の手法は、オペアンプ回路の特性劣化を確実に回避できるものではない。
【０００６】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、差動対を構成する２つのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を防ぐことにより出力オフセット電圧の発生を抑制可能な差動増幅回路及び集積回路装置を提供することができる。
【課題を解決するための手段】
【０００７】
（１）本発明は、第１の信号と第２の信号を差動増幅する差動増幅回路であって、前記第１の信号が入力される第１のＰＭＯＳトランジスターと、前記第２の信号が入力される第２のＰＭＯＳトランジスターと、制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするか否かを選択する第１のスイッチ部と、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするか否かを選択する第２のスイッチ部と、を含む、差動増幅回路である。
【０００８】
本発明によれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にすることができる。つまり、本実施形態によれば、制御信号に基づいて、第１のＰＭＯＳトランジスターと第２のＰＭＯＳトランジスターにともにチャネルが形成されないようにすることができるので、これらのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を抑制することができる。これにより、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【０００９】
（２）この差動増幅回路において、前記制御信号は、スタンバイモードか否かを示す信号であり、前記第１のスイッチ部は、前記制御信号がスタンバイモードを示す時、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にし、前記第２のスイッチ部は、前記制御信号がスタンバイモードを示す時、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするようにしてもよい。
【００１０】
一般に、通常動作モードでは、仮想短絡により第１の信号の電位と第２の信号の電位が同じになるため、ＮＢＴＩが発生しても第１のＰＭＯＳトランジスターのしきい値電圧のシフト量と第２のＰＭＯＳトランジスターのしきい値電圧のシフト量が同じになるため、差動増幅回路の出力にオフセット電圧は発生しない。一方、スタンバイモードでは、第１のＰＭＯＳトランジスターのゲートとバックゲートが同電位になるとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートが同電位になるので、これらのＰＭＯＳトランジスターにはともにチャネルが形成されない。従って、スタンバイモードにおいて、これらのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を防ぎ、差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００１１】
（３）この差動増幅回路において、前記第１のＰＭＯＳトランジスターのバックゲート及び前記第２のＰＭＯＳトランジスターのバックゲートに第１の電位が供給され、前記第１のスイッチ部は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択し、前記第２のスイッチ部は、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択するようにしてもよい。
【００１２】
このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートとバックゲート、第２のＰＭＯＳトランジスターのゲートとバックゲートをすべて第１の電位にすることができる。これにより、これらのＰＭＯＳトランジスターにはともにチャネルが形成されないので、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００１３】
（４）この差動増幅回路において、前記第１のスイッチ部は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを接続するか否かを選択し、前記第２のスイッチ部は、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを接続するか否かを選択するようにしてもよい。
【００１４】
このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にすることができる。これにより、これらのＰＭＯＳトランジスターにはともにチャネルが形成されないので、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００１５】
（５）この差動増幅回路は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのバックゲートとソースを接続するとともに前記第２のＰＭＯＳトランジスターのバックゲートとソースを接続するか、前記第１のＰＭＯＳトランジスターのバックゲート及び前記第２のＰＭＯＳトランジスターのバックゲートに第１の電位を供給するかを選択する第３のスイッチ部をさらに含み、前記第１のスイッチ部は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択し、前記第２のスイッチ部は、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択するようにしてもよい。
【００１６】
このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートとバックゲートを第１の電位にするとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートを第１の電位にすることができる。これにより、これらのＰＭＯＳトランジスターにはともにチャネルが形成されないので、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００１７】
また、このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのバックゲートとソースを同電位にするとともに第２のＰＭＯＳトランジスターのバックゲートとソースを同電位にすることができる。これにより、第１のＰＭＯＳトランジスターと第２のＰＭＯＳトランジスターにおけるバックゲートバイアス効果（基板効果）を発生させず、入力電圧範囲の上限を高くすることができる。
【００１８】
（６）この差動増幅回路は、前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の信号を供給するか否かを選択する第４のスイッチ部と、前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第２の信号を供給するか否かを選択する第５のスイッチ部と、をさらに含むようにしてもよい。
【００１９】
このようにすれば、制御信号に基づいて、第１のＰＭＯＳトランジスターのゲートに第１の信号が入力されないようにするとともに、第２のＰＭＯＳトランジスターのゲートに第２の信号が入力されないようにすることができる。従って、第１の信号の電位や第２の信号の電位に関係なく、第１のＰＭＯＳトランジスターのゲートとバックゲートを確実に同電位にするとともに、第２のＰＭＯＳトランジスターのゲートとバックゲートを確実に同電位にすることができる。これにより、これらのＰＭＯＳトランジスターにはともにチャネルが形成されないので、ＮＢＴＩに起因する差動増幅回路の出力オフセット電圧の発生を抑制することができる。
【００２０】
（７）本発明は、上記のいずれかの差動増幅回路を含む、集積回路装置である。
【図面の簡単な説明】
【００２１】
【図１】第１実施形態の差動増幅回路の構成図。
【図２】第１実施形態の変形例の差動増幅回路の構成図。
【図３】第２実施形態の差動増幅回路の構成図。
【図４】第３実施形態の差動増幅回路の構成図。
【図５】第３実施形態の変形例の差動増幅回路の構成図。
【図６】集積回路装置の一例である角速度検出用ＩＣを用いた角速度検出装置（ジャイロセンサー）の構成例を示す図。
【発明を実施するための形態】
【００２２】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２３】
１．差動増幅回路
（１）第１実施形態
図１は、第１実施形態の差動増幅回路の構成図である。第１実施形態の差動増幅回路１は、ＰＭＯＳトランジスター１０，１４，２０，２４，３０，４０，５０とＮＭＯＳトランジスター１２，２２，４２，５２を含んで構成されている。
【００２４】
ＰＭＯＳトランジスター３０のソースとＰＭＯＳトランジスター４０のソースは電源に接続されている。ＰＭＯＳトランジスター３０のゲートとＰＭＯＳトランジスター４０のゲートには、ＰＭＯＳトランジスター６０のゲート及びドレインが接続されており、ＰＭＯＳトランジスター６０のドレインとグランドの間に定電流源６２が接続されている。また、ＰＭＯＳトランジスター３０のゲート（ＰＭＯＳトランジスター４０のゲート）と電源の間に、ＰＭＯＳトランジスター５０が接続されている。
【００２５】
ＰＭＯＳトランジスター１０（第１のＰＭＯＳトランジスターの一例）のゲートは、ＮＩＮ入力端子に接続されている。また、ＰＭＯＳトランジスター１０のゲートと電源の間に、ＰＭＯＳトランジスター１４（第１のスイッチ部の一例）が接続されている。
【００２６】
ＰＭＯＳトランジスター２０（第２のＰＭＯＳトランジスターの一例）のゲートは、ＰＩＮ入力端子に接続されている。また、ＰＭＯＳトランジスター２０のゲートと電源の間に、ＰＭＯＳトランジスター２４（第２のスイッチ部の一例）が接続されている。
【００２７】
ＰＭＯＳトランジスター１０のバックゲートとＰＭＯＳトランジスター２０のバックゲートは、ともに電源に接続されており、電源電位（第１の電位の一例）が供給されている。
【００２８】
ＰＭＯＳトランジスター１０のソースとＰＭＯＳトランジスター２０のソースは、ＰＭＯＳトランジスター３０のドレインに共通接続されている。
【００２９】
ＰＭＯＳトランジスター１０のドレインは、ＮＭＯＳトランジスター１２のゲート及びドレインとＮＭＯＳトランジスター２２のゲートに接続されており、ＰＭＯＳトランジスター２０のドレインは、ＮＭＯＳトランジスター２２のドレインとＮＭＯＳトランジスター４２のゲートに接続されている。また、ＮＭＯＳトランジスター１２のソースとＮＭＯＳトランジスター２２のソースはグランドに接続されている。
【００３０】
ＮＭＯＳトランジスター４２のソースはグランドに接続され、ＮＭＯＳトランジスター４２のドレインとＰＭＯＳトランジスター４０のドレインはＯＵＴ出力端子に共通接続されている。また、ＮＭＯＳトランジスター４２のゲートとグランドの間に、ＮＭＯＳトランジスター５２が接続されている。
【００３１】
本実施形態の差動増幅回路１は、スタンバイモードか否かを示す制御信号ＳＴＢとＸＳＴＢが入力され、通常動作モード（非スタンバイモード）かスタンバイモードのいずれかに設定される。制御信号ＳＴＢは、スタンバイモード時にハイレベル、通常動作モード時にローレベルに設定される信号であり、制御信号ＸＳＴＢは、スタンバイモード時にローレベル、通常動作モード時にハイレベルに設定される信号である。
【００３２】
制御信号ＳＴＢは、ＮＭＯＳトランジスター５２のゲートに入力され、制御信号ＸＳＴＢは、ＰＭＯＳトランジスター１４，２４，５０の各ゲートに入力される。
【００３３】
通常動作モードでは、制御信号ＳＴＢがローレベル、制御信号ＸＳＴＢがハイレベルなので、ＮＭＯＳトランジスター５２、ＰＭＯＳトランジスター１４，２４，５０はすべてオフしている。従って、ＰＭＯＳトランジスター６０とＰＭＯＳトランジスター３０により電流ミラー回路が構成され、ＰＭＯＳトランジスター３０には定電流が流れる。同様に、ＰＭＯＳトランジスター６０とＰＭＯＳトランジスター４０により電流ミラー回路が構成され、ＰＭＯＳトランジスター４０には定電流が流れる。
【００３４】
また、通常動作モード時は、ＰＭＯＳトランジスター１０のゲートにはＮＩＮ入力端子を介して第１の信号が入力され、ＰＭＯＳトランジスター２０のゲートにはＰＩＮ入力端子を介して第２の信号が入力される。そして、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０には、ＰＭＯＳトランジスター３０を流れる定電流が第１の信号と第２の信号の電位差に応じて分配された各電流が流れる。すなわち、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０は、第１の信号と第２の信号の電位差を検知する差動対として機能する。また、ＮＭＯＳトランジスター１２とＮＭＯＳトランジスター２２は電流ミラー対として機能し、ＰＭＯＳトランジスター４０とＮＭＯＳトランジスター４２は、出力段を構成する。これにより、出力端子ＯＵＴには、第１の信号と第２の信号を差動増幅した信号が出力される。
【００３５】
一方、スタンバイモードでは、制御信号ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター５０がオンする。そのため、ＰＭＯＳトランジスター３０のゲートには強制的に電源電位が供給される。これにより、ＰＭＯＳトランジスター３０がオフし、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０への電流の供給が停止される。ＰＭＯＳトランジスター５０がオンすることで、ＰＭＯＳトランジスター４０のゲートにも強制的に電源電位が供給される。また、スタンバイモード時は、制御信号ＳＴＢがハイレベルなので、ＮＭＯＳトランジスター４２のゲートには強制的にグランド電位が供給される。これにより、ＰＭＯＳトランジスター４０とＮＭＯＳトランジスター４２がともにオフし、電源からグランドに流れる電流が停止される。従って、スタンバイモード時は、差動増幅回路１の消費電力が低減される。
【００３６】
さらに、スタンバイモード時は、制御信号ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター１４がオンし、ＰＭＯＳトランジスター１０のゲートには強制的に電源電位が供給される。その結果、ＰＭＯＳトランジスター１０のゲートとバックゲートが同電位（電源電位）になり、ＰＭＯＳトランジスター１０にはチャネルが形成されない。同様に、ＰＭＯＳトランジスター２４がオンし、ＰＭＯＳトランジスター２０のゲートには強制的に電源電位が供給される。その結果、ＰＭＯＳトランジスター２０のゲートとバックゲートが同電位（電源電位）になり、ＰＭＯＳトランジスター２０にはチャネルが形成されない。
【００３７】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を抑制することができる。これにより、本実施形態の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を防ぐことができる。
【００３８】
なお、一般に、通常動作モード時は、ＮＩＮ入力端子とＰＩＮ入力端子が仮想短絡の状態で使用されるので、ＰＭＯＳトランジスター１０のバックゲートとゲートの電位差とＰＭＯＳトランジスター２０のバックゲートとゲートの電位差は等しい。そのため、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０にともにＮＢＴＩが発生しても、しきい値電圧のシフト量は同じになるため、差動増幅回路１に出力オフセット電圧は発生しない。
【００３９】
［変形例］
図２は、第１実施形態の変形例の差動増幅回路の構成図である。第１実施形態の変形例の差動増幅回路１は、図１の構成に対して、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８によるスイッチと、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８によるスイッチが追加されている。図２において、図１と同じ構成（要素）には同じ符号を付しており、図１との相違点のみ説明する。
【００４０】
ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８によるスイッチ（第４のスイッチ部の一例）は、ＮＩＮ端子とＰＭＯＳトランジスター１０のゲートとの間に接続されている。ＰＭＯＳトランジスター１６のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター１８のゲートには制御信号ＸＳＴＢが入力される。
【００４１】
ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８によるスイッチ（第５のスイッチ部の一例）は、ＰＩＮ端子とＰＭＯＳトランジスター２０のゲートとの間に接続されている。ＰＭＯＳトランジスター２６のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター２８のゲートには制御信号ＸＳＴＢが入力される。
【００４２】
通常動作モードでは、ＳＴＢがローレベル、ＸＳＴＢがハイレベルなので、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８がともにオンし、ＰＭＯＳトランジスター１０のゲートにはＮＩＮ端子から第１の信号が入力される。同様に、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８がともにオンし、ＰＭＯＳトランジスター２０のゲートにはＰＩＮ端子から第２の信号が入力される。
【００４３】
一方、スタンバイモードでは、ＳＴＢがハイレベル、ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８がともにオフし、ＰＭＯＳトランジスター１４がオンするので、ＮＩＮ入力端子の電位によらず、ＰＭＯＳトランジスター１０のゲートは電源電位になる。同様に、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８がともにオフし、ＰＭＯＳトランジスター２４がオンするので、ＰＩＮ入力端子の電位によらず、ＰＭＯＳトランジスター２０のゲートは電源電位になる。その結果、スタンバイモードでは、ＰＭＯＳトランジスター１０のゲートとバックゲートが必ず同電位（電源電位）になるため、ＰＭＯＳトランジスター１０にはチャネルが形成されない。同様に、ＰＭＯＳトランジスター２０のゲートとバックゲートが必ず同電位（電源電位）になるため、ＰＭＯＳトランジスター２０にはチャネルが形成されない。
【００４４】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を確実に抑制することができる。そのため、本変形例の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を確実に防ぐことができる。
【００４５】
（２）第２実施形態
図３は、第２実施形態の差動増幅回路の構成図である。第２実施形態の差動増幅回路１は、図１の構成に対して、ＰＭＯＳトランジスター１４とＰＭＯＳトランジスター２４が削除されるとともに、ＰＭＯＳトランジスター７０とＮＭＯＳトランジスター７２によるスイッチと、ＰＭＯＳトランジスター８０とＮＭＯＳトランジスター８２によるスイッチが追加されている。図３において、図１と同じ構成（要素）には同じ符号を付しており、図１との相違点のみ説明する。
【００４６】
ＰＭＯＳトランジスター７０とＮＭＯＳトランジスター７２によるスイッチ（第１のスイッチ部の一例）は、ＰＭＯＳトランジスター１０のゲートとバックゲートの間に接続されている。ＰＭＯＳトランジスター７０のゲートには制御信号ＸＳＴＢが入力され、ＮＭＯＳトランジスター７２のゲートには制御信号ＳＴＢが入力される。また、ＰＭＯＳトランジスター１０のバックゲートとソースが接続されている。
【００４７】
ＰＭＯＳトランジスター８０とＮＭＯＳトランジスター８２によるスイッチ（第２のスイッチ部の一例）は、ＰＭＯＳトランジスター２０のゲートとバックゲートの間に接続されている。ＰＭＯＳトランジスター８０のゲートには制御信号ＸＳＴＢが入力され、ＮＭＯＳトランジスター８２のゲートには制御信号ＳＴＢが入力される。また、ＰＭＯＳトランジスター２０のバックゲートとソースが接続されている。
【００４８】
通常動作モードでは、ＳＴＢがローレベル、ＸＳＴＢがハイレベルなので、ＰＭＯＳトランジスター７０とＮＭＯＳトランジスター７２がともにオフである。同様に、ＰＭＯＳトランジスター８０とＮＭＯＳトランジスター８２もともにオフである。そのため、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０は、ＮＩＮ端子から入力される第１の信号とＰＩＮ端子から入力される第２の信号の電位差を検知する差動対として機能する。また、ＮＭＯＳトランジスター１２とＮＭＯＳトランジスター２２は電流ミラー対として機能し、ＰＭＯＳトランジスター４０とＮＭＯＳトランジスター４２は、出力段を構成する。これにより、出力端子ＯＵＴには、第１の信号と第２の信号を差動増幅した信号が出力される。
【００４９】
ところで、ＮＭＯＳトランジスター１２のゲート−ソース間の電圧をｖｇｓｎ１、ＰＭＯＳトランジスター１０のドレイン−ソース間の電圧をｖｄｓｐ１、ＰＭＯＳトランジスター１０のゲート−ソース間の電圧をｖｇｓｐ１、ＰＭＯＳトランジスター３０のドレイン−ソース間の電圧をｖｄｓｐ２、電源電位をｖｄｄとすると、ＮＩＮ入力端子を介して入力される第１の信号の最小入力電圧ＶｉｎＬと最大入力電圧ＶｉｎＨは、それぞれ式（１）と式（２）で表される。
【００５０】
【数１】
【００５１】
【数２】
【００５２】
図１に示した第１実施形態の差動増幅回路では、ＰＭＯＳトランジスター１０は、バックゲートが電源に接続され、ソースがＰＭＯＳトランジスター３０のドレインと接続されているのに対して、図３に示した第２実施形態の差動増幅回路では、ＰＭＯＳトランジスター１０は、バックゲートとソースが接続されている。図１の回路では、ＰＭＯＳトランジスター１０のバックゲートの電位がソースの電位よりも高くなっており、バックゲートバイアス効果（基板効果）により、ＰＭＯＳトランジスター１０の閾値の絶対値が図２の回路よりも高くなっている。つまり、図１の回路のほうが、ＰＭＯＳトランジスター１０のゲート−ソース間電圧の絶対値｜ｖｇｓｐ１｜が高くなるため、式（１）、式（２）より、ＶｉｎＬとＶｉｎＨがより低くなる。逆に言えば、図３の回路構成にすることで、ＶｉｎＬとＶｉｎＨがより高くなるので、第１の信号の入力範囲を上側にシフトすることができる。ＰＩＮ入力端子を介して入力される第２の信号の入力範囲についても同様である。
【００５３】
一方、スタンバイモードでは、ＳＴＢがハイレベル、ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター７０とＮＭＯＳトランジスター７２がともにオンし、ＰＭＯＳトランジスター１０のゲートとバックゲートが同電位になる。同様に、ＰＭＯＳトランジスター８０とＮＭＯＳトランジスター８２がともにオンし、ＰＭＯＳトランジスター２０のゲートとバックゲートが同電位になる。その結果、スタンバイモードでは、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０にはともにチャネルが形成されない。
【００５４】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を確実に抑制することができる。そのため、本実施形態の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を防ぐことができる。
【００５５】
（３）第３実施形態
図４は、第３実施形態の差動増幅回路の構成図である。第３実施形態の差動増幅回路１は、図１の構成に対して、ＰＭＯＳトランジスター９０、ＮＭＯＳトランジスター９２及びＰＭＯＳトランジスター９４によるスイッチ（第３のスイッチ部の一例）が追加されている。図４において、図１と同じ構成（要素）には同じ符号を付しており、図１との相違点のみ説明する。
【００５６】
本実施形態では、ＰＭＯＳトランジスター１０のバックゲートとＰＭＯＳトランジスター２０のバックゲートが接続されている。ＰＭＯＳトランジスター９０とＮＭＯＳトランジスター９２は、ＰＭＯＳトランジスター１０のバックゲートとソース（ＰＭＯＳトランジスター２０のバックゲートとソース）の間に接続されている。ＰＭＯＳトランジスター９０のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター９２のゲートには制御信号ＸＳＴＢが入力される。
【００５７】
ＰＭＯＳトランジスター９４は、ＰＭＯＳトランジスター１０のバックゲート（ＰＭＯＳトランジスター２０のバックゲート）と電源の間に接続されている。ＰＭＯＳトランジスター９４のゲートには制御信号ＸＳＴＢが入力される。
【００５８】
通常動作モードでは、ＳＴＢがローレベル、ＸＳＴＢがハイレベルなので、ＰＭＯＳトランジスター９０とＮＭＯＳトランジスター９２がともにオンであり、ＰＭＯＳトランジスター９４がオフである。その結果、ＰＭＯＳトランジスター１０のバックゲートとソースは同電位になり、ＰＭＯＳトランジスター２０のバックゲートとソースも同電位になる。そのため、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０は、ＮＩＮ端子から入力される第１の信号とＰＩＮ端子から入力される第２の信号の電位差を検知する差動対として機能する。また、ＮＭＯＳトランジスター１２とＮＭＯＳトランジスター２２は電流ミラー対として機能し、ＰＭＯＳトランジスター４０とＮＭＯＳトランジスター４２は、出力段を構成する。これにより、出力端子ＯＵＴには、第１の信号と第２の信号を差動増幅した信号が出力される。
【００５９】
なお、図４の差動増幅回路は、図３の差動増幅回路と同様に、ＰＭＯＳトランジスター１０のバックゲートとソースを同電位にし、ＰＭＯＳトランジスター２０のバックゲートとソースを同電位にすることで、第１の信号と第２の信号の入力範囲を上側にシフトすることができる。
【００６０】
一方、スタンバイモードでは、ＳＴＢがハイレベル、ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター９０とＮＭＯＳトランジスター９２がともにオフし、ＰＭＯＳトランジスター９４がオンするので、ＰＭＯＳトランジスター１０のバックゲートとＰＭＯＳトランジスター２０のバックゲートには強制的に電源電位が供給される。
【００６１】
さらに、スタンバイモード時は、制御信号ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター１４がオンし、ＰＭＯＳトランジスター１０のゲートには強制的に電源電位が供給される。同様に、ＰＭＯＳトランジスター２４がオンし、ＰＭＯＳトランジスター２０のゲートには強制的に電源電位が供給される。その結果、スタンバイモードでは、ＰＭＯＳトランジスター１０のゲートとバックゲートが同電位（電源電位）になるため、ＰＭＯＳトランジスター１０にはチャネルが形成されない。同様に、ＰＭＯＳトランジスター２０のゲートとバックゲートが同電位（電源電位）になるため、ＰＭＯＳトランジスター２０にはチャネルが形成されない。
【００６２】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を抑制することができる。そのため、本実施形態の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を防ぐことができる。
【００６３】
［変形例］
図５は、第３実施形態の変形例の差動増幅回路の構成図である。第３実施形態の変形例の差動増幅回路１は、図４の構成に対して、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８によるスイッチと、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８によるスイッチが追加されている。図５において、図４と同じ構成（要素）には同じ符号を付しており、図１との相違点のみ説明する。
【００６４】
ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８によるスイッチ（第４のスイッチ部の一例）は、ＮＩＮ端子とＰＭＯＳトランジスター１０のゲートとの間に接続されている。ＰＭＯＳトランジスター１６のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター１８のゲートには制御信号ＸＳＴＢが入力される。
【００６５】
ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８によるスイッチ（第５のスイッチ部の一例）は、ＰＩＮ端子とＰＭＯＳトランジスター２０のゲートとの間に接続されている。ＰＭＯＳトランジスター２６のゲートには制御信号ＳＴＢが入力され、ＮＭＯＳトランジスター２８のゲートには制御信号ＸＳＴＢが入力される。
【００６６】
通常動作モードでは、ＳＴＢがローレベル、ＸＳＴＢがハイレベルなので、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８がともにオンし、ＰＭＯＳトランジスター１０のゲートにはＮＩＮ端子から第１の信号が入力される。同様に、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８がともにオンし、ＰＭＯＳトランジスター２０のゲートにはＰＩＮ端子から第２の信号が入力される。
【００６７】
一方、スタンバイモードでは、ＳＴＢがハイレベル、ＸＳＴＢがローレベルなので、ＰＭＯＳトランジスター１６とＮＭＯＳトランジスター１８がともにオフし、ＰＭＯＳトランジスター１４がオンするので、ＮＩＮ入力端子の電位によらず、ＰＭＯＳトランジスター１０のゲートは電源電位になる。同様に、ＰＭＯＳトランジスター２６とＮＭＯＳトランジスター２８がともにオフし、ＰＭＯＳトランジスター２４がオンするので、ＰＩＮ入力端子の電位によらず、ＰＭＯＳトランジスター２０のゲートは電源電位になる。また、ＰＭＯＳトランジスター９４がオンするので、ＰＭＯＳトランジスター１０のバックゲートとＰＭＯＳトランジスター２０のバックゲートはともに電源電位になる。その結果、スタンバイモードでは、ＰＭＯＳトランジスター１０のゲートとバックゲートが必ず同電位（電源電位）になるため、ＰＭＯＳトランジスター１０にはチャネルが形成されない。同様に、ＰＭＯＳトランジスター２０のゲートとバックゲートが必ず同電位（電源電位）になるため、ＰＭＯＳトランジスター２０にはチャネルが形成されない。
【００６８】
従って、本実施形態によれば、スタンバイモードにおいて、ＰＭＯＳトランジスター１０とＰＭＯＳトランジスター２０におけるＮＢＴＩの発生を確実に抑制することができる。そのため、本変形例の差動増幅回路１は、ＰＭＯＳトランジスター１０又はＰＭＯＳトランジスター２０におけるＮＢＴＩに起因する出力オフセット電圧の発生を確実に防ぐことができる。
【００６９】
２．集積回路装置
図６は、集積回路装置の一例である角速度検出用ＩＣを用いた角速度検出装置（ジャイロセンサー）の構成例を示す図である。本実施形態の角速度検出装置２は、角速度検出用ＩＣ１００とセンサー素子１１０を含んで構成されている。
【００７０】
本実施形態のセンサー素子１１０は、２本の駆動振動腕とともにその間に１本の検出振動腕を有するいわゆるダブルＴ型の水晶振動片に２つの駆動電極と２つの検出電極が形成され、不図示のパッケージに封止されている。
【００７１】
センサー素子１１０の２本の駆動振動腕は、駆動信号として交流電圧信号が与えられると、逆圧電効果によって、互いの先端が接近と離間を繰り返す屈曲振動（励振振動）をする。この２本の駆動振動腕の屈曲振動の振幅が等しければ、２本の駆動振動腕は検出振動腕に対して常に線対称な関係で屈曲振動をするので、検出振動腕は振動を起こさない。
【００７２】
この状態で、センサー素子１１０の励振振動面に垂直な軸を回転軸とする角速度が加わると、２本の駆動振動腕は、屈曲振動の方向と回転軸の両方に垂直な方向にコリオリの力を得る。その結果、２本の駆動振動腕の屈曲振動の対称性が崩れ、検出振動腕は、バランスを保つように屈曲振動をする。このコリオリ力に伴う検出振動腕の屈曲振動と駆動振動腕の屈曲振動（励振振動）とは位相が９０°ずれている。
【００７３】
ただし、実際には、コリオリ力が加わっていなくても２本の駆動振動腕の屈曲振動の振幅がわずかに異なるため、検出振動腕はバランスを保つようにわずかに屈曲振動をする。この屈曲振動は漏れ振動と呼ばれ、駆動信号とは同位相である。そして、圧電効果によってこれらの屈曲振動に基づく逆位相（位相が１８０°異なる）の交流電荷が２つの検出電極に発生する。コリオリ力に基づいて発生する交流電荷は、コリオリ力の大きさ（言い換えれば、センサー素子１１０に加わる角速度の大きさ）に応じて変化するのに対して、漏れ振動に基づいて発生する交流電荷は、センサー素子１１０に加わる角速度の大きさに関係せず一定である。
【００７４】
センサー素子１１０の２つの駆動電極は、それぞれ角速度検出用ＩＣ１００の外部出力端子１０１と外部入力端子１０２に接続されている。また、センサー素子１１０の２つの検出電極は、それぞれ角速度検出用ＩＣ１００の外部入力端子１０３，１０４と接続されている。
【００７５】
角速度検出用ＩＣ１００は、駆動回路２００、検出回路３００、電源回路４００、基準回路５００を含んで構成されており、センサー素子１１０を発振駆動するとともに、センサー素子１１０の検出信号に基づいて、角速度の大きさに応じた電圧の信号（角速度信号）を生成する処理を行う。
【００７６】
電源回路４００は、外部入力端子１０５から供給される電源電圧から、角速度検出用ＩＣ１００の内部の電源電圧を生成する。
【００７７】
基準回路５００は、電源回路４００が生成する電源電圧から基準電圧や定電流を生成し、駆動回路２００と検出回路３００に供給する。
【００７８】
駆動回路２００は、Ｉ／Ｖ変換回路（電流電圧変換回路）２１０、コンパレーター２２０及びＡＧＣ（Automatic Gain Control）回路２３０及を含んで構成されている。
【００７９】
Ｉ／Ｖ変換回路２１０は、センサー素子１１０の励振振動により一方の駆動電極に発生した水晶電流が外部入力端子１０２を介して入力され、この水晶電流を交流電圧信号に変換する。
【００８０】
Ｉ／Ｖ変換回路２１０から出力された交流電圧信号は、コンパレーター２２０及びＡＧＣ回路２３０に入力される。コンパレーター２２０は、入力された交流電圧信号の電圧を２値化信号（方形波電圧信号）に変換して出力する。
【００８１】
ＡＧＣ回路２３０は、Ｉ／Ｖ変換回路２１０が出力する交流電圧信号の振幅に応じて、コンパレーター２２０が出力する２値化信号の振幅を変化させ、水晶電流が一定に保持されるように制御する。コンパレーター２２０が出力する２値化信号は、外部出力端子１０１を介してセンサー素子１１０の他方の駆動電極に供給される。
【００８２】
このように、駆動回路２００を介する発振ループにより、センサー素子１１０は所定の駆動振動を継続して励振している。
【００８３】
検出回路３００は、チャージアンプ３１０，３１２、差動アンプ３１４、ハイパスフィルター３１６、アンプ３１８、同期検波回路３２０、アンプ３２２、ローパスフィルター３２４、アンプ３２６を含んで構成されている。
【００８４】
チャージアンプ３１０には、外部入力端子１０３を介してセンサー素子１１０の一方の検出電極から角速度成分と振動漏れ成分を含む交流電荷が入力される。同様に、チャージアンプ３１２には、外部入力端子１０４を介してセンサー素子１１０の他方の検出電極から角速度成分と振動漏れ成分を含む交流電荷が入力される。このチャージアンプ３１０及び３１２は、それぞれ入力された交流電荷を交流電圧信号に変換する。チャージアンプ３１０の出力信号とチャージアンプ３１２の出力信号の位相は互いに逆位相である（１８０°ずれている）。
【００８５】
差動アンプ３１４は、チャージアンプ３１０の出力信号とチャージアンプ３１２の出力信号を差動増幅する。差動アンプ３１４により、同相成分はキャンセルされ、逆相成分は加算増幅される。
【００８６】
ハイパスフィルター３１６は、差動アンプ３１４の出力信号に含まれる直流成分をキャンセルし、アンプ３１８は、ハイパスフィルター３１６の出力信号を増幅する。
【００８７】
同期検波回路３２０は、アンプ３１８の出力信号をコンパレーター２２０が出力する２値化信号で同期検波する。同期検波回路３２０は、例えば、２値化信号の電圧レベルが基準電圧よりも高い時はアンプ３１８の出力信号をそのまま選択し、２値化信号の電圧レベルが基準電圧よりも低い時はアンプ３１８の出力信号を基準電圧に対して反転した信号を選択するスイッチ回路として構成することができる。
【００８８】
アンプ３１８の出力信号には角速度成分と振動漏れ成分が含まれているが、この角速度成分はコンパレーター２２０が出力する２値化信号と同位相であるのに対して、振動漏れ成分は逆位相である。そのため、同期検波回路３２０により角速度成分は検波されるが、振動漏れ成分は検波されないようになっている。
【００８９】
アンプ３２２は同期検波回路３２０の出力信号を増幅又は減衰させて所望の電圧レベルの信号を出力し、ローパスフィルター３２４はアンプ３２２の出力信号に含まれる高周波成分を除去するとともに仕様で決められる周波数範囲の信号を抽出する。
【００９０】
ローパスフィルター３２４の出力信号は、アンプ３２６で所望の電圧レベルの信号に増幅又は減衰される。このアンプ３２６の出力信号は、角速度に応じた電圧レベルの信号（角速度信号）であり、外部出力端子１０６を介して外部に出力される。
【００９１】
例えば、Ｉ／Ｖ変換回路２１０、チャージアンプ３１０，３１２、差動アンプ３１４、アンプ３１８，３２２，３２６などに本実施形態の差動増幅回路を用いることにより、長期間にわたり安定した検出動作が可能な信頼性の高い集積回路装置及び角速度検出装置を実現することができる。
【００９２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９３】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００９４】
１ 差動増幅回路、２ 角速度検出装置、１０ ＰＭＯＳトランジスター、１２ ＮＭＯＳトランジスター、１４ ＰＭＯＳトランジスター、１６ ＰＭＯＳトランジスター、１８ ＮＭＯＳトランジスター、２０ ＰＭＯＳトランジスター、２２ ＮＭＯＳトランジスター、２４ ＰＭＯＳトランジスター、２６ ＰＭＯＳトランジスター、２８ ＮＭＯＳトランジスター、３０ ＰＭＯＳトランジスター、４０ ＰＭＯＳトランジスター、４２ ＮＭＯＳトランジスター、５０ ＰＭＯＳトランジスター、５２ ＮＭＯＳトランジスター、６０ ＰＭＯＳトランジスター、６２ 定電流源、７０ ＰＭＯＳトランジスター、７２ ＮＭＯＳトランジスター、８０ ＰＭＯＳトランジスター、８２ ＮＭＯＳトランジスター、９０ ＰＭＯＳトランジスター、９２ ＮＭＯＳトランジスター、９４ ＰＭＯＳトランジスター、１００ 角速度検出用ＩＣ、１１０ センサー素子、１０１ 外部出力端子、１０２，１０３，１０４，１０５ 外部入力端子、１０６ 外部出力端子、２００ 駆動回路、２１０ Ｉ／Ｖ変換回路（電流電圧変換回路）、２２０ コンパレーター、２３０ ＡＧＣ回路、３００ 検出回路、３１０，３１２ チャージアンプ、３１４ 差動アンプ、３１６ ハイパスフィルター、３１８ アンプ、３２０ 同期検波回路、３２２ アンプ、３２４ ローパスフィルター、３２６ アンプ、４００ 基準回路、５００ 電源回路
【特許請求の範囲】
【請求項１】
第１の信号と第２の信号を差動増幅する差動増幅回路であって、
前記第１の信号が入力される第１のＰＭＯＳトランジスターと、
前記第２の信号が入力される第２のＰＭＯＳトランジスターと、
制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするか否かを選択する第１のスイッチ部と、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするか否かを選択する第２のスイッチ部と、を含む、差動増幅回路。
【請求項２】
請求項１において、
前記制御信号は、
スタンバイモードか否かを示す信号であり、
前記第１のスイッチ部は、
前記制御信号がスタンバイモードを示す時、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にし、
前記第２のスイッチ部は、
前記制御信号がスタンバイモードを示す時、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にする、差動増幅回路。
【請求項３】
請求項１又は２において、
前記第１のＰＭＯＳトランジスターのバックゲート及び前記第２のＰＭＯＳトランジスターのバックゲートに第１の電位が供給され、
前記第１のスイッチ部は、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択し、
前記第２のスイッチ部は、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択する、差動増幅回路。
【請求項４】
請求項１又は２において、
前記第１のスイッチ部は、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを接続するか否かを選択し、
前記第２のスイッチ部は、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを接続するか否かを選択する、差動増幅回路。
【請求項５】
請求項１又は２において、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのバックゲートとソースを接続するとともに前記第２のＰＭＯＳトランジスターのバックゲートとソースを接続するか、前記第１のＰＭＯＳトランジスターのバックゲート及び前記第２のＰＭＯＳトランジスターのバックゲートに第１の電位を供給するかを選択する第３のスイッチ部をさらに含み、
前記第１のスイッチ部は、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択し、
前記第２のスイッチ部は、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択する、差動増幅回路。
【請求項６】
請求項３又は５において、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の信号を供給するか否かを選択する第４のスイッチ部と、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第２の信号を供給するか否かを選択する第５のスイッチ部と、をさらに含む、差動増幅回路。
【請求項７】
請求項１乃至６のいずれかに記載の差動増幅回路を含む、集積回路装置。
【請求項１】
第１の信号と第２の信号を差動増幅する差動増幅回路であって、
前記第１の信号が入力される第１のＰＭＯＳトランジスターと、
前記第２の信号が入力される第２のＰＭＯＳトランジスターと、
制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするか否かを選択する第１のスイッチ部と、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にするか否かを選択する第２のスイッチ部と、を含む、差動増幅回路。
【請求項２】
請求項１において、
前記制御信号は、
スタンバイモードか否かを示す信号であり、
前記第１のスイッチ部は、
前記制御信号がスタンバイモードを示す時、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを同電位にし、
前記第２のスイッチ部は、
前記制御信号がスタンバイモードを示す時、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを同電位にする、差動増幅回路。
【請求項３】
請求項１又は２において、
前記第１のＰＭＯＳトランジスターのバックゲート及び前記第２のＰＭＯＳトランジスターのバックゲートに第１の電位が供給され、
前記第１のスイッチ部は、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択し、
前記第２のスイッチ部は、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択する、差動増幅回路。
【請求項４】
請求項１又は２において、
前記第１のスイッチ部は、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートとバックゲートを接続するか否かを選択し、
前記第２のスイッチ部は、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートとバックゲートを接続するか否かを選択する、差動増幅回路。
【請求項５】
請求項１又は２において、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのバックゲートとソースを接続するとともに前記第２のＰＭＯＳトランジスターのバックゲートとソースを接続するか、前記第１のＰＭＯＳトランジスターのバックゲート及び前記第２のＰＭＯＳトランジスターのバックゲートに第１の電位を供給するかを選択する第３のスイッチ部をさらに含み、
前記第１のスイッチ部は、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択し、
前記第２のスイッチ部は、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第１の電位を供給するか否かを選択する、差動増幅回路。
【請求項６】
請求項３又は５において、
前記制御信号に基づいて、前記第１のＰＭＯＳトランジスターのゲートに前記第１の信号を供給するか否かを選択する第４のスイッチ部と、
前記制御信号に基づいて、前記第２のＰＭＯＳトランジスターのゲートに前記第２の信号を供給するか否かを選択する第５のスイッチ部と、をさらに含む、差動増幅回路。
【請求項７】
請求項１乃至６のいずれかに記載の差動増幅回路を含む、集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１９９６６４（Ｐ２０１２−１９９６６４Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６１２３１（Ｐ２０１１−６１２３１）
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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