オフセットキャンセル回路及び表示装置
【課題】液晶或いは表示装置における駆動回路において、オフセット電圧を抑制し、なおかつ、高速に出力すること実現する。
【解決手段】差動対をなすトランジスタM1、M2に同時に入力電圧を与え、能動負荷をなす、M3、M4トランジスタをともにダイオード接続し、M3、M4のゲートに各々容量を備えることで、入力電圧に好適な動作電流、動作電圧を記憶しておき、次に、能動負荷をなす、M3のゲート−ドレイン間、M4のゲート−ドレイン間を非導通状態にして、M3、M4の各々の容量に蓄えられた電荷を保持する状態として、ボルテージフォロア状態で動作する。
【解決手段】差動対をなすトランジスタM1、M2に同時に入力電圧を与え、能動負荷をなす、M3、M4トランジスタをともにダイオード接続し、M3、M4のゲートに各々容量を備えることで、入力電圧に好適な動作電流、動作電圧を記憶しておき、次に、能動負荷をなす、M3のゲート−ドレイン間、M4のゲート−ドレイン間を非導通状態にして、M3、M4の各々の容量に蓄えられた電荷を保持する状態として、ボルテージフォロア状態で動作する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、差動増幅器及びオフセットキャンセル機能を備えた回路にかかわり、高精度な電圧を高速かつ低インピーダンスの駆動能力で発揮させる技術に関するものである。本発明において、好ましい適用対象としては、液晶表示ドライバ、有機ELドライバなどを搭載した液晶または有機EL表示装置等がある。
【背景技術】
【0002】
演算増幅器はアナログ信号の増幅や差信号の増幅のために多く用いられ、LSIの中にも多数組み込まれる基本的な回路である。演算増幅器の出力信号には、これを構成するトランジスタ特性のバラツキに起因する誤差を含む。この誤差は入力信号が0Vであっても、出力信号は0Vとならない。この入力信号に対する出力信号の誤差をオフセット電圧と言う。
【0003】
そして従来、演算増幅器においては上記オフセット電圧を低減するために、差動増幅器や能動負荷の最適化回路設計やレイアウト設計の工夫を行ってきた(例えば非特許文献1参照)。
【0004】
しかしながら、オフセット電圧をキャンセルするオフセットキャンセル機能なしには、こういった設計技術の集積で、オフセット電圧を低減するには限界がある。
【0005】
ここで、演算増幅器のオフセット電圧の発生原因を説明する。
【0006】
まず、オフセット電圧には、システマティックオフセットとランダムオフセットとがある。前者のシステマティックオフセットは、回路やレイアウト自体の製作方法に起因するため、前述のような設計手段により、抑制できる。
【0007】
しかしながら、後者のランダムオフセット電圧は、半導体製造プロセスに起因し、ある確率で出現してしまうバラツキを有するトランジスタが主原因であるため、演算増幅器それ自体の回路設計やレイアウト設計で低減することは非常に難しい。
【0008】
そこで、演算増幅器やバッファ回路にオフセットキャンセル機能を設けて、ランダムオフセットにも対策することが有効な手段となる。
【0009】
このようなオフセットキャンセル機能のあるオフセットキャンセル回路には、例えば特許文献1で提供される第一のオフセットキャンセル回路と、特許文献2で提供される第二のオフセットキャンセル回路とがある。
【0010】
第一のオフセットキャンセル回路は図13に図示するが、演算増幅器とコンデンサ、及び、スィッチの制御を行うものがあり、コンデンサにオフセット電圧相当の電圧を記憶しておき、その電圧を演算増幅器の入力電圧と演算することで、オフセット電圧を低減しようとするものである。
【0011】
第二のオフセットキャンセル回路は図14に図示するが、2対の差動増幅器、コンデンサ、及び、スィッチで行うものであり、二対ある差動増幅器の第一の差動増幅器の二入力に等しい電圧を与え、第二の差動増幅器の入力の各々にコンデンサを備えた状態で、ボルテージフォロアで動作させておき、次に、第二の差動増幅器の入力を、入力電圧とオープン状態(コンデンサに蓄えられた電圧が入力)とし、第二の差動増幅器をボルテージフォロアに切り替えるものである。
【特許文献1】特開2004−350256公報
【特許文献2】特開2005−117547A公報
【非特許文献1】DAVID A.JOHS, KEN MARTIN 著、“ANALOG INTEGRATED CIRCUIT DESIGN " P.105-P.118, P.229-P.231, ,JOHN WILLY & SONS,INC, 1997
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかしながら、第一のオフセットキャンセル回路、及び第二のオフセットキャンセル回路には、以下のような課題がある。
【0013】
まず、第一のオフセットキャンセル回路の場合、スィッチの開閉時に寄生容量を介して、コンデンサに蓄積された電荷が変動する。電荷の変動は演算増幅器のオフセットとして現れてしまう。次に、この影響を小さくしようとすると、コンデンサを大きくして、見かけ上、寄生容量を小さくすることで対処する。コンデンサを大きくすると、チップサイズの増大、さらには、オフセットを記憶する期間を延ばす必要が出てくる。オフセットを記憶する期間は、スイッチのオン抵抗とコンデンサの値の積で制限され、コンデンサを大きくして、オフセットを対策できても、速度低下を伴ってしまう。
【0014】
第二のオフセットキャンセル回路の場合、第一の差動増幅器がオフセットキャンセル期間中、動作しているため、オフセットキャンセル中も演算増幅器は電圧を出力することができる。ただし、この場合の演算増幅器の出力にはオフセットが付加されてしまっている。そして、第二の差動増幅器の動作に入ると、オフセット電圧を低減した、出力電圧が出力できるので、高精度な電圧を高速に出力できる。ただし、オフセット電圧を低減するために設けた、第一の差動増幅器に三つの欠点がある。一つ目と二つの目の欠点は、本来、一組の差動増幅器で構成可能な演算増幅器に、二組の差動増幅器を持つことで、単純にこの部分の面積と電流が二倍必要になる。さらに、面積の増大は、装置のコストアップにつながる。
【0015】
これは、液晶ドライバや有機ELドライバに、この演算増幅器を適用する場合、走査線分備えることになり、400個から1000個程度の演算増幅器が必要になる。
【0016】
このため、1つあたりの演算増幅器の面積や消費電流は、400倍以上の影響を受けることになり、液晶テレビや有機ELテレビなどの表示装置として、決して、無視できる増加では済まない。
【0017】
さらに、第二の差動増幅器を構成するトランジスタが製造上バラつかず、第一の差動増幅器を構成するトランジスタがばらついてしまった場合、そもそも存在しなかったオフセット電圧を付加してしまうことになってしまう。
【0018】
このように、差動増幅器を二対持った構成であっても、高速と高精度化が図れても、電力や面積や製造コストが満たせなくなってしまう。
【0019】
本発明は、このような事情に鑑みて創作したものであり、演算増幅器にオフセットキャンセル機能を備える場合であっても、入力電圧を高速、高精度かつ低インピーダンスに出力し、さらには消費電流の増加やチップ面積の増加を招かないオフセットキャンセル回路を提供することを目的としている。
【課題を解決するための手段】
【0020】
(1)本発明によるオフセットキャンセル回路は、第一の差動対と第一の能動負荷とを備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタのゲートに接続された第一の容量と、
前記第二のトランジスタのゲートに接続された第二の容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第一の容量及び前記第二の容量に蓄積しておく状態とされ、
第二の期間は、前記演算増幅器の出力期間として、前記第一の能動負荷の第一のトランジスタのゲートを、第一の容量が電荷を保持しておく状態、前記第一の能動負荷の第二のトランジスタのゲートを、第二の容量が電荷を保持しておく状態とするように構成したことを特徴とするオフセットキャンセル回路である。
【0021】
なお、この構成については、後述する実施の形態における図1を参照することができる。
【0022】
この構成において、消費電流の増加や、チップ面積の増大なく、オフセットキャンセル回路を提供することが可能となる。
【0023】
(2)また、本発明のオフセットキャンセル回路は、上記(1)の構成のオフセットキャンセル回路において、さらに第二の差動対、第二の能動負荷、及び出力部を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
上記スイッチ手段により、さらに、
前記第一の期間は、前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、前記第二の差動対と前記第二の能動負荷を動作して、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、前記第一の差動対と前記第一の能動負荷とを動作して、前記演算増幅器が出力できる状態とされることを特徴とする。
【0024】
なお、この構成については、後述する実施の形態における図2を参照することができる。
【0025】
この構成において、オフセットを記憶している期間にも電圧を出力できるため、入力電圧を高速、高精度かつ低インピーダンスに出力するオフセットキャンセル回路を提供することができる。
【0026】
(3)また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷、及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記差動対と前記能動負荷の出力となる、前記第四のトランジスタのドレインに 接続した出力部と、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第一の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
第二の期間は、前記演算増幅器の出力する期間として、前記第一の能動負荷の第一のトランジスタのゲートを第三の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを第四の容量が電荷を保持しておく状態とされる、ことを特徴とするオフセットキャンセル回路である。
【0027】
なお、この構成については、後述する実施の形態における図3を参照することができる。
【0028】
この構成において、オフセットの記憶及び供給を、より正確にできるようになるため、さらなる高精度化が可能となる。
【0029】
(4)また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記出力部の高電源側の駆動トランジスタであるハイサイドトランジスタと、
前記出力部の低電源側の駆動トランジスタであるローサイドトランジスタと、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第二の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、
前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
前記演算増幅器の反転入力、非反転入力、出力の全端子を接続することで、前記演算増幅器の反転入力である前記差動対の反転入力、前記演算増幅器の非反転入力である前記差動対の非反転入力、前記演算増幅器の出力に入力電圧を与えておき、
第二の期間は、
前記第一の能動負荷の第一のトランジスタのゲートの電荷を第三の容量が保持し、
前記第一の能動負荷の第二のトランジスタのゲートの電荷を第四の容量が保持しておく状態とされ、
前記演算増幅器はボルテージフォロアの構成をとることで、
前記第二の期間が前記演算増幅器の出力する期間であるようにした、
ことを特徴とするオフセットキャンセル回路である。
【0030】
この構成については、後述する実施の形態における図4を参照することができる。
【0031】
この構成により、オフセットを蓄える期間と、電圧を出力する期間において、位相補償容量の電圧変動が小さくなるため、再充電時間を削減でき、高速化が期待できる。
【0032】
(5)好ましくは、上記(4)のオフセットキャンセル回路において、前記第一のバイアス電圧は前記ハイサイドトランジスタを飽和領域で動作させる電圧を与え、或いは、前記第二のバイアス電圧は前記ローサイドトランジスタを飽和領域で動作させる電圧を与える。
【0033】
(6)また、本発明にかかわるオフセットキャンセル回路は、上記(2)または(4)のオフセットキャンセルにおいて、前記第二の能動負荷と、
前記第二の能動負荷の一方の第五のトランジスタともう一方の第六のトランジスタと、
前記第五のトランジスタに直列に接続し、カスコード回路となる、第七のトランジスタと、
前記第六のトランジスタに直列に接続し、カスコード回路となる、第八のトランジスタと、
前記第二の差動対と、
を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、
前記第一の期間は、
前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、
前記第二の差動対と前記第二の能動負荷を動作させて、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、
前記第一の差動対と前記第一の能動負荷を動作させて、前記演算増幅器が出力できる状態とされるようになっている、ことを特徴とするオフセットキャンセル回路である。
【0034】
この構成については、後述する実施の形態における図5を参照することができる。
【0035】
(7)また、本発明にかかわるオフセットキャンセル回路は、上記(6)において、
前記第二の位相補償容量に代えて、スイッチ手段により、前記第四のトランジスタのソースと第三の位相補償容量の一方の端子との接続を制御し、
前記第八のトランジスタのソースと前記第三の位相補償容量の一方の端子との接続を制御し、
前記第三の位相補償容量のもう一方の端子と前記演算増幅器の出力とを接続し、
前記第一の期間で、第三の位相補償への充放電期間を短縮することを特徴とする、オフセットキャンセル回路である。
【0036】
この構成については、後述する実施の形態における図6を参照することができる。
【0037】
この構成において、ミラー位相補償に比べて高速性に優れるカスコードミラー補償構成となり、電圧出力動作の更なる高速化が実現できる。
【0038】
(8)好ましくは、上記(6)のオフセットキャンセル回路において、
前記第三のトランジスタ、
前記第四のトランジスタ、
前記第七のトランジスタ、
前記第八のトランジスタ、のトランジスタの能力またはトランジスタサイズ及びゲート電圧が等しくする。
【0039】
この構成により、位相補償容量の電圧変動が小さくてすむので、更なる高速動作が実現できる。
【0040】
(9)好ましくは、上記(6)または上記(7)のオフセットキャンセル回路において、
前記第三のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第四のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第七のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第八のトランジスタのゲート電圧に第三のバイアス電圧と、
を与えておく。
【0041】
この構成によって、オフセットキャンセルを行う第一の期間と前記演算増幅器が出力する第二の期間の位相補償容量の電位変動がさらに小さくなり、オフセットを記憶する期間を短縮できる。
【0042】
(10)また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタと対になる第九のトランジスタと、
前記第二のトランジスタと対になる第十のトランジスタと、
前記第九のトランジスタと電源またはグランドとの間に、並列に第一のインピーダンス部と、第五の容量と、
前記第十のトランジスタと電源またはグランドとの間に、並列に第二のインピーダンス部と、第六の容量と、
を備え、
前記第一のトランジスタと前記第九のトランジスタのゲートを接続し、
前記第二のトランジスタと前記第十のトランジスタのゲートを接続し、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により
前記第一の期間は、前記第一の差動対の非反転入力と前記第一の差動対の反転入力が接続され、前記第一のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第九のトランジスタの電流を前記第一のインピーダンス部で電圧変換し、前記第一のインピーダンス部の電圧に応じた電荷を前記第五の容量で蓄え、前記第二のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第十のトランジスタの電流を前記第二のインピーダンス部で電圧変換し、前記第二のインピーダンス部の電圧に応じた電荷を前記第六の容量で蓄えておく状態とされ、
前記第二の期間は、
前記第一の差動対の反転入力と前記演算増幅器の出力を接続し、前記第五の容量で保持された電荷に応じて流れる電流を、前記第九のトランジスタを介して、前記第一のトランジスタに伝送し、前記第六の容量で保持された電荷に応じて流れる電流を、前記第十のトランジスタを介して、前記第二のトランジスタに伝送する状態とされ、
前記第二の期間が前記演算増幅器の出力する期間となる構成とした、ことを特徴とするオフセットオフセットキャンセル回路である。
【0043】
この構成は、第五の容量及び第六の容量の充電電流を、演算増幅器の特性に直接関係なしに、増減できる。このため、オフセットキャンセルにおける、オフセットの記憶時間である、第五の容量及び第六の容量への充電時間の調整範囲が拡大し、電力及びオフセットキャンセル期間の選択の幅が広いという特徴を持つ。
【0044】
(11)上記の(10)の構成のオフセットキャンセル回路において、前記インピーダンス部は、具体的には、抵抗、インダクタ、或いは、トランジスタで構成することができる。
【0045】
(12)また、本発明にかかわる表示装置は、上記(1)〜(11)記載のオフセットキャンセル回路を複数個と、前記オフセットキャンセル回路の出力電圧に応じて、光透過率が変化する液晶セルまたは有機ELセルと、を備えることを特徴とする。
【0046】
この構成により、駆動回路のオフセット、またはそのバラツキに起因して発生する、表示むらを抑制し、高画質化が実現できる。
【発明の効果】
【0047】
本発明によれば、演算増幅器にオフセットキャンセル機能を備える場合であっても、入力電圧を高速、高精度かつ低インピーダンスに出力し、さらには消費電流の増加やチップ面積の増加を招かないオフセットキャンセル回路を提供することをすることを目的としている。
【0048】
ひいては、液晶或いは有機ELパネルや液晶TFT素子或いは有機EL素子などを含む表示装置全体として、低消費電力化を図り、かつ、セルごとに用意された演算増幅器の出力から液晶TFTに素子或いは有機EL素子に好適な電圧を演算増幅器のオフセット電圧を十分低減し、なおかつ、高速な駆動電圧の供給が実現できることで、高コントラスト・高輝度な液晶或いは有機EL表示装置に有利な展開をもたらす。
【発明を実施するための最良の形態】
【0049】
以下、本発明にかかわるオフセットキャンセル回路の実施の形態を図面に基づいて詳細に説明する。なお、図中同一または相当部分には同一の符号を付し、その説明は繰り返さない。
【0050】
(実施の形態1)
図1は本発明の実施の形態1におけるオフセットキャンセル回路の構成を示す回路図であり、図9は、オフセットキャンセル回路の制御タイミングを示す、タイミングチャートである。なお、以下で説明するスイッチは、請求項に言うスイッチ手段を構成する。実施の形態1以降も同様である。
【0051】
トランジスタM1、M2は、オフセットキャンセル回路中の演算増幅器として動作する際の、差動対を構成する。
【0052】
トランジスタM3、M4は能動負荷である。
【0053】
トランジスタM5は、差動対のテール電流を制御するトランジスタである。
【0054】
トランジスタM6は、差動対及び能動負荷の出力を入力し、演算増幅器の出力としてバッファするための出力を行うトランジスタである。
【0055】
トランジスタM7は、トランジスタM6とともに、演算増幅器の出力の構成を行うと同時に、バイアス電圧VBで制御し、トランジスタM5とカレントミラーとして動作するトランジスタである。
【0056】
容量C11は、トランジスタM3のゲート電位の電荷を保持する容量である。
【0057】
容量C12は、トランジスタM4のゲート電位の電荷を保持する容量である。
【0058】
スイッチSW11_Nは、トランジスタM3のゲート−ドレイン間の接続を制御するスイッチである。
【0059】
スイッチSW11_Pは、トランジスタM4のゲート−ドレイン間の接続を制御するスイッチである。
【0060】
スイッチSW12は、トランジスタM2のゲート(演算増幅器の非反転入力)とトランジスタM1のゲート(演算増幅器の反転)との接続を制御するスイッチである。
【0061】
スイッチSW13は、トランジスタM1のゲート(演算増幅器の反転入力)とトランジスタM6のドレイン(演算増幅器の出力)との接続を制御するスイッチである。
【0062】
容量CCは、演算増幅器の位相補償容量である。
【0063】
スイッチSW11_N、スイッチSW11_P、およびスイッチSW12は、図9の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0064】
また、スイッチSW13は、図9の制御信号SWBで開閉を制御し、制御信号SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0065】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図9のタイミングチャートに従って、説明する。ここで、非表示期間とはt=0からt=t0_1の期間であって、映像データ信号に基づく期間であり、1ライン期間とはt=t01_1からt=t0_2の期間、制御信号SWAがH状態切り替わった時間から、映像データ信号に基づき決まる、1ラインの終わりまでの時間であり、表示期間とはt>=t0_1の期間、映像データ信号に基づく期間である。また、オフセット記憶期間とはt=t1_1からt=2_1の期間であり、ノーオーバーラップ期間とは、制御信号SWA,SWBのH状態がオーバーラップしない期間、出力期間とはt=t3_1からt=t0_2の期間で、制御信号SWBがH状態に切り替わった時間から1ラインの終わりまでの時間、である。これら期間は実施の形態1以降も同様の意義である。
【0066】
時刻の表示の符号の意味を示す。
【0067】
時刻、tM_Nは、表示開始から、Nライン後のタイミングMを表す。
【0068】
Nは、表示装置のライン数分(例えば、QVGAサイズの表示装置で、N=240、
VGAサイズの表示装置で、N=480)、
Mは、オフセットキャンセルのタイミングで、M=0,1,2,3,4
であり、Mの値による動作状態の詳細は、下記に示す。
【0069】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z(ハイインピーダンス)、制御信号SWA、制御信号SWBも 無視できる状態である。
【0070】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0071】
次に、時刻t1_1となったとき、オフセット記憶期間として、制御信号SWAは、Hへ、制御信号SWBは、Lへ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12が導通状態、スイッチSW13は、非導通状態となる。
【0072】
このとき、差動対をなすトランジスタM1、M2、能動負荷をなすトランジスタM3、M4には、すべてのノード電圧が等しいことが期待される。
【0073】
しかしながら、製造上、ある確率で発生してしまう、トランジスタの不出来(オン/オフしないほどではなく、トランジスタ特性の代表値から、ずれてしまって、品質上は正しく製造できているトランジスタ;以下、ミスマッチと書く。)が出てしまうと、トランジスタM1、M2に全く等しい電圧を与えているにも関わらず、トランジスタM1、M2を流れる電流や、トランジスタM3、M4のゲート−ソース間電圧がずれてしまう。この電圧のずれが、ランダムオフセットの原因となる。
【0074】
そもそも、この原因を引き起こすのが、局所的なプロセスバラツキであって、それが回路に影響を及ぼした結果、オフセット電圧として現れるのである。
【0075】
ここで、上記の状態を想定して、トランジスタM1、M3,M4が、設計値通り、トランジスタが仕上がっているとする。そして、トランジスタM2が、上記のミスマッチの影響で、能力が高く(しきい値VTが低いでもかまわない。)、製造上仕上がった場合を考える。
【0076】
図1からオフセットキャンセルシステムを削除し、そのシステムを備えない演算増幅器を図15に示す。図15の場合、トランジスタM2の能力が上記仮定から高いとされているため、トランジスタM2の電流が多く流れようとする。そして、トランジスタM2のドレイン電圧が、ミスマッチの発生しない場合に比べて、下がることになる。そして、トランジスタM6のゲート電圧が下がるため、演算増幅器の出力OUTは、上昇してしまう。そして、出力電圧OUTが、トランジスタM1のゲート電圧に負帰還動作する。このとき、トランジスタM1のゲート電圧が上昇し、トランジスタM2の電流と等しくバランスされると、定常状態となる。そして、トランジスタM3とトランジスタM4の能動負荷も同一電流となり、安定動作できることになる。この出力電圧OUTの上昇分が、演算増幅器のオフセット電圧である。このように、オフセットキャンセルシステムなしの図15の演算増幅器では、オフセット電圧を持ったまま、動作してしまう。
【0077】
さて、図1のオフセットキャンセルシステムを備えた実施の形態1のオフセットキャンセル回路の場合、上記したミスマッチがあっても、ミスマッチ分の電流や電圧をトランジスタM3、M4のゲートに用意した、オフセット記憶期間にて、容量C11、C12で記憶しておくのである。
【0078】
このため、トランジスタM2の能力が上がっている分を、容量C12の電荷で記憶しておき、スイッチSW11_N、SW11_Pを非導通状態として、容量C11、C12の電荷を保持することで、能動負荷をなす、トランジスタM3、M4の電圧を差動対及び能動負荷を構成するトランジスタM1からトランジスタM4の製造上のバラツキ分も考慮した上で、製造仕上がり状態に応じて、電圧VD1を出力するために、好適な動作点電圧を記憶できるのである。
【0079】
次に、時刻t2_1となったとき、ノーオーバーラップ期間として、スイッチSW11_N、スイッチSW11_Pは、非導通状態となり、容量C11、C12は、電荷を保持する状態となる。
【0080】
なお、時刻t2_1と時刻t3_1との間、スイッチSW11_N、SW11_Pは、非導通状態、かつ、スイッチSW12、SW13も非導通状態となる、ノーオーバーラップ期間がある。
【0081】
これは、トランジスタM1、M2、M3、M4のオフセット電圧を容量C11、C12に蓄えた電荷を流入、流出経路を遮断し、確実に、保持するためである。
【0082】
こういった、ノーオーバーラップの期間を設けて、正確に電荷を蓄えておくのは、オフセットキャンセルを行う上で、非常に重要であり、他の実施例でも、制御信号SWAからSWB、或いは、制御信号SWBからSWAへH状態が遷移する途中の期間にノーオーバーラップ期間を設けて、確実に、容量C11、C12にオフセットを記憶させているのである。
【0083】
次に、時刻t3_1となったとき、出力期間として、スイッチSW13は、導通状態となる。ここで、時刻t2_1と時刻t3_1で処理したとおり、制御信号SWAとSWBはノーオーバーラップ期間(同時にH状態とならない。)をもつことが重要である。
【0084】
これは、容量C11、C12に保持した電荷を確実に、ホールドするためである。
【0085】
この時刻t3_1のとき、トランジスタM1、M2、M3、M4のミスマッチ分を記憶した容量C11、C12で、トランジスタM3、M4は、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減することが可能となる。
【0086】
この時刻t3_1から、時刻t4_1までの間の出力期間が、入力電圧VD1を確実に出力できる状態となる。
【0087】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0088】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0089】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0090】
(実施の形態2)
図2は本発明の実施の形態2におけるオフセットキャンセル回路の構成を示す回路図であり、図10は、オフセットキャンセル回路の制御タイミングを示す、タイミングチャートである。実施の形態1の図1の回路に加えて、もう一組の差動対と能動負荷とを備える構成である。なお、図2において、図1で説明したものと同じ構成については、同じ図番号を付しており詳細な説明は省略する。
【0091】
以下、図2を参照しながら説明する。
【0092】
トランジスタM21、M22は差動対である。
【0093】
トランジスタM23、M24は能動負荷である。
【0094】
トランジスタM25は、トランジスタM21、M22からなる差動対のテール電流を制御し、差動増幅器を構成している。
【0095】
スイッチSW22は、トランジスタM6のゲートと、トランジスタM1、M2、M3、M4、M5からなる差動増幅器(以下、差動増幅器1と記す)の出力との接続を制御するスイッチである。
【0096】
スイッチSW21は、トランジスタM6のゲートと、トランジスタM21、M22、M23、M24、M25からなる差動増幅器(以下、差動増幅器2と記す)の出力との接続を制御するスイッチである。
【0097】
スイッチSW23は、トランジスタM2のゲート(演算増幅器の非反転入力)と、トランジスタM21のゲート(差動対の反転入力)の接続を制御するスイッチである。
【0098】
スイッチSW24は、トランジスタM21のゲート(差動対の反転入力)と、トランジスタM6のドレイン(演算増幅器の出力)の接続を制御するスイッチである。
【0099】
スイッチSW21、SW24は、スイッチSW11_N、SW11_P、SW12と同様に、図10の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0100】
スイッチSW22、SW23は、スイッチSW13と同様に、図10の制御信号SWBで開閉を制御し、制御信号SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0101】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図10のタイミングチャートに従って、説明する。
【0102】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、SWBも 無視できる状態である。
【0103】
そして、時刻t0_1となって非表示期間から表示期間に入ったとき、入力INPに電圧VD1が印加される。
【0104】
次に、時刻t1_1となってオフセット記憶期間に入ると、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12、SW21、SW24が導通状態、スイッチSW13、SW22、SW23は、非導通状態となる。
【0105】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0106】
図2のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタM3、M4のゲートに用意した、容量C11、C12で記憶しておくと同時に、差動増幅器2の非反転入力に入力電圧VD1を印加し、差動増幅器2の反転入力にはトランジスタM6のドレインを接続し、差動増幅器2の出力電圧をトランジスタM6のゲートに印加することで、入力電圧VD1に対してオフセット電圧VOSが加算された電圧、VD1+VOSを出力する。つまり、オフセット電圧VOSを含んではいるものの、入力電圧VD1に近い電圧を出力できる状態となっている。
【0107】
次に、時刻t2_1となってノーオーバーラップ期間に入ったとき、スイッチSW11_N、SW11_Pは、非導通状態となり、容量C11、C12は、電荷を保持する状態となる。
【0108】
次に、時刻t3_1となって出力期間に入ったとき、スイッチSW13、SW22、SW23は、導通状態となる。
【0109】
この時刻t3_1の出力期間のとき、トランジスタM1、M2、M3、M4のミスマッチ分を記憶した容量C11、C12で、トランジスタM3、M4は、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0110】
この時刻t3_1から、時刻t4_1までの出力期間が、入力電圧VD1を確実に出力できる状態である。
【0111】
ここで、t3_1までの時間、出力電圧は、VD1+VOSとなっており、t3_1から始まる出力期間における出力電圧の変動は、オフセット電圧分VOSのみと小さくなるため、出力期間における収束の高速化も期待できる。
【0112】
次に、t4_1の出力期間の終了時点で、スイッチSW13は、非導通状態となる。
【0113】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0114】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0115】
また、オフセット電圧を含むものの、1ライン期間のほぼ全期間を出力できる。
【0116】
これにより、演算増幅器の負荷が重く、時定数の大きい場合にも、オフセット記憶中に、電圧を所定の電圧の近傍、最良の場合、所定の電圧±オフセット電圧付近まで駆動でき、さらに、出力期間に、オフセット分だけ駆動すれば良いので、オフセットキャンセルした正確な電圧の駆動と、高速化の両立が可能となる。
【0117】
(実施の形態3)
図3は、本発明の実施の形態3におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図9のタイミングチャートに従う。なお、図3において、図1及び図2で説明したものと同じ構成については、同じ図番号を付しており詳細な説明は省略する。
【0118】
トランジスタM31は、差動対をなすトランジスタM1と、能動負荷M3との間に介挿される。
【0119】
トランジスタM32は、差動対をなすトランジスタM2と、能動負荷M4との間に介挿される。また、トランジスタM31、M32とも、バイアス電圧VCで制御される。すなわちトランジスタM3とM31とで、いわゆる低電圧カスコード構成となっており、また、トランジスタM4とM32も、低電圧カスコード構成となっている。
【0120】
容量C31は、トランジスタM3のゲート電位の電荷を保持する容量である。
【0121】
容量C32は、トランジスタM4のゲート電位の電荷を保持する容量である。
【0122】
スイッチSW31_Nは、低電圧カスコード構成をなす、トランジスタM3のゲートとM31のドレインとの間の接続を制御するスイッチである。
【0123】
スイッチSW31_Pは、低電圧カスコード構成をなす、トランジスタM4のゲートとトランジスタM32のドレインとの間の接続を制御するスイッチである。
【0124】
容量CC1は、演算増幅器の位相補償容量である。
【0125】
なお、スイッチSW31_N、SW31_Pは、スイッチSW12と同様に、図9の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0126】
また、スイッチSW13は、図9の制御信号SWBで開閉を制御し、SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0127】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図9のタイミングチャートに従って、説明する。
【0128】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、制御信号SWBも 無視できる状態である。
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0129】
次に、時刻t1_1となったとき、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW31_N、スイッチSW31_P、スイッチSW12が導通状態、スイッチSW13は、非導通状態となる。
【0130】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0131】
図3のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタM3及び、トランジスタM4のゲートに用意した、容量C31、容量C32で記憶しておく。この基本原理については、実施の形態1で示したオフセットキャンセル回路と同様である。図3のオフセットキャンセル回路ではさらに、能動負荷部分が低電圧カスコード構成をとっているため、トランジスタM3のドレイン電圧は、バイアス電圧VCと、トランジスタM31を流れる電流によって決まる電圧となり、トランジスタM4のドレイン電圧は、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧となっている。
【0132】
次に、時刻t2_1となったとき、スイッチSW11_N、SW11_Pは、非導通状態となり、容量C31、C32は、電荷を保持する状態となる。
【0133】
次に、時刻t3_1となったとき、スイッチSW13、導通状態となる。
【0134】
この時刻t3_1のとき、トランジスタM3、M4は、トランジスタM1、M2、M3,M4のミスマッチ分を記憶した容量C31、C32の電圧によって駆動されるため、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0135】
この図3のオフセットキャンセル回路の場合、時刻t1_1で説明しているように、トランジスタM3のドレイン電圧は、バイアス電圧VCと、トランジスタM31を流れる電流によって決まる電圧であり、トランジスタM4のドレイン電圧は、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧となっており、これは、時刻t1_1〜時刻t1_2で、C31、C32を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタM3からトランジスタM1へ供給される電流、及びトランジスタM4からトランジスタM2へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【0136】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0137】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0138】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0139】
(実施の形態4)
図4は、本発明の実施の形態4におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図9のタイミングチャートに従う。
【0140】
スイッチSW41は、出力段を構成するトランジスタM6のゲートと、電源VDDとの接続を制御するスイッチである。
【0141】
スイッチSW42は、差動対および能動負荷の出力と、トランジスタM6のゲートの接続を制御するスイッチである。
【0142】
スイッチSW43は、演算増幅器の出力と、差動対の非反転入力との接続を制御するスイッチである。
【0143】
スイッチSW44は、出力段を構成するトランジスタM7のゲートと、バイアス電圧VBとの接続を制御するスイッチである。
【0144】
スイッチSW45は、トランジスタM7のゲートと、電源VSSとの接続を制御するスイッチである。
【0145】
スイッチSW41、SW43、SW45は、スイッチSW31_N、SW31_P、およびSW12と同様に、図9の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0146】
スイッチSW42、SW44は、スイッチSW13と同様に、図9の制御信号SWBで開閉を制御し、制御信号SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0147】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図9のタイミングチャートに従って、説明する。
【0148】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、SWBも無視できる状態である。
【0149】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0150】
次に、時刻t1_1となったとき、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW41、SW43、SW45、SW31_N、SW31_P、SW12が導通状態、スイッチSW13は、非導通状態となる。
【0151】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考えると、図4のオフセットキャンセル回路においては、実施の形態3で示したオフセットキャンセル回路と同様、ミスマッチ分の電流や電圧を、トランジスタM3及び、トランジスタM4のゲートに用意した、容量C31、C32で記憶し、かつ、そのときのトランジスタM3のドレインのドレイン電圧は、バイアス電圧VCと、M31を流れる電流によって決まる電圧となり、トランジスタM4のドレインは、バイアス電圧VCと、M32を流れる電流によって決まる電圧となる。
【0152】
さらに、図4のオフセットキャンセル回路においては、スイッチSW42が非導通状態となることで、トランジスタM6のゲートと、差動増幅器の出力との接続が切れ、スイッチSW41が導通状態となることで、トランジスタM6のゲートには、電源VDDの電圧が供給され、スイッチSW44が非導通状態となることで、トランジスタM7のゲートと、バイアス電圧VBとの接続が切れ、スイッチSW45が導通状態となることで、M7のゲートには、電源VSSの電圧が供給され、さらにスイッチSW43が導通状態となることで、演算増幅器の出力OUTと差動増幅器の非反転入力とが、接続される。
【0153】
以上のスイッチ制御により、まず、演算増幅器の出力段を構成する、トランジスタM6、M7が、電流出力能力停止するため、演算増幅器の出力OUTはHi−Z状態となり、さらに、出力機能を停止した出力OUTは、差動増幅器の非反転入力と接続された状態となる。すなわち、出力OUTの電圧は、電圧VD1となる。ここで、VD1なる電圧は、演算増幅器の出力OUTにとって、出力する電圧の目標値である。
【0154】
次に、時刻t2_1となったとき、スイッチSW31_N、SW31_Pは、非導通状態となり、容量C31、C32は、電荷を保持する状態となる。また、同時に、スイッチSW41、SW43、SW45も、非導通状態となる。
【0155】
次に、時刻t3_1となったとき、スイッチSW42、SW44、及びSW13は、導通状態となる。
【0156】
この時刻t3_1のとき、トランジスタM3、M4は、トランジスタM1、M2、M3,M4のミスマッチ分を記憶した容量C31、容量C32の電圧によって駆動されるため、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0157】
この図4のオフセットキャンセル回路の場合、時刻t1_1で説明しているように、トランジスタM3のドレイン電圧は、バイアス電圧VCと、トランジスタM31、M32を流れる電流によって決まる電圧であり、トランジスタM4のドレイン電圧は、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧となっている。
【0158】
これは、時刻t1_1〜時刻t1_2で、C31、C32を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタM3からトランジスタM1へ供給される電流、及びトランジスタM4からトランジスタM2へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【0159】
ここでさらに、図4に示したオフセットキャンセル回路においては、位相補償容量CC1の接続されている両側のノードについては、差動増幅器側のノードVPCASの電圧は、バイアス電圧VCと、トランジスタM32を流れる電圧によって決まるため、殆ど変化がなく、また、演算増幅器の出力OUTは、t1_1〜t2_1のオフセットキャンセル期間において、入力電圧と同じくVD1電圧が供給されている状態であったものが、t3_1以降の出力期間には、オフセットキャンセルした入力電圧VD1を出力する状態となる。すなわち。殆ど変化がないため、オフセットキャンセル期間から出力期間の遷移において、容量CC1の両端電圧の変動は殆どないため、位相補償容量の両端の電位差小さくなり、位相補償容量への充放電時間が短縮できるので、内部スルーレートが飛躍的に高められ、結果的に高速化が期待できる。
【0160】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0161】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0162】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0163】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0164】
(実施の形態5)
図5は、本発明の実施の形態5におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図10のタイミングチャートに従う。
【0165】
トランジスタM51は、差動対をなすトランジスタM21と、能動負荷M23との間に介挿される。
【0166】
トランジスタM52は、差動対をなすトランジスタM22と、能動負荷M23との間に介挿される。
【0167】
トランジスタM51、M52とも、バイアス電圧VCで制御される。すなわちトランジスタM23とM51とで、低電圧カスコード構成をなしており、また、トランジスタM24とM52も同様に、低電圧カスコード構成となっている。
【0168】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図10のタイミングチャートに従って、説明する。
【0169】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、制御信号SWBも 無視できる状態である。
【0170】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0171】
次に、時刻t1_1となったとき、制御信号SWAは、Hへ、制御信号SWBは、Lへ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12、SW21、スイッチSW24が導通状態、スイッチSW13、SW22、SW23は、非導通状態となる。
【0172】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0173】
図5のオフセットキャンセル回路において、上記ミスマッチがある場合、トランジスタM1、M2、M3、M4、M5、M31、M32からなる差動増幅器(以下差動増幅器1と記す)における、ミスマッチ分の電流や電圧を、トランジスタM3及び、トランジスタM4のゲートに用意した、容量C11、容量C12で記憶しておくと同時に、トランジスタM21、M22、M23、M24、M25、M51、M52からなる差動増幅器(以下、差動増幅器2)の非反転入力に入力電圧VD1を印加し、差動増幅器2の反転入力にはトランジスタM6のドレインを接続し、差動増幅器2の出力電圧をトランジスタM6のゲートに印加することで、入力電圧に対してオフセット電圧が加算された電圧、VD1+VOSを出力する。つまり、オフセット電圧を含んではいるものの、入力電圧VD1に近い電圧を出力できる状態となっている。
【0174】
次に、時刻t2_1となったとき、スイッチSW11_N、SW11_Pは、非導通状態となり、容量C11、C12は、電荷を保持する状態となる。
【0175】
次に、時刻t3_1となったとき、スイッチSW13、SW22、SW23は、導通状態となる。
【0176】
この時刻t3_1のとき、トランジスタM1、M2、M3,M4のミスマッチ分を記憶した容量C11、C12で、トランジスタM3、M4は、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0177】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0178】
ここで、t3_1までの時間、出力電圧は、VD1+VOSとなっており、t3_1から始まる出力期間における出力電圧の変動は、オフセット電圧分VOSのみと小さくなるため、出力期間における収束の高速化が期待できる。
【0179】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0180】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0181】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0182】
(実施の形態6)
図6は、本発明の実施の形態6におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図10のタイミングチャートに従う。
【0183】
容量CC2は、演算増幅器の位相補償用の容量である。
【0184】
スイッチSW61は、位相補償用の容量CC2と、差動増幅器2(トランジスタM21、M22、M23、M24、M25、M51、M52からなる差動増幅器)の出力側能動負荷のカスコード段ノードVPCAS2との接続を制御するスイッチである。
【0185】
スイッチSW62は、位相補償用の容量CC2と、差動増幅器1(トランジスタM1、M2、M3、M4、M5、M31、M32からなる差動増幅器)の出力側能動負荷のカスコード段ノードVPCASとの接続を制御するスイッチである。
【0186】
スイッチSW61は、スイッチSW31_N、SW31_P、SW21、SW24、SW12、と同様に、図6の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0187】
スイッチSW62は、スイッチSW22、SW23、SW13と同様に、図6の制御信号SWBで開閉を制御し、制御信号SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0188】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図10のタイミングチャートに従って、説明する。
【0189】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、制御信号SWBも無視できる状態である。
【0190】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0191】
次に、時刻t1_1となったとき、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12、SW21、SW24が導通状態、スイッチSW13、SW22、SW23は、非導通状態となる。
【0192】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0193】
図6のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタM3及び、トランジスタM4のゲートに用意した、容量C31、C32で記憶しておく。このとき、上記のとおり、差動増幅器の能動負荷は低電圧カスコード構成になっており、トランジスタM3のドレイン電圧は、バイアス電圧VCと、トランジスタM31を流れる電流によって決まる電圧となり、トランジスタM4のドレインは、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧となる。また同時に、差動増幅器2の非反転入力に入力電圧VD1を印加し、差動増幅器2の反転入力にはトランジスタM6のドレインを接続し、差動増幅器2の出力電圧をトランジスタM6のゲートに印加することで、入力電圧に対してオフセット電圧が加算された電圧、VD1+VOSを出力する。つまり、オフセット電圧を含んではいるものの、入力電圧VD1に近い電圧を出力できる状態となっている。
【0194】
さらに、差動増幅器2の能動負荷も低電圧カスコード構成になっていることから、トランジスタM23のドレイン電圧は、バイアス電圧VCと、トランジスタM51を流れる電流によって決まる電圧となり、トランジスタM24のドレインは、バイアス電圧VCと、トランジスタM52を流れる電流によって決まる電圧となる。トランジスタM3、M4、M23、M24、や、M31、M32、M51、M52のサイズをそれぞれ等しく設計すれば、トランジスタM24のドレイン(ノードVPCAS2)と、トランジスタM4のドレイン(ノードVPCAS)の電圧はほぼ等しくなる。
【0195】
次に、時刻t2_1となったとき、スイッチSW31_N、SW31_Pは、非導通状態となり、容量C11、C12は、電荷を保持する状態となる。
【0196】
次に、時刻t3_1となったとき、スイッチSW13、SW22、SW23は、導通状態となる。
【0197】
この時刻t3_1のとき、トランジスタM3、M4は、トランジスタM1、M2、M3,M4のミスマッチ分を記憶した容量C31、容量C32の電圧によって駆動されるため、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0198】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0199】
この図6のオフセットキャンセル回路の場合、時刻t1_1で説明しているように、ノードVPCASの電圧は、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧であり、これは、差動増幅器1を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタM3からトランジスタM1へ供給される電流、及びトランジスタM4からトランジスタM2へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【0200】
また、t3_1までの時間、出力電圧は、VD1+VOSとなっており、t3_1から始まる出力期間における出力電圧の変動は、オフセット電圧分VOSのみと小さい。
【0201】
さらに、位相補償用の容量CC2を差動増幅器1、差動増幅器2の、出力側カスコード段と、演算増幅器の出力ノードOUTとの間に接続している。ここで、容量CC2の両端電圧のうち、OUTの電圧の変動は、上記の通り、VD1+VOSからVD1への、VOS分のみである。また、他方のノードは、スイッチの切り替えにより、VPCAS2からVPCASへ切り替わるが、上記の通り、この電圧変動も殆どない。従って、容量CC2の両端の電圧は、ほとんど変化しない。このため、位相補償容量の再充電時間は非常に短くて済み、高速動作が期待できる。
【0202】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0203】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0204】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0205】
(実施の形態7)
図7は、本発明の実施の形態7におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図9のタイミングチャートに従う。
【0206】
トランジスタM71は、ソースとゲートがトランジスタM3と共通になっており、ドレインは、インピーダンス部Z71を介して、グランドへ接続され、容量C71は、インピーダンス部Z71と並列に接続され、トランジスタM72は、ソースとゲートがトランジスタM4と共通になっており、ドレインは、インピーダンス部Z72を介して、グランドへ接続され、容量C72は、インピーダンス部Z72と並列に接続される。
【0207】
また、スイッチSW71_Nは、トランジスタM71のゲート−ドレイン間の接続を制御し、スイッチSW71_Pは、トランジスタM72のゲート−ドレイン間の接続を制御する。
【0208】
なお、スイッチSW11_N、SW11_P、SW12は、図5の制御信号SWAで開閉を制御し、SWAがH状態で、導通状態、L状態で、非導通状態になるものとする。
【0209】
また、スイッチSW71_N、SW71_Pは、スイッチSW13と同様に、図5の制御信号SWBで開閉を制御し、SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0210】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図5のタイミングチャートに従って、説明する。
【0211】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、制御信号SWBも無視できる状態である。
【0212】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0213】
次に、時刻t1_1となったとき、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12が、導通状態、スイッチSW13、SW71_N、SW71_Pは、非導通状態となる。
【0214】
このとき、トランジスタM3のゲートとドレインが接続され、かつトランジスタM71のゲートにも接続され、カレントミラーとして動作するため、トランジスタM71は、差動対をなすトランジスタM1を流れる電流に比例する電流を、インピーダンス部Z71に供給することになる。トランジスタM71より供給される電流は、インピーダンス部Z71によって、電流−電圧変換されるため、ノードV3_Nには、トランジスタM1を流れる電流に応じた電圧が発生し、この電圧によって、容量C71を充電する。
【0215】
また、トランジスタM4のゲートとドレインが接続され、かつトランジスタM72のゲートにも接続され、カレントミラーとして動作するため、トランジスタM72は、差動対をなすトランジスタM2を流れる電流に比例する電流を、インピーダンス部Z72に供給することになる。トランジスタM72より供給される電流は、インピーダンス部Z72によって、電流−電圧変換されるため、ノードV3_Pには、トランジスタM2を流れる電流に応じた電圧が発生し、この電圧によって、容量C72を充電する。
【0216】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0217】
図3のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、インピーダンス部Z71及び、インピーダンス部Z72と並列に用意した、容量C71、C72で記憶する。
【0218】
ここで、本実施例の特徴である、容量C71、C72への充電時間を制御する回路動作を説明する。
【0219】
能動負荷をなす、トランジスタM3やM4のトランジスタサイズや電流をオフセットキャンセルの期間を調整するために変更すると、演算増幅器のゲインや周波数応答に影響を与えてしまう。このため、表示装置などへの駆動を考慮して、演算増幅器の応答性を適切に設定いる場合、オフセットキャンセルを行うために、演算増幅器の応答性などを犠牲する必要が出てくる。さらに、オフセットキャンセルの期間を短くするために、容量を小さくして、充電時間の短縮を図ると、スイッチのチャージインジェクションやクロックフィードスルーの影響を受けて、オフセット電圧分を適切に蓄えて、電荷が変動してしまうので、その結果、正確な電圧を印加できなくなる。
【0220】
そこで、オフセットキャンセル期間を短くしたい場合、トランジスタM4に対して、トランジスタM72を、トランジスタM3に対して、トランジスタM71の駆動能力を大きく設定しておく。例えば、5倍大きくすれば、トランジスタM71、M72に流れる電流も5倍となり、容量C71や、C72への充電時間を1/5にできる。
【0221】
これは、オフセットキャンセル期間が1/5となることを示している。
【0222】
逆に、前述のスイッチによる、電荷のずれを相対的に小さくするために、容量C71、C72のサイズを5倍にすれば、よりオフセットを取り除くことが可能となる。
【0223】
この場合も、トランジスタM71、M72に流れる電流も5倍であるため、オフセット電圧の記憶期間は変わらない。
【0224】
このように、本実施例では、トランジスタM4に対して、トランジスタM72を、トランジスタM3に対して、トランジスタM71の比を設定することで、消費電流及びオフセット抑制量、及び、チップ面積を、表示装置や駆動回路に応じて、好適に合わせ込むことが可能になるのである。
【0225】
次に、時刻t2_1となったとき、スイッチSW11_N、SW11_Pは、非導通状態となり、トランジスタM3、M4の、ゲート−ドレイン間の接続が開放される。
【0226】
次に、時刻t3_1となったとき、スイッチSW13、SW71_N、SW71_Pは、導通状態となる。
【0227】
この時刻t3_1のとき、トランジスタM71のゲートとドレインが接続され、かつM3のゲートにも接続され、カレントミラーとして動作する。トランジスタM71は、容量C71に保持した電荷に応じた電流を流すことになり、トランジスタM3も、容量C71に保持した電荷に応じた電流を流すことになる。
【0228】
また、トランジスタM72のゲートとドレインが接続され、かつM4のゲートにも接続され、カレントミラーとして動作する。トランジスタM72は、容量C72に保持した電荷に応じた電流を流すことになり、トランジスタM4も、容量C72に保持した電荷に応じた電流を流すことになる。
【0229】
ここで前述のとおり、容量C71、C72に保持されていた電荷は、それぞれ、トランジスタM1、トランジスタM2、M3、M4のミスマッチ分を記憶したものであり、トランジスタM3、トランジスタM4は、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0230】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0231】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0232】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0233】
上記の動作をNライン期間繰り返すことで、オフセットを抑制した出力電圧が出力可能となる。
【0234】
なお、実施の形態7の変形例を図8に示す。図8は、本発明の実施形態3における、インピーダンス部Z71、及びZ72の、構成素子について一例を示したものである。インピーダンス部Z71、Z72は、インダクタ素子、抵抗素子のほか、バイポーラトランジスタ、MOSFETなどで構成することができる。
【0235】
(実施の形態8)
図11(a)は、表示装置の構成を示すブロック図である。
【0236】
ゲートドライバは、ゲート信号を生成して、N本のゲート信号線G_1〜G_Nへ供給する。
【0237】
データドライバは、K個の駆動データ電圧出力回路DRV_1〜DRV_Kを備えており、K本のデータ信号線D_1〜D_Kのそれぞれへ、駆動データ電圧を供給する。表示パネルlは、上記ゲート信号線とデータ信号線の、各1本ずつにより制御される、N×K個の画素回路PIX_11、PIX_12、・・・PIX_1K、PIX_21、PIX_22、・・・PIX_2K、・・・PIX_N1、PIX_N2、・・・PIX_NKにより構成される。
【0238】
画素回路PIXの一例を、図11(b)に示す。
【0239】
EL0は発光素子であり、トランジスタMDRVより供給される電流によって、発光が制御される。
【0240】
スイッチSWP2は、トランジスタMDRVと発光素子EL0との間に挿まれており、トランジスタMDRVから発光素子EL0への、電流の供給を制御する。
【0241】
容量CHは、トランジスタMDRVのゲートと、パネル電源VDDPとの間に接続され、MDRVの駆動電圧を保持する。
【0242】
スイッチSWP1は、データ信号線Dと、トランジスタMDRVのゲートとの接続を制御する。
【0243】
スイッチSWP1とスイッチSWP2は、導通状態と非道通状態を、ゲート信号Gにより制御される。
【0244】
以下、画素回路の動作を、簡単に説明する。この画素回路は、駆動データ電圧供給期間と、発行期間の二つの動作期間を持つ。
【0245】
駆動データ電圧供給期間には、ゲート信号線Gにより、SWP1は導通状態、SWP2は非導通状態となり、データ信号線Dより画素回路PIXに供給された駆動データ電圧は、容量CHを充電する。また、このとき発光素子EL0は、トランジスタMDRVと切り離されているため、電流が流れず、したがって、発光しない状態になっている。
【0246】
次に発光期間になると、ゲート信号線Gによって、SWP1は非導通状態、SWP2は導通状態となる。このとき、容量CHは、駆動データ電圧供給期間に充電された電圧を保持する状態となっており、この駆動データ電圧を、トランジスタMDRVのゲートに印加している。トランジスタMDRVは、ゲートに印加されている駆動データ電圧に応じた電流を、SWP2を介して、発光素子EL0へ供給する。このようにして、発光素子EL0の発光を、駆動データ電圧に応じた電流によって制御する。
【0247】
図12に、図11に示した表示装置の、表示の様子を模式的に示す。表示データとしては、画面全体に、単一色を表示させた場合のものである。図12(a)は、理想的な表示状態を表しており、データドライバの各駆動データ電圧出力回路DRV_i(i=1、2、・・・K)から、各データ線D_i(i=1、2、・・・K)を通して各画素回路に、等しい駆動データ電圧が供給され、等しい輝度で表示されている。
【0248】
駆動データ電圧出力回路同士の間にバラツキが存在している場合について、画面全体に単一色を表示させた場合の表示の様子を、図12(b)に示す。同一のデータ信号線D_1〜D_Kに接続されている画素回路は、同一の駆動データ電圧出力回路DRV_1〜DRV_Kにより駆動される。
【0249】
このため、等しいオフセットを持った駆動データ電圧を供給される画素が、画面縦方向に並ぶことになり、画面表示上、図12(b)に示すような縦スジ、として現れてしまう。
【0250】
ここで、上記構成の表示装置において、データドライバに備わった、K個の駆動データ電圧出力回路DRV_1〜DRV_Kの出力段の増幅回路として、図1から図7までに示してきたようなオフセットキャンセル回路を使用することで、駆動データ電圧出力回路間の、オフセットによる駆動データ電圧のバラツキを抑えることが可能となり、図12(a)に示したような、均一な表示が得られるようになる。
【0251】
各実施の形態でも述べた通り、制御信号SWAからSWB、もしくは、制御信号SWBからSWAへ遷移するときには、図9、図10にも示した通り、ノーオーバーラップ期間を含むものとする。この期間は、スイッチが完全にオフする期間(例えば、50ns程度)とれば良い。
【0252】
また、位相補償容量への充電時間やオフセット記憶容量への充電時間の短縮という目的で、能動負荷をカスコード化する実施例を示したが、差動対をカスコードしても、問題ないことは言うまでもない。
【0253】
さらに、上述した実施の形態ではMOSトランジスタを用いて説明したが、バイポーラトランジスタを用いて同様の回路を構成できることはいうまでもない。
【0254】
さらに本発明は、上記実施の形態に限定されることなく、特許請求の範囲に記載される技術的範囲内で自由に変形、変更可能である。
【産業上の利用可能性】
【0255】
本発明では、液晶表示ドライバや有機ELドライバなどの電圧発生回路において、オフセット電圧を抑制し、低インピーダンスに出力することができる。
【0256】
さらに、ソースドライバへの適用では、複数の演算増幅器のオフセット電圧を一挙に抑制できるので、複数の出力端子のバラツキの小さい、高速で電圧ずれのない、液晶駆動回路を提供することが可能となる。
【図面の簡単な説明】
【0257】
【図1】本発明の実施の形態1におけるオフセットキャンセル回路の構成を示す回路図である。
【図2】本発明の実施の形態2におけるオフセットキャンセル回路の構成を示す回路図である。
【図3】本発明の実施の形態3におけるオフセットキャンセル回路の構成を示す回路図である。
【図4】本発明の実施の形態4におけるオフセットキャンセル回路の構成を示す回路図である。
【図5】本発明の実施の形態5におけるオフセットキャンセル回路の構成を示す回路図である。
【図6】本発明の実施の形態6におけるオフセットキャンセル回路の構成を示す回路図である。
【図7】本発明の実施の形態7におけるオフセットキャンセル回路の構成を示す回路図である。
【図8】本発明の実施の形態7におけるインピーダンス部の構成要素を示す回路図である。
【図9】本発明の実施の形態1における制御信号及び動作を示すタイミングチャートである。
【図10】本発明の実施の形態2における制御信号及び動作を示すタイミングチャートである。
【図11】本発明のオフセットキャンセル回路を利用した表示装置の構成を示すブロック図である。
【図12】表示装置の表示の様子を示す模式図である。
【図13】従来の技術におけるオフセットキャンセル回路の構成を示す回路図である。
【図14】従来の技術における第二のオフセットキャンセル回路の構成を示すブロック図である。
【図15】オフセットキャンセル機能を持たない演算増幅器の回路図である。
【符号の説明】
【0258】
M1〜M7,M21〜M25,M31,M32,
M51,M52,M71,M72,MDRV トランジスタ
CC,CC1,CC2 位相補償容量
C11,C12,C31,C32,
C71,C72,C141,C142,
C0,C1,C2 オフセット電圧記憶用容量
C29 出力負荷容量
CH 駆動データ電圧保持容量
SW11_N, SW11_P,SW12,SW13,
SW21〜SW24,SW41〜SW45,
SW61,SW62,SW71_N,SW71_P,
SW141,SW1,SW2.1,SW2.2,
SW3.1,SW3.2,SW4,SWP1,SWP2 スイッチ
Z71,Z72 インピーダンス部
R 抵抗
L インダクタ
Q0 バイポーラトランジスタ
M0 MOS FET
OP0 演算増幅器
PIX_11〜PIX_NK,PIX 画素回路
EL0 発光素子
DRV_1〜DRV_K 駆動データ電圧出力回路
INN,INN2 差動段反転入力端子
INP,INP2 差動段非反転入力端子
OUT 演算増幅器の出力端子
VDD 電源端子(+)
VSS 電源端子(−)
VB,VC,V7_N,V7_P バイアス電圧ノード
VPCAS,VPCAS2 能動負荷カスコード段ノード
N20 入力端子
N21 増幅器入力端子
N22 増幅器出力端子
N23 出力端子
VDDP 画素回路電源端子(+)
VSSP 画素回路電源端子(−)
N1,N2 オフセットキャンセル中間ノード
D_1〜D_K,D パネル 駆動データ電圧ライン
G_1〜G_N,G パネル ゲートライン
【技術分野】
【0001】
本発明は、差動増幅器及びオフセットキャンセル機能を備えた回路にかかわり、高精度な電圧を高速かつ低インピーダンスの駆動能力で発揮させる技術に関するものである。本発明において、好ましい適用対象としては、液晶表示ドライバ、有機ELドライバなどを搭載した液晶または有機EL表示装置等がある。
【背景技術】
【0002】
演算増幅器はアナログ信号の増幅や差信号の増幅のために多く用いられ、LSIの中にも多数組み込まれる基本的な回路である。演算増幅器の出力信号には、これを構成するトランジスタ特性のバラツキに起因する誤差を含む。この誤差は入力信号が0Vであっても、出力信号は0Vとならない。この入力信号に対する出力信号の誤差をオフセット電圧と言う。
【0003】
そして従来、演算増幅器においては上記オフセット電圧を低減するために、差動増幅器や能動負荷の最適化回路設計やレイアウト設計の工夫を行ってきた(例えば非特許文献1参照)。
【0004】
しかしながら、オフセット電圧をキャンセルするオフセットキャンセル機能なしには、こういった設計技術の集積で、オフセット電圧を低減するには限界がある。
【0005】
ここで、演算増幅器のオフセット電圧の発生原因を説明する。
【0006】
まず、オフセット電圧には、システマティックオフセットとランダムオフセットとがある。前者のシステマティックオフセットは、回路やレイアウト自体の製作方法に起因するため、前述のような設計手段により、抑制できる。
【0007】
しかしながら、後者のランダムオフセット電圧は、半導体製造プロセスに起因し、ある確率で出現してしまうバラツキを有するトランジスタが主原因であるため、演算増幅器それ自体の回路設計やレイアウト設計で低減することは非常に難しい。
【0008】
そこで、演算増幅器やバッファ回路にオフセットキャンセル機能を設けて、ランダムオフセットにも対策することが有効な手段となる。
【0009】
このようなオフセットキャンセル機能のあるオフセットキャンセル回路には、例えば特許文献1で提供される第一のオフセットキャンセル回路と、特許文献2で提供される第二のオフセットキャンセル回路とがある。
【0010】
第一のオフセットキャンセル回路は図13に図示するが、演算増幅器とコンデンサ、及び、スィッチの制御を行うものがあり、コンデンサにオフセット電圧相当の電圧を記憶しておき、その電圧を演算増幅器の入力電圧と演算することで、オフセット電圧を低減しようとするものである。
【0011】
第二のオフセットキャンセル回路は図14に図示するが、2対の差動増幅器、コンデンサ、及び、スィッチで行うものであり、二対ある差動増幅器の第一の差動増幅器の二入力に等しい電圧を与え、第二の差動増幅器の入力の各々にコンデンサを備えた状態で、ボルテージフォロアで動作させておき、次に、第二の差動増幅器の入力を、入力電圧とオープン状態(コンデンサに蓄えられた電圧が入力)とし、第二の差動増幅器をボルテージフォロアに切り替えるものである。
【特許文献1】特開2004−350256公報
【特許文献2】特開2005−117547A公報
【非特許文献1】DAVID A.JOHS, KEN MARTIN 著、“ANALOG INTEGRATED CIRCUIT DESIGN " P.105-P.118, P.229-P.231, ,JOHN WILLY & SONS,INC, 1997
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかしながら、第一のオフセットキャンセル回路、及び第二のオフセットキャンセル回路には、以下のような課題がある。
【0013】
まず、第一のオフセットキャンセル回路の場合、スィッチの開閉時に寄生容量を介して、コンデンサに蓄積された電荷が変動する。電荷の変動は演算増幅器のオフセットとして現れてしまう。次に、この影響を小さくしようとすると、コンデンサを大きくして、見かけ上、寄生容量を小さくすることで対処する。コンデンサを大きくすると、チップサイズの増大、さらには、オフセットを記憶する期間を延ばす必要が出てくる。オフセットを記憶する期間は、スイッチのオン抵抗とコンデンサの値の積で制限され、コンデンサを大きくして、オフセットを対策できても、速度低下を伴ってしまう。
【0014】
第二のオフセットキャンセル回路の場合、第一の差動増幅器がオフセットキャンセル期間中、動作しているため、オフセットキャンセル中も演算増幅器は電圧を出力することができる。ただし、この場合の演算増幅器の出力にはオフセットが付加されてしまっている。そして、第二の差動増幅器の動作に入ると、オフセット電圧を低減した、出力電圧が出力できるので、高精度な電圧を高速に出力できる。ただし、オフセット電圧を低減するために設けた、第一の差動増幅器に三つの欠点がある。一つ目と二つの目の欠点は、本来、一組の差動増幅器で構成可能な演算増幅器に、二組の差動増幅器を持つことで、単純にこの部分の面積と電流が二倍必要になる。さらに、面積の増大は、装置のコストアップにつながる。
【0015】
これは、液晶ドライバや有機ELドライバに、この演算増幅器を適用する場合、走査線分備えることになり、400個から1000個程度の演算増幅器が必要になる。
【0016】
このため、1つあたりの演算増幅器の面積や消費電流は、400倍以上の影響を受けることになり、液晶テレビや有機ELテレビなどの表示装置として、決して、無視できる増加では済まない。
【0017】
さらに、第二の差動増幅器を構成するトランジスタが製造上バラつかず、第一の差動増幅器を構成するトランジスタがばらついてしまった場合、そもそも存在しなかったオフセット電圧を付加してしまうことになってしまう。
【0018】
このように、差動増幅器を二対持った構成であっても、高速と高精度化が図れても、電力や面積や製造コストが満たせなくなってしまう。
【0019】
本発明は、このような事情に鑑みて創作したものであり、演算増幅器にオフセットキャンセル機能を備える場合であっても、入力電圧を高速、高精度かつ低インピーダンスに出力し、さらには消費電流の増加やチップ面積の増加を招かないオフセットキャンセル回路を提供することを目的としている。
【課題を解決するための手段】
【0020】
(1)本発明によるオフセットキャンセル回路は、第一の差動対と第一の能動負荷とを備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタのゲートに接続された第一の容量と、
前記第二のトランジスタのゲートに接続された第二の容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第一の容量及び前記第二の容量に蓄積しておく状態とされ、
第二の期間は、前記演算増幅器の出力期間として、前記第一の能動負荷の第一のトランジスタのゲートを、第一の容量が電荷を保持しておく状態、前記第一の能動負荷の第二のトランジスタのゲートを、第二の容量が電荷を保持しておく状態とするように構成したことを特徴とするオフセットキャンセル回路である。
【0021】
なお、この構成については、後述する実施の形態における図1を参照することができる。
【0022】
この構成において、消費電流の増加や、チップ面積の増大なく、オフセットキャンセル回路を提供することが可能となる。
【0023】
(2)また、本発明のオフセットキャンセル回路は、上記(1)の構成のオフセットキャンセル回路において、さらに第二の差動対、第二の能動負荷、及び出力部を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
上記スイッチ手段により、さらに、
前記第一の期間は、前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、前記第二の差動対と前記第二の能動負荷を動作して、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、前記第一の差動対と前記第一の能動負荷とを動作して、前記演算増幅器が出力できる状態とされることを特徴とする。
【0024】
なお、この構成については、後述する実施の形態における図2を参照することができる。
【0025】
この構成において、オフセットを記憶している期間にも電圧を出力できるため、入力電圧を高速、高精度かつ低インピーダンスに出力するオフセットキャンセル回路を提供することができる。
【0026】
(3)また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷、及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記差動対と前記能動負荷の出力となる、前記第四のトランジスタのドレインに 接続した出力部と、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第一の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
第二の期間は、前記演算増幅器の出力する期間として、前記第一の能動負荷の第一のトランジスタのゲートを第三の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを第四の容量が電荷を保持しておく状態とされる、ことを特徴とするオフセットキャンセル回路である。
【0027】
なお、この構成については、後述する実施の形態における図3を参照することができる。
【0028】
この構成において、オフセットの記憶及び供給を、より正確にできるようになるため、さらなる高精度化が可能となる。
【0029】
(4)また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記出力部の高電源側の駆動トランジスタであるハイサイドトランジスタと、
前記出力部の低電源側の駆動トランジスタであるローサイドトランジスタと、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第二の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、
前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
前記演算増幅器の反転入力、非反転入力、出力の全端子を接続することで、前記演算増幅器の反転入力である前記差動対の反転入力、前記演算増幅器の非反転入力である前記差動対の非反転入力、前記演算増幅器の出力に入力電圧を与えておき、
第二の期間は、
前記第一の能動負荷の第一のトランジスタのゲートの電荷を第三の容量が保持し、
前記第一の能動負荷の第二のトランジスタのゲートの電荷を第四の容量が保持しておく状態とされ、
前記演算増幅器はボルテージフォロアの構成をとることで、
前記第二の期間が前記演算増幅器の出力する期間であるようにした、
ことを特徴とするオフセットキャンセル回路である。
【0030】
この構成については、後述する実施の形態における図4を参照することができる。
【0031】
この構成により、オフセットを蓄える期間と、電圧を出力する期間において、位相補償容量の電圧変動が小さくなるため、再充電時間を削減でき、高速化が期待できる。
【0032】
(5)好ましくは、上記(4)のオフセットキャンセル回路において、前記第一のバイアス電圧は前記ハイサイドトランジスタを飽和領域で動作させる電圧を与え、或いは、前記第二のバイアス電圧は前記ローサイドトランジスタを飽和領域で動作させる電圧を与える。
【0033】
(6)また、本発明にかかわるオフセットキャンセル回路は、上記(2)または(4)のオフセットキャンセルにおいて、前記第二の能動負荷と、
前記第二の能動負荷の一方の第五のトランジスタともう一方の第六のトランジスタと、
前記第五のトランジスタに直列に接続し、カスコード回路となる、第七のトランジスタと、
前記第六のトランジスタに直列に接続し、カスコード回路となる、第八のトランジスタと、
前記第二の差動対と、
を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、
前記第一の期間は、
前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、
前記第二の差動対と前記第二の能動負荷を動作させて、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、
前記第一の差動対と前記第一の能動負荷を動作させて、前記演算増幅器が出力できる状態とされるようになっている、ことを特徴とするオフセットキャンセル回路である。
【0034】
この構成については、後述する実施の形態における図5を参照することができる。
【0035】
(7)また、本発明にかかわるオフセットキャンセル回路は、上記(6)において、
前記第二の位相補償容量に代えて、スイッチ手段により、前記第四のトランジスタのソースと第三の位相補償容量の一方の端子との接続を制御し、
前記第八のトランジスタのソースと前記第三の位相補償容量の一方の端子との接続を制御し、
前記第三の位相補償容量のもう一方の端子と前記演算増幅器の出力とを接続し、
前記第一の期間で、第三の位相補償への充放電期間を短縮することを特徴とする、オフセットキャンセル回路である。
【0036】
この構成については、後述する実施の形態における図6を参照することができる。
【0037】
この構成において、ミラー位相補償に比べて高速性に優れるカスコードミラー補償構成となり、電圧出力動作の更なる高速化が実現できる。
【0038】
(8)好ましくは、上記(6)のオフセットキャンセル回路において、
前記第三のトランジスタ、
前記第四のトランジスタ、
前記第七のトランジスタ、
前記第八のトランジスタ、のトランジスタの能力またはトランジスタサイズ及びゲート電圧が等しくする。
【0039】
この構成により、位相補償容量の電圧変動が小さくてすむので、更なる高速動作が実現できる。
【0040】
(9)好ましくは、上記(6)または上記(7)のオフセットキャンセル回路において、
前記第三のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第四のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第七のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第八のトランジスタのゲート電圧に第三のバイアス電圧と、
を与えておく。
【0041】
この構成によって、オフセットキャンセルを行う第一の期間と前記演算増幅器が出力する第二の期間の位相補償容量の電位変動がさらに小さくなり、オフセットを記憶する期間を短縮できる。
【0042】
(10)また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタと対になる第九のトランジスタと、
前記第二のトランジスタと対になる第十のトランジスタと、
前記第九のトランジスタと電源またはグランドとの間に、並列に第一のインピーダンス部と、第五の容量と、
前記第十のトランジスタと電源またはグランドとの間に、並列に第二のインピーダンス部と、第六の容量と、
を備え、
前記第一のトランジスタと前記第九のトランジスタのゲートを接続し、
前記第二のトランジスタと前記第十のトランジスタのゲートを接続し、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により
前記第一の期間は、前記第一の差動対の非反転入力と前記第一の差動対の反転入力が接続され、前記第一のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第九のトランジスタの電流を前記第一のインピーダンス部で電圧変換し、前記第一のインピーダンス部の電圧に応じた電荷を前記第五の容量で蓄え、前記第二のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第十のトランジスタの電流を前記第二のインピーダンス部で電圧変換し、前記第二のインピーダンス部の電圧に応じた電荷を前記第六の容量で蓄えておく状態とされ、
前記第二の期間は、
前記第一の差動対の反転入力と前記演算増幅器の出力を接続し、前記第五の容量で保持された電荷に応じて流れる電流を、前記第九のトランジスタを介して、前記第一のトランジスタに伝送し、前記第六の容量で保持された電荷に応じて流れる電流を、前記第十のトランジスタを介して、前記第二のトランジスタに伝送する状態とされ、
前記第二の期間が前記演算増幅器の出力する期間となる構成とした、ことを特徴とするオフセットオフセットキャンセル回路である。
【0043】
この構成は、第五の容量及び第六の容量の充電電流を、演算増幅器の特性に直接関係なしに、増減できる。このため、オフセットキャンセルにおける、オフセットの記憶時間である、第五の容量及び第六の容量への充電時間の調整範囲が拡大し、電力及びオフセットキャンセル期間の選択の幅が広いという特徴を持つ。
【0044】
(11)上記の(10)の構成のオフセットキャンセル回路において、前記インピーダンス部は、具体的には、抵抗、インダクタ、或いは、トランジスタで構成することができる。
【0045】
(12)また、本発明にかかわる表示装置は、上記(1)〜(11)記載のオフセットキャンセル回路を複数個と、前記オフセットキャンセル回路の出力電圧に応じて、光透過率が変化する液晶セルまたは有機ELセルと、を備えることを特徴とする。
【0046】
この構成により、駆動回路のオフセット、またはそのバラツキに起因して発生する、表示むらを抑制し、高画質化が実現できる。
【発明の効果】
【0047】
本発明によれば、演算増幅器にオフセットキャンセル機能を備える場合であっても、入力電圧を高速、高精度かつ低インピーダンスに出力し、さらには消費電流の増加やチップ面積の増加を招かないオフセットキャンセル回路を提供することをすることを目的としている。
【0048】
ひいては、液晶或いは有機ELパネルや液晶TFT素子或いは有機EL素子などを含む表示装置全体として、低消費電力化を図り、かつ、セルごとに用意された演算増幅器の出力から液晶TFTに素子或いは有機EL素子に好適な電圧を演算増幅器のオフセット電圧を十分低減し、なおかつ、高速な駆動電圧の供給が実現できることで、高コントラスト・高輝度な液晶或いは有機EL表示装置に有利な展開をもたらす。
【発明を実施するための最良の形態】
【0049】
以下、本発明にかかわるオフセットキャンセル回路の実施の形態を図面に基づいて詳細に説明する。なお、図中同一または相当部分には同一の符号を付し、その説明は繰り返さない。
【0050】
(実施の形態1)
図1は本発明の実施の形態1におけるオフセットキャンセル回路の構成を示す回路図であり、図9は、オフセットキャンセル回路の制御タイミングを示す、タイミングチャートである。なお、以下で説明するスイッチは、請求項に言うスイッチ手段を構成する。実施の形態1以降も同様である。
【0051】
トランジスタM1、M2は、オフセットキャンセル回路中の演算増幅器として動作する際の、差動対を構成する。
【0052】
トランジスタM3、M4は能動負荷である。
【0053】
トランジスタM5は、差動対のテール電流を制御するトランジスタである。
【0054】
トランジスタM6は、差動対及び能動負荷の出力を入力し、演算増幅器の出力としてバッファするための出力を行うトランジスタである。
【0055】
トランジスタM7は、トランジスタM6とともに、演算増幅器の出力の構成を行うと同時に、バイアス電圧VBで制御し、トランジスタM5とカレントミラーとして動作するトランジスタである。
【0056】
容量C11は、トランジスタM3のゲート電位の電荷を保持する容量である。
【0057】
容量C12は、トランジスタM4のゲート電位の電荷を保持する容量である。
【0058】
スイッチSW11_Nは、トランジスタM3のゲート−ドレイン間の接続を制御するスイッチである。
【0059】
スイッチSW11_Pは、トランジスタM4のゲート−ドレイン間の接続を制御するスイッチである。
【0060】
スイッチSW12は、トランジスタM2のゲート(演算増幅器の非反転入力)とトランジスタM1のゲート(演算増幅器の反転)との接続を制御するスイッチである。
【0061】
スイッチSW13は、トランジスタM1のゲート(演算増幅器の反転入力)とトランジスタM6のドレイン(演算増幅器の出力)との接続を制御するスイッチである。
【0062】
容量CCは、演算増幅器の位相補償容量である。
【0063】
スイッチSW11_N、スイッチSW11_P、およびスイッチSW12は、図9の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0064】
また、スイッチSW13は、図9の制御信号SWBで開閉を制御し、制御信号SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0065】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図9のタイミングチャートに従って、説明する。ここで、非表示期間とはt=0からt=t0_1の期間であって、映像データ信号に基づく期間であり、1ライン期間とはt=t01_1からt=t0_2の期間、制御信号SWAがH状態切り替わった時間から、映像データ信号に基づき決まる、1ラインの終わりまでの時間であり、表示期間とはt>=t0_1の期間、映像データ信号に基づく期間である。また、オフセット記憶期間とはt=t1_1からt=2_1の期間であり、ノーオーバーラップ期間とは、制御信号SWA,SWBのH状態がオーバーラップしない期間、出力期間とはt=t3_1からt=t0_2の期間で、制御信号SWBがH状態に切り替わった時間から1ラインの終わりまでの時間、である。これら期間は実施の形態1以降も同様の意義である。
【0066】
時刻の表示の符号の意味を示す。
【0067】
時刻、tM_Nは、表示開始から、Nライン後のタイミングMを表す。
【0068】
Nは、表示装置のライン数分(例えば、QVGAサイズの表示装置で、N=240、
VGAサイズの表示装置で、N=480)、
Mは、オフセットキャンセルのタイミングで、M=0,1,2,3,4
であり、Mの値による動作状態の詳細は、下記に示す。
【0069】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z(ハイインピーダンス)、制御信号SWA、制御信号SWBも 無視できる状態である。
【0070】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0071】
次に、時刻t1_1となったとき、オフセット記憶期間として、制御信号SWAは、Hへ、制御信号SWBは、Lへ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12が導通状態、スイッチSW13は、非導通状態となる。
【0072】
このとき、差動対をなすトランジスタM1、M2、能動負荷をなすトランジスタM3、M4には、すべてのノード電圧が等しいことが期待される。
【0073】
しかしながら、製造上、ある確率で発生してしまう、トランジスタの不出来(オン/オフしないほどではなく、トランジスタ特性の代表値から、ずれてしまって、品質上は正しく製造できているトランジスタ;以下、ミスマッチと書く。)が出てしまうと、トランジスタM1、M2に全く等しい電圧を与えているにも関わらず、トランジスタM1、M2を流れる電流や、トランジスタM3、M4のゲート−ソース間電圧がずれてしまう。この電圧のずれが、ランダムオフセットの原因となる。
【0074】
そもそも、この原因を引き起こすのが、局所的なプロセスバラツキであって、それが回路に影響を及ぼした結果、オフセット電圧として現れるのである。
【0075】
ここで、上記の状態を想定して、トランジスタM1、M3,M4が、設計値通り、トランジスタが仕上がっているとする。そして、トランジスタM2が、上記のミスマッチの影響で、能力が高く(しきい値VTが低いでもかまわない。)、製造上仕上がった場合を考える。
【0076】
図1からオフセットキャンセルシステムを削除し、そのシステムを備えない演算増幅器を図15に示す。図15の場合、トランジスタM2の能力が上記仮定から高いとされているため、トランジスタM2の電流が多く流れようとする。そして、トランジスタM2のドレイン電圧が、ミスマッチの発生しない場合に比べて、下がることになる。そして、トランジスタM6のゲート電圧が下がるため、演算増幅器の出力OUTは、上昇してしまう。そして、出力電圧OUTが、トランジスタM1のゲート電圧に負帰還動作する。このとき、トランジスタM1のゲート電圧が上昇し、トランジスタM2の電流と等しくバランスされると、定常状態となる。そして、トランジスタM3とトランジスタM4の能動負荷も同一電流となり、安定動作できることになる。この出力電圧OUTの上昇分が、演算増幅器のオフセット電圧である。このように、オフセットキャンセルシステムなしの図15の演算増幅器では、オフセット電圧を持ったまま、動作してしまう。
【0077】
さて、図1のオフセットキャンセルシステムを備えた実施の形態1のオフセットキャンセル回路の場合、上記したミスマッチがあっても、ミスマッチ分の電流や電圧をトランジスタM3、M4のゲートに用意した、オフセット記憶期間にて、容量C11、C12で記憶しておくのである。
【0078】
このため、トランジスタM2の能力が上がっている分を、容量C12の電荷で記憶しておき、スイッチSW11_N、SW11_Pを非導通状態として、容量C11、C12の電荷を保持することで、能動負荷をなす、トランジスタM3、M4の電圧を差動対及び能動負荷を構成するトランジスタM1からトランジスタM4の製造上のバラツキ分も考慮した上で、製造仕上がり状態に応じて、電圧VD1を出力するために、好適な動作点電圧を記憶できるのである。
【0079】
次に、時刻t2_1となったとき、ノーオーバーラップ期間として、スイッチSW11_N、スイッチSW11_Pは、非導通状態となり、容量C11、C12は、電荷を保持する状態となる。
【0080】
なお、時刻t2_1と時刻t3_1との間、スイッチSW11_N、SW11_Pは、非導通状態、かつ、スイッチSW12、SW13も非導通状態となる、ノーオーバーラップ期間がある。
【0081】
これは、トランジスタM1、M2、M3、M4のオフセット電圧を容量C11、C12に蓄えた電荷を流入、流出経路を遮断し、確実に、保持するためである。
【0082】
こういった、ノーオーバーラップの期間を設けて、正確に電荷を蓄えておくのは、オフセットキャンセルを行う上で、非常に重要であり、他の実施例でも、制御信号SWAからSWB、或いは、制御信号SWBからSWAへH状態が遷移する途中の期間にノーオーバーラップ期間を設けて、確実に、容量C11、C12にオフセットを記憶させているのである。
【0083】
次に、時刻t3_1となったとき、出力期間として、スイッチSW13は、導通状態となる。ここで、時刻t2_1と時刻t3_1で処理したとおり、制御信号SWAとSWBはノーオーバーラップ期間(同時にH状態とならない。)をもつことが重要である。
【0084】
これは、容量C11、C12に保持した電荷を確実に、ホールドするためである。
【0085】
この時刻t3_1のとき、トランジスタM1、M2、M3、M4のミスマッチ分を記憶した容量C11、C12で、トランジスタM3、M4は、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減することが可能となる。
【0086】
この時刻t3_1から、時刻t4_1までの間の出力期間が、入力電圧VD1を確実に出力できる状態となる。
【0087】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0088】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0089】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0090】
(実施の形態2)
図2は本発明の実施の形態2におけるオフセットキャンセル回路の構成を示す回路図であり、図10は、オフセットキャンセル回路の制御タイミングを示す、タイミングチャートである。実施の形態1の図1の回路に加えて、もう一組の差動対と能動負荷とを備える構成である。なお、図2において、図1で説明したものと同じ構成については、同じ図番号を付しており詳細な説明は省略する。
【0091】
以下、図2を参照しながら説明する。
【0092】
トランジスタM21、M22は差動対である。
【0093】
トランジスタM23、M24は能動負荷である。
【0094】
トランジスタM25は、トランジスタM21、M22からなる差動対のテール電流を制御し、差動増幅器を構成している。
【0095】
スイッチSW22は、トランジスタM6のゲートと、トランジスタM1、M2、M3、M4、M5からなる差動増幅器(以下、差動増幅器1と記す)の出力との接続を制御するスイッチである。
【0096】
スイッチSW21は、トランジスタM6のゲートと、トランジスタM21、M22、M23、M24、M25からなる差動増幅器(以下、差動増幅器2と記す)の出力との接続を制御するスイッチである。
【0097】
スイッチSW23は、トランジスタM2のゲート(演算増幅器の非反転入力)と、トランジスタM21のゲート(差動対の反転入力)の接続を制御するスイッチである。
【0098】
スイッチSW24は、トランジスタM21のゲート(差動対の反転入力)と、トランジスタM6のドレイン(演算増幅器の出力)の接続を制御するスイッチである。
【0099】
スイッチSW21、SW24は、スイッチSW11_N、SW11_P、SW12と同様に、図10の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0100】
スイッチSW22、SW23は、スイッチSW13と同様に、図10の制御信号SWBで開閉を制御し、制御信号SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0101】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図10のタイミングチャートに従って、説明する。
【0102】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、SWBも 無視できる状態である。
【0103】
そして、時刻t0_1となって非表示期間から表示期間に入ったとき、入力INPに電圧VD1が印加される。
【0104】
次に、時刻t1_1となってオフセット記憶期間に入ると、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12、SW21、SW24が導通状態、スイッチSW13、SW22、SW23は、非導通状態となる。
【0105】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0106】
図2のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタM3、M4のゲートに用意した、容量C11、C12で記憶しておくと同時に、差動増幅器2の非反転入力に入力電圧VD1を印加し、差動増幅器2の反転入力にはトランジスタM6のドレインを接続し、差動増幅器2の出力電圧をトランジスタM6のゲートに印加することで、入力電圧VD1に対してオフセット電圧VOSが加算された電圧、VD1+VOSを出力する。つまり、オフセット電圧VOSを含んではいるものの、入力電圧VD1に近い電圧を出力できる状態となっている。
【0107】
次に、時刻t2_1となってノーオーバーラップ期間に入ったとき、スイッチSW11_N、SW11_Pは、非導通状態となり、容量C11、C12は、電荷を保持する状態となる。
【0108】
次に、時刻t3_1となって出力期間に入ったとき、スイッチSW13、SW22、SW23は、導通状態となる。
【0109】
この時刻t3_1の出力期間のとき、トランジスタM1、M2、M3、M4のミスマッチ分を記憶した容量C11、C12で、トランジスタM3、M4は、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0110】
この時刻t3_1から、時刻t4_1までの出力期間が、入力電圧VD1を確実に出力できる状態である。
【0111】
ここで、t3_1までの時間、出力電圧は、VD1+VOSとなっており、t3_1から始まる出力期間における出力電圧の変動は、オフセット電圧分VOSのみと小さくなるため、出力期間における収束の高速化も期待できる。
【0112】
次に、t4_1の出力期間の終了時点で、スイッチSW13は、非導通状態となる。
【0113】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0114】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0115】
また、オフセット電圧を含むものの、1ライン期間のほぼ全期間を出力できる。
【0116】
これにより、演算増幅器の負荷が重く、時定数の大きい場合にも、オフセット記憶中に、電圧を所定の電圧の近傍、最良の場合、所定の電圧±オフセット電圧付近まで駆動でき、さらに、出力期間に、オフセット分だけ駆動すれば良いので、オフセットキャンセルした正確な電圧の駆動と、高速化の両立が可能となる。
【0117】
(実施の形態3)
図3は、本発明の実施の形態3におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図9のタイミングチャートに従う。なお、図3において、図1及び図2で説明したものと同じ構成については、同じ図番号を付しており詳細な説明は省略する。
【0118】
トランジスタM31は、差動対をなすトランジスタM1と、能動負荷M3との間に介挿される。
【0119】
トランジスタM32は、差動対をなすトランジスタM2と、能動負荷M4との間に介挿される。また、トランジスタM31、M32とも、バイアス電圧VCで制御される。すなわちトランジスタM3とM31とで、いわゆる低電圧カスコード構成となっており、また、トランジスタM4とM32も、低電圧カスコード構成となっている。
【0120】
容量C31は、トランジスタM3のゲート電位の電荷を保持する容量である。
【0121】
容量C32は、トランジスタM4のゲート電位の電荷を保持する容量である。
【0122】
スイッチSW31_Nは、低電圧カスコード構成をなす、トランジスタM3のゲートとM31のドレインとの間の接続を制御するスイッチである。
【0123】
スイッチSW31_Pは、低電圧カスコード構成をなす、トランジスタM4のゲートとトランジスタM32のドレインとの間の接続を制御するスイッチである。
【0124】
容量CC1は、演算増幅器の位相補償容量である。
【0125】
なお、スイッチSW31_N、SW31_Pは、スイッチSW12と同様に、図9の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0126】
また、スイッチSW13は、図9の制御信号SWBで開閉を制御し、SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0127】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図9のタイミングチャートに従って、説明する。
【0128】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、制御信号SWBも 無視できる状態である。
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0129】
次に、時刻t1_1となったとき、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW31_N、スイッチSW31_P、スイッチSW12が導通状態、スイッチSW13は、非導通状態となる。
【0130】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0131】
図3のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタM3及び、トランジスタM4のゲートに用意した、容量C31、容量C32で記憶しておく。この基本原理については、実施の形態1で示したオフセットキャンセル回路と同様である。図3のオフセットキャンセル回路ではさらに、能動負荷部分が低電圧カスコード構成をとっているため、トランジスタM3のドレイン電圧は、バイアス電圧VCと、トランジスタM31を流れる電流によって決まる電圧となり、トランジスタM4のドレイン電圧は、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧となっている。
【0132】
次に、時刻t2_1となったとき、スイッチSW11_N、SW11_Pは、非導通状態となり、容量C31、C32は、電荷を保持する状態となる。
【0133】
次に、時刻t3_1となったとき、スイッチSW13、導通状態となる。
【0134】
この時刻t3_1のとき、トランジスタM3、M4は、トランジスタM1、M2、M3,M4のミスマッチ分を記憶した容量C31、C32の電圧によって駆動されるため、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0135】
この図3のオフセットキャンセル回路の場合、時刻t1_1で説明しているように、トランジスタM3のドレイン電圧は、バイアス電圧VCと、トランジスタM31を流れる電流によって決まる電圧であり、トランジスタM4のドレイン電圧は、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧となっており、これは、時刻t1_1〜時刻t1_2で、C31、C32を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタM3からトランジスタM1へ供給される電流、及びトランジスタM4からトランジスタM2へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【0136】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0137】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0138】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0139】
(実施の形態4)
図4は、本発明の実施の形態4におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図9のタイミングチャートに従う。
【0140】
スイッチSW41は、出力段を構成するトランジスタM6のゲートと、電源VDDとの接続を制御するスイッチである。
【0141】
スイッチSW42は、差動対および能動負荷の出力と、トランジスタM6のゲートの接続を制御するスイッチである。
【0142】
スイッチSW43は、演算増幅器の出力と、差動対の非反転入力との接続を制御するスイッチである。
【0143】
スイッチSW44は、出力段を構成するトランジスタM7のゲートと、バイアス電圧VBとの接続を制御するスイッチである。
【0144】
スイッチSW45は、トランジスタM7のゲートと、電源VSSとの接続を制御するスイッチである。
【0145】
スイッチSW41、SW43、SW45は、スイッチSW31_N、SW31_P、およびSW12と同様に、図9の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0146】
スイッチSW42、SW44は、スイッチSW13と同様に、図9の制御信号SWBで開閉を制御し、制御信号SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0147】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図9のタイミングチャートに従って、説明する。
【0148】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、SWBも無視できる状態である。
【0149】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0150】
次に、時刻t1_1となったとき、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW41、SW43、SW45、SW31_N、SW31_P、SW12が導通状態、スイッチSW13は、非導通状態となる。
【0151】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考えると、図4のオフセットキャンセル回路においては、実施の形態3で示したオフセットキャンセル回路と同様、ミスマッチ分の電流や電圧を、トランジスタM3及び、トランジスタM4のゲートに用意した、容量C31、C32で記憶し、かつ、そのときのトランジスタM3のドレインのドレイン電圧は、バイアス電圧VCと、M31を流れる電流によって決まる電圧となり、トランジスタM4のドレインは、バイアス電圧VCと、M32を流れる電流によって決まる電圧となる。
【0152】
さらに、図4のオフセットキャンセル回路においては、スイッチSW42が非導通状態となることで、トランジスタM6のゲートと、差動増幅器の出力との接続が切れ、スイッチSW41が導通状態となることで、トランジスタM6のゲートには、電源VDDの電圧が供給され、スイッチSW44が非導通状態となることで、トランジスタM7のゲートと、バイアス電圧VBとの接続が切れ、スイッチSW45が導通状態となることで、M7のゲートには、電源VSSの電圧が供給され、さらにスイッチSW43が導通状態となることで、演算増幅器の出力OUTと差動増幅器の非反転入力とが、接続される。
【0153】
以上のスイッチ制御により、まず、演算増幅器の出力段を構成する、トランジスタM6、M7が、電流出力能力停止するため、演算増幅器の出力OUTはHi−Z状態となり、さらに、出力機能を停止した出力OUTは、差動増幅器の非反転入力と接続された状態となる。すなわち、出力OUTの電圧は、電圧VD1となる。ここで、VD1なる電圧は、演算増幅器の出力OUTにとって、出力する電圧の目標値である。
【0154】
次に、時刻t2_1となったとき、スイッチSW31_N、SW31_Pは、非導通状態となり、容量C31、C32は、電荷を保持する状態となる。また、同時に、スイッチSW41、SW43、SW45も、非導通状態となる。
【0155】
次に、時刻t3_1となったとき、スイッチSW42、SW44、及びSW13は、導通状態となる。
【0156】
この時刻t3_1のとき、トランジスタM3、M4は、トランジスタM1、M2、M3,M4のミスマッチ分を記憶した容量C31、容量C32の電圧によって駆動されるため、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0157】
この図4のオフセットキャンセル回路の場合、時刻t1_1で説明しているように、トランジスタM3のドレイン電圧は、バイアス電圧VCと、トランジスタM31、M32を流れる電流によって決まる電圧であり、トランジスタM4のドレイン電圧は、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧となっている。
【0158】
これは、時刻t1_1〜時刻t1_2で、C31、C32を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタM3からトランジスタM1へ供給される電流、及びトランジスタM4からトランジスタM2へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【0159】
ここでさらに、図4に示したオフセットキャンセル回路においては、位相補償容量CC1の接続されている両側のノードについては、差動増幅器側のノードVPCASの電圧は、バイアス電圧VCと、トランジスタM32を流れる電圧によって決まるため、殆ど変化がなく、また、演算増幅器の出力OUTは、t1_1〜t2_1のオフセットキャンセル期間において、入力電圧と同じくVD1電圧が供給されている状態であったものが、t3_1以降の出力期間には、オフセットキャンセルした入力電圧VD1を出力する状態となる。すなわち。殆ど変化がないため、オフセットキャンセル期間から出力期間の遷移において、容量CC1の両端電圧の変動は殆どないため、位相補償容量の両端の電位差小さくなり、位相補償容量への充放電時間が短縮できるので、内部スルーレートが飛躍的に高められ、結果的に高速化が期待できる。
【0160】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0161】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0162】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0163】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0164】
(実施の形態5)
図5は、本発明の実施の形態5におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図10のタイミングチャートに従う。
【0165】
トランジスタM51は、差動対をなすトランジスタM21と、能動負荷M23との間に介挿される。
【0166】
トランジスタM52は、差動対をなすトランジスタM22と、能動負荷M23との間に介挿される。
【0167】
トランジスタM51、M52とも、バイアス電圧VCで制御される。すなわちトランジスタM23とM51とで、低電圧カスコード構成をなしており、また、トランジスタM24とM52も同様に、低電圧カスコード構成となっている。
【0168】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図10のタイミングチャートに従って、説明する。
【0169】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、制御信号SWBも 無視できる状態である。
【0170】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0171】
次に、時刻t1_1となったとき、制御信号SWAは、Hへ、制御信号SWBは、Lへ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12、SW21、スイッチSW24が導通状態、スイッチSW13、SW22、SW23は、非導通状態となる。
【0172】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0173】
図5のオフセットキャンセル回路において、上記ミスマッチがある場合、トランジスタM1、M2、M3、M4、M5、M31、M32からなる差動増幅器(以下差動増幅器1と記す)における、ミスマッチ分の電流や電圧を、トランジスタM3及び、トランジスタM4のゲートに用意した、容量C11、容量C12で記憶しておくと同時に、トランジスタM21、M22、M23、M24、M25、M51、M52からなる差動増幅器(以下、差動増幅器2)の非反転入力に入力電圧VD1を印加し、差動増幅器2の反転入力にはトランジスタM6のドレインを接続し、差動増幅器2の出力電圧をトランジスタM6のゲートに印加することで、入力電圧に対してオフセット電圧が加算された電圧、VD1+VOSを出力する。つまり、オフセット電圧を含んではいるものの、入力電圧VD1に近い電圧を出力できる状態となっている。
【0174】
次に、時刻t2_1となったとき、スイッチSW11_N、SW11_Pは、非導通状態となり、容量C11、C12は、電荷を保持する状態となる。
【0175】
次に、時刻t3_1となったとき、スイッチSW13、SW22、SW23は、導通状態となる。
【0176】
この時刻t3_1のとき、トランジスタM1、M2、M3,M4のミスマッチ分を記憶した容量C11、C12で、トランジスタM3、M4は、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0177】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0178】
ここで、t3_1までの時間、出力電圧は、VD1+VOSとなっており、t3_1から始まる出力期間における出力電圧の変動は、オフセット電圧分VOSのみと小さくなるため、出力期間における収束の高速化が期待できる。
【0179】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0180】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0181】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0182】
(実施の形態6)
図6は、本発明の実施の形態6におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図10のタイミングチャートに従う。
【0183】
容量CC2は、演算増幅器の位相補償用の容量である。
【0184】
スイッチSW61は、位相補償用の容量CC2と、差動増幅器2(トランジスタM21、M22、M23、M24、M25、M51、M52からなる差動増幅器)の出力側能動負荷のカスコード段ノードVPCAS2との接続を制御するスイッチである。
【0185】
スイッチSW62は、位相補償用の容量CC2と、差動増幅器1(トランジスタM1、M2、M3、M4、M5、M31、M32からなる差動増幅器)の出力側能動負荷のカスコード段ノードVPCASとの接続を制御するスイッチである。
【0186】
スイッチSW61は、スイッチSW31_N、SW31_P、SW21、SW24、SW12、と同様に、図6の制御信号SWAで開閉を制御し、制御信号SWAが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0187】
スイッチSW62は、スイッチSW22、SW23、SW13と同様に、図6の制御信号SWBで開閉を制御し、制御信号SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0188】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図10のタイミングチャートに従って、説明する。
【0189】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、制御信号SWBも無視できる状態である。
【0190】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0191】
次に、時刻t1_1となったとき、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12、SW21、SW24が導通状態、スイッチSW13、SW22、SW23は、非導通状態となる。
【0192】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0193】
図6のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタM3及び、トランジスタM4のゲートに用意した、容量C31、C32で記憶しておく。このとき、上記のとおり、差動増幅器の能動負荷は低電圧カスコード構成になっており、トランジスタM3のドレイン電圧は、バイアス電圧VCと、トランジスタM31を流れる電流によって決まる電圧となり、トランジスタM4のドレインは、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧となる。また同時に、差動増幅器2の非反転入力に入力電圧VD1を印加し、差動増幅器2の反転入力にはトランジスタM6のドレインを接続し、差動増幅器2の出力電圧をトランジスタM6のゲートに印加することで、入力電圧に対してオフセット電圧が加算された電圧、VD1+VOSを出力する。つまり、オフセット電圧を含んではいるものの、入力電圧VD1に近い電圧を出力できる状態となっている。
【0194】
さらに、差動増幅器2の能動負荷も低電圧カスコード構成になっていることから、トランジスタM23のドレイン電圧は、バイアス電圧VCと、トランジスタM51を流れる電流によって決まる電圧となり、トランジスタM24のドレインは、バイアス電圧VCと、トランジスタM52を流れる電流によって決まる電圧となる。トランジスタM3、M4、M23、M24、や、M31、M32、M51、M52のサイズをそれぞれ等しく設計すれば、トランジスタM24のドレイン(ノードVPCAS2)と、トランジスタM4のドレイン(ノードVPCAS)の電圧はほぼ等しくなる。
【0195】
次に、時刻t2_1となったとき、スイッチSW31_N、SW31_Pは、非導通状態となり、容量C11、C12は、電荷を保持する状態となる。
【0196】
次に、時刻t3_1となったとき、スイッチSW13、SW22、SW23は、導通状態となる。
【0197】
この時刻t3_1のとき、トランジスタM3、M4は、トランジスタM1、M2、M3,M4のミスマッチ分を記憶した容量C31、容量C32の電圧によって駆動されるため、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0198】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0199】
この図6のオフセットキャンセル回路の場合、時刻t1_1で説明しているように、ノードVPCASの電圧は、バイアス電圧VCと、トランジスタM32を流れる電流によって決まる電圧であり、これは、差動増幅器1を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタM3からトランジスタM1へ供給される電流、及びトランジスタM4からトランジスタM2へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【0200】
また、t3_1までの時間、出力電圧は、VD1+VOSとなっており、t3_1から始まる出力期間における出力電圧の変動は、オフセット電圧分VOSのみと小さい。
【0201】
さらに、位相補償用の容量CC2を差動増幅器1、差動増幅器2の、出力側カスコード段と、演算増幅器の出力ノードOUTとの間に接続している。ここで、容量CC2の両端電圧のうち、OUTの電圧の変動は、上記の通り、VD1+VOSからVD1への、VOS分のみである。また、他方のノードは、スイッチの切り替えにより、VPCAS2からVPCASへ切り替わるが、上記の通り、この電圧変動も殆どない。従って、容量CC2の両端の電圧は、ほとんど変化しない。このため、位相補償容量の再充電時間は非常に短くて済み、高速動作が期待できる。
【0202】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0203】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0204】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【0205】
(実施の形態7)
図7は、本発明の実施の形態7におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図9のタイミングチャートに従う。
【0206】
トランジスタM71は、ソースとゲートがトランジスタM3と共通になっており、ドレインは、インピーダンス部Z71を介して、グランドへ接続され、容量C71は、インピーダンス部Z71と並列に接続され、トランジスタM72は、ソースとゲートがトランジスタM4と共通になっており、ドレインは、インピーダンス部Z72を介して、グランドへ接続され、容量C72は、インピーダンス部Z72と並列に接続される。
【0207】
また、スイッチSW71_Nは、トランジスタM71のゲート−ドレイン間の接続を制御し、スイッチSW71_Pは、トランジスタM72のゲート−ドレイン間の接続を制御する。
【0208】
なお、スイッチSW11_N、SW11_P、SW12は、図5の制御信号SWAで開閉を制御し、SWAがH状態で、導通状態、L状態で、非導通状態になるものとする。
【0209】
また、スイッチSW71_N、SW71_Pは、スイッチSW13と同様に、図5の制御信号SWBで開閉を制御し、SWBが、H状態で、導通状態、L状態で、非導通状態になるものとする。
【0210】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図5のタイミングチャートに従って、説明する。
【0211】
まず、時刻t0_1までは、非表示期間であり、入力INP(トランジスタM2への入力電圧)は、HI−Z、制御信号SWA、制御信号SWBも無視できる状態である。
【0212】
そして、時刻t0_1となったとき、入力INPに電圧VD1が印加される。
【0213】
次に、時刻t1_1となったとき、制御信号SWAは、H状態へ、制御信号SWBは、L状態へ遷移する。このタイミングでは、スイッチSW11_N、SW11_P、SW12が、導通状態、スイッチSW13、SW71_N、SW71_Pは、非導通状態となる。
【0214】
このとき、トランジスタM3のゲートとドレインが接続され、かつトランジスタM71のゲートにも接続され、カレントミラーとして動作するため、トランジスタM71は、差動対をなすトランジスタM1を流れる電流に比例する電流を、インピーダンス部Z71に供給することになる。トランジスタM71より供給される電流は、インピーダンス部Z71によって、電流−電圧変換されるため、ノードV3_Nには、トランジスタM1を流れる電流に応じた電圧が発生し、この電圧によって、容量C71を充電する。
【0215】
また、トランジスタM4のゲートとドレインが接続され、かつトランジスタM72のゲートにも接続され、カレントミラーとして動作するため、トランジスタM72は、差動対をなすトランジスタM2を流れる電流に比例する電流を、インピーダンス部Z72に供給することになる。トランジスタM72より供給される電流は、インピーダンス部Z72によって、電流−電圧変換されるため、ノードV3_Pには、トランジスタM2を流れる電流に応じた電圧が発生し、この電圧によって、容量C72を充電する。
【0216】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタM1、M3、M4が設計値通り、トランジスタM2が、ミスマッチの影響で能力が高く(閾値VTが低い、でもかまわない)、製造上仕上がった場合を考える。
【0217】
図3のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、インピーダンス部Z71及び、インピーダンス部Z72と並列に用意した、容量C71、C72で記憶する。
【0218】
ここで、本実施例の特徴である、容量C71、C72への充電時間を制御する回路動作を説明する。
【0219】
能動負荷をなす、トランジスタM3やM4のトランジスタサイズや電流をオフセットキャンセルの期間を調整するために変更すると、演算増幅器のゲインや周波数応答に影響を与えてしまう。このため、表示装置などへの駆動を考慮して、演算増幅器の応答性を適切に設定いる場合、オフセットキャンセルを行うために、演算増幅器の応答性などを犠牲する必要が出てくる。さらに、オフセットキャンセルの期間を短くするために、容量を小さくして、充電時間の短縮を図ると、スイッチのチャージインジェクションやクロックフィードスルーの影響を受けて、オフセット電圧分を適切に蓄えて、電荷が変動してしまうので、その結果、正確な電圧を印加できなくなる。
【0220】
そこで、オフセットキャンセル期間を短くしたい場合、トランジスタM4に対して、トランジスタM72を、トランジスタM3に対して、トランジスタM71の駆動能力を大きく設定しておく。例えば、5倍大きくすれば、トランジスタM71、M72に流れる電流も5倍となり、容量C71や、C72への充電時間を1/5にできる。
【0221】
これは、オフセットキャンセル期間が1/5となることを示している。
【0222】
逆に、前述のスイッチによる、電荷のずれを相対的に小さくするために、容量C71、C72のサイズを5倍にすれば、よりオフセットを取り除くことが可能となる。
【0223】
この場合も、トランジスタM71、M72に流れる電流も5倍であるため、オフセット電圧の記憶期間は変わらない。
【0224】
このように、本実施例では、トランジスタM4に対して、トランジスタM72を、トランジスタM3に対して、トランジスタM71の比を設定することで、消費電流及びオフセット抑制量、及び、チップ面積を、表示装置や駆動回路に応じて、好適に合わせ込むことが可能になるのである。
【0225】
次に、時刻t2_1となったとき、スイッチSW11_N、SW11_Pは、非導通状態となり、トランジスタM3、M4の、ゲート−ドレイン間の接続が開放される。
【0226】
次に、時刻t3_1となったとき、スイッチSW13、SW71_N、SW71_Pは、導通状態となる。
【0227】
この時刻t3_1のとき、トランジスタM71のゲートとドレインが接続され、かつM3のゲートにも接続され、カレントミラーとして動作する。トランジスタM71は、容量C71に保持した電荷に応じた電流を流すことになり、トランジスタM3も、容量C71に保持した電荷に応じた電流を流すことになる。
【0228】
また、トランジスタM72のゲートとドレインが接続され、かつM4のゲートにも接続され、カレントミラーとして動作する。トランジスタM72は、容量C72に保持した電荷に応じた電流を流すことになり、トランジスタM4も、容量C72に保持した電荷に応じた電流を流すことになる。
【0229】
ここで前述のとおり、容量C71、C72に保持されていた電荷は、それぞれ、トランジスタM1、トランジスタM2、M3、M4のミスマッチ分を記憶したものであり、トランジスタM3、トランジスタM4は、入力電圧VD1に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧VD1を出力できる状態となる。
【0230】
この時刻t3_1から、時刻t4_1までの時間が、入力電圧VD1を確実に出力できる状態である。
【0231】
次に、t4_1で、スイッチSW13は、非導通状態となる。
【0232】
次に、時刻t0_2で、次のラインのオフセットキャンセル動作に推移していく。
【0233】
上記の動作をNライン期間繰り返すことで、オフセットを抑制した出力電圧が出力可能となる。
【0234】
なお、実施の形態7の変形例を図8に示す。図8は、本発明の実施形態3における、インピーダンス部Z71、及びZ72の、構成素子について一例を示したものである。インピーダンス部Z71、Z72は、インダクタ素子、抵抗素子のほか、バイポーラトランジスタ、MOSFETなどで構成することができる。
【0235】
(実施の形態8)
図11(a)は、表示装置の構成を示すブロック図である。
【0236】
ゲートドライバは、ゲート信号を生成して、N本のゲート信号線G_1〜G_Nへ供給する。
【0237】
データドライバは、K個の駆動データ電圧出力回路DRV_1〜DRV_Kを備えており、K本のデータ信号線D_1〜D_Kのそれぞれへ、駆動データ電圧を供給する。表示パネルlは、上記ゲート信号線とデータ信号線の、各1本ずつにより制御される、N×K個の画素回路PIX_11、PIX_12、・・・PIX_1K、PIX_21、PIX_22、・・・PIX_2K、・・・PIX_N1、PIX_N2、・・・PIX_NKにより構成される。
【0238】
画素回路PIXの一例を、図11(b)に示す。
【0239】
EL0は発光素子であり、トランジスタMDRVより供給される電流によって、発光が制御される。
【0240】
スイッチSWP2は、トランジスタMDRVと発光素子EL0との間に挿まれており、トランジスタMDRVから発光素子EL0への、電流の供給を制御する。
【0241】
容量CHは、トランジスタMDRVのゲートと、パネル電源VDDPとの間に接続され、MDRVの駆動電圧を保持する。
【0242】
スイッチSWP1は、データ信号線Dと、トランジスタMDRVのゲートとの接続を制御する。
【0243】
スイッチSWP1とスイッチSWP2は、導通状態と非道通状態を、ゲート信号Gにより制御される。
【0244】
以下、画素回路の動作を、簡単に説明する。この画素回路は、駆動データ電圧供給期間と、発行期間の二つの動作期間を持つ。
【0245】
駆動データ電圧供給期間には、ゲート信号線Gにより、SWP1は導通状態、SWP2は非導通状態となり、データ信号線Dより画素回路PIXに供給された駆動データ電圧は、容量CHを充電する。また、このとき発光素子EL0は、トランジスタMDRVと切り離されているため、電流が流れず、したがって、発光しない状態になっている。
【0246】
次に発光期間になると、ゲート信号線Gによって、SWP1は非導通状態、SWP2は導通状態となる。このとき、容量CHは、駆動データ電圧供給期間に充電された電圧を保持する状態となっており、この駆動データ電圧を、トランジスタMDRVのゲートに印加している。トランジスタMDRVは、ゲートに印加されている駆動データ電圧に応じた電流を、SWP2を介して、発光素子EL0へ供給する。このようにして、発光素子EL0の発光を、駆動データ電圧に応じた電流によって制御する。
【0247】
図12に、図11に示した表示装置の、表示の様子を模式的に示す。表示データとしては、画面全体に、単一色を表示させた場合のものである。図12(a)は、理想的な表示状態を表しており、データドライバの各駆動データ電圧出力回路DRV_i(i=1、2、・・・K)から、各データ線D_i(i=1、2、・・・K)を通して各画素回路に、等しい駆動データ電圧が供給され、等しい輝度で表示されている。
【0248】
駆動データ電圧出力回路同士の間にバラツキが存在している場合について、画面全体に単一色を表示させた場合の表示の様子を、図12(b)に示す。同一のデータ信号線D_1〜D_Kに接続されている画素回路は、同一の駆動データ電圧出力回路DRV_1〜DRV_Kにより駆動される。
【0249】
このため、等しいオフセットを持った駆動データ電圧を供給される画素が、画面縦方向に並ぶことになり、画面表示上、図12(b)に示すような縦スジ、として現れてしまう。
【0250】
ここで、上記構成の表示装置において、データドライバに備わった、K個の駆動データ電圧出力回路DRV_1〜DRV_Kの出力段の増幅回路として、図1から図7までに示してきたようなオフセットキャンセル回路を使用することで、駆動データ電圧出力回路間の、オフセットによる駆動データ電圧のバラツキを抑えることが可能となり、図12(a)に示したような、均一な表示が得られるようになる。
【0251】
各実施の形態でも述べた通り、制御信号SWAからSWB、もしくは、制御信号SWBからSWAへ遷移するときには、図9、図10にも示した通り、ノーオーバーラップ期間を含むものとする。この期間は、スイッチが完全にオフする期間(例えば、50ns程度)とれば良い。
【0252】
また、位相補償容量への充電時間やオフセット記憶容量への充電時間の短縮という目的で、能動負荷をカスコード化する実施例を示したが、差動対をカスコードしても、問題ないことは言うまでもない。
【0253】
さらに、上述した実施の形態ではMOSトランジスタを用いて説明したが、バイポーラトランジスタを用いて同様の回路を構成できることはいうまでもない。
【0254】
さらに本発明は、上記実施の形態に限定されることなく、特許請求の範囲に記載される技術的範囲内で自由に変形、変更可能である。
【産業上の利用可能性】
【0255】
本発明では、液晶表示ドライバや有機ELドライバなどの電圧発生回路において、オフセット電圧を抑制し、低インピーダンスに出力することができる。
【0256】
さらに、ソースドライバへの適用では、複数の演算増幅器のオフセット電圧を一挙に抑制できるので、複数の出力端子のバラツキの小さい、高速で電圧ずれのない、液晶駆動回路を提供することが可能となる。
【図面の簡単な説明】
【0257】
【図1】本発明の実施の形態1におけるオフセットキャンセル回路の構成を示す回路図である。
【図2】本発明の実施の形態2におけるオフセットキャンセル回路の構成を示す回路図である。
【図3】本発明の実施の形態3におけるオフセットキャンセル回路の構成を示す回路図である。
【図4】本発明の実施の形態4におけるオフセットキャンセル回路の構成を示す回路図である。
【図5】本発明の実施の形態5におけるオフセットキャンセル回路の構成を示す回路図である。
【図6】本発明の実施の形態6におけるオフセットキャンセル回路の構成を示す回路図である。
【図7】本発明の実施の形態7におけるオフセットキャンセル回路の構成を示す回路図である。
【図8】本発明の実施の形態7におけるインピーダンス部の構成要素を示す回路図である。
【図9】本発明の実施の形態1における制御信号及び動作を示すタイミングチャートである。
【図10】本発明の実施の形態2における制御信号及び動作を示すタイミングチャートである。
【図11】本発明のオフセットキャンセル回路を利用した表示装置の構成を示すブロック図である。
【図12】表示装置の表示の様子を示す模式図である。
【図13】従来の技術におけるオフセットキャンセル回路の構成を示す回路図である。
【図14】従来の技術における第二のオフセットキャンセル回路の構成を示すブロック図である。
【図15】オフセットキャンセル機能を持たない演算増幅器の回路図である。
【符号の説明】
【0258】
M1〜M7,M21〜M25,M31,M32,
M51,M52,M71,M72,MDRV トランジスタ
CC,CC1,CC2 位相補償容量
C11,C12,C31,C32,
C71,C72,C141,C142,
C0,C1,C2 オフセット電圧記憶用容量
C29 出力負荷容量
CH 駆動データ電圧保持容量
SW11_N, SW11_P,SW12,SW13,
SW21〜SW24,SW41〜SW45,
SW61,SW62,SW71_N,SW71_P,
SW141,SW1,SW2.1,SW2.2,
SW3.1,SW3.2,SW4,SWP1,SWP2 スイッチ
Z71,Z72 インピーダンス部
R 抵抗
L インダクタ
Q0 バイポーラトランジスタ
M0 MOS FET
OP0 演算増幅器
PIX_11〜PIX_NK,PIX 画素回路
EL0 発光素子
DRV_1〜DRV_K 駆動データ電圧出力回路
INN,INN2 差動段反転入力端子
INP,INP2 差動段非反転入力端子
OUT 演算増幅器の出力端子
VDD 電源端子(+)
VSS 電源端子(−)
VB,VC,V7_N,V7_P バイアス電圧ノード
VPCAS,VPCAS2 能動負荷カスコード段ノード
N20 入力端子
N21 増幅器入力端子
N22 増幅器出力端子
N23 出力端子
VDDP 画素回路電源端子(+)
VSSP 画素回路電源端子(−)
N1,N2 オフセットキャンセル中間ノード
D_1〜D_K,D パネル 駆動データ電圧ライン
G_1〜G_N,G パネル ゲートライン
【特許請求の範囲】
【請求項1】
第一の差動対と第一の能動負荷とを備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタのゲートに接続された第一の容量と、
前記第二のトランジスタのゲートに接続された第二の容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第一の容量及び前記第二の容量に蓄積しておく状態とされ、
第二の期間は、前記第一の能動負荷の第一のトランジスタのゲートを、第一の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを、第二の容量が電荷を保持しておく状態とされ、
前記第二の期間は、前記演算増幅器の出力期間である、
ことを特徴とするオフセットキャンセル回路。
【請求項2】
さらに第二の差動対、第二の能動負荷、及び出力部を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、さらに、
前記第一の期間は、前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、前記第二の差動対と前記第二の能動負荷を動作して、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、前記第一の差動対と前記第一の能動負荷とを動作して、前記演算増幅器が出力できる状態とされることを特徴とする請求項1に記載のオフセットキャンセル回路。
【請求項3】
第一の差動対と第一の能動負荷、及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記差動対と前記能動負荷の出力となる、前記第四のトランジスタのドレインに 接続した出力部と、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第一の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
第二の期間は、前記第一の能動負荷の第一のトランジスタのゲートを第三の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを第四の容量が電荷を保持しておく状態とされ、
前記第二の期間は、前記演算増幅器の出力する期間である、ことを特徴とするオフセットキャンセル回路。
【請求項4】
第一の差動対と第一の能動負荷及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記出力部の高電源側の駆動トランジスタであるハイサイドトランジスタと、
前記出力部の低電源側の駆動トランジスタであるローサイドトランジスタと、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第二の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、
前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
前記演算増幅器の反転入力、非反転入力、出力の全端子を接続することで、前記演算増幅器の反転入力である前記差動対の反転入力、前記演算増幅器の非反転入力である前記差動対の非反転入力、前記演算増幅器の出力に入力電圧を与えておき、
第二の期間は、
前記第一の能動負荷の第一のトランジスタのゲートの電荷を第三の容量が保持し、
前記第一の能動負荷の第二のトランジスタのゲートの電荷を第四の容量が保持しておく状態とされ、
前記演算増幅器はボルテージフォロアの構成をとることで、
前記第二の期間が前記演算増幅器の出力する期間であるようにした、
ことを特徴とするオフセットキャンセル回路。
【請求項5】
前記第一のバイアス電圧は前記ハイサイドトランジスタを飽和領域で動作させる電圧を与え、或いは、前記第二のバイアス電圧は前記ローサイドトランジスタを飽和領域で動作させる電圧を与えることを特徴とする、請求項4に記載のオフセットキャンセル回路。
【請求項6】
前記第二の能動負荷と、
前記第二の能動負荷の一方の第五のトランジスタともう一方の第六のトランジスタと、
前記第五のトランジスタに直列に接続し、カスコード回路となる、第七のトランジスタと、
前記第六のトランジスタに直列に接続し、カスコード回路となる、第八のトランジスタと、
前記第二の差動対と、
を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、
前記第一の期間は、
前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、
前記第二の差動対と前記第二の能動負荷を動作させて、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、
前記第一の差動対と前記第一の能動負荷を動作させて、前記演算増幅器が出力できる状態とされるようになっている、ことを特徴とする請求項2ないし4のいずれかに記載のオフセットキャンセル回路。
【請求項7】
前記第二の位相補償容量に代えて、
スイッチ手段により、前記第四のトランジスタのソースと第三の位相補償容量の一方の端子との接続を制御し、
前記第八のトランジスタのソースと前記第三の位相補償容量の一方の端子との接続を制御し、
前記第三の位相補償容量のもう一方の端子と前記演算増幅器の出力とを接続し、
前記第一の期間で、第三の位相補償への充放電期間を短縮することを特徴とする、請求項2または請求項4または請求項6のいずれかにに記載のオフセットキャンセル回路。
【請求項8】
請求項6に記載のオフセットキャンセル回路であって、
前記第三のトランジスタ、
前記第四のトランジスタ、
前記第七のトランジスタ、
前記第八のトランジスタ、のトランジスタの能力またはトランジスタサイズ及びゲート電圧が等しいことを特徴とするオフセットキャンセル回路。
【請求項9】
請求項6または請求項7に記載のオフセットキャンセル回路であって、
前記第三のトランジスタのゲートに第三のバイアス電圧と、
前記第四のトランジスタのゲートに第三のバイアス電圧と、
前記第七のトランジスタのゲートに第三のバイアス電圧と、
前記第八のトランジスタのゲートに第三のバイアス電圧と、
を与えておくことで、前記第一の期間を短縮することを特徴とするオフセットキャンセル回路。
【請求項10】
第一の差動対と第一の能動負荷を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタと対になる第九のトランジスタと、
前記第二のトランジスタと対になる第十のトランジスタと、
前記第九のトランジスタと電源またはグランドとの間に、並列に第一のインピーダンス部と、第五の容量と、
前記第十のトランジスタと電源またはグランドとの間に、並列に第二のインピーダンス部と、第六の容量と、
を備え、
前記第一のトランジスタと前記第九のトランジスタのゲートを接続し、
前記第二のトランジスタと前記第十のトランジスタのゲートを接続し、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により
前記第一の期間は、前記第一の差動対の非反転入力と前記第一の差動対の反転入力が接続され、前記第一のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第九のトランジスタの電流を前記第一のインピーダンス部で電圧変換し、前記第一のインピーダンス部の電圧に応じた電荷を前記第五の容量で蓄え、前記第二のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第十のトランジスタの電流を前記第二のインピーダンス部で電圧変換し、前記第二のインピーダンス部の電圧に応じた電荷を前記第六の容量で蓄えておく状態とされ、
前記第二の期間は、
前記第一の差動対の反転入力と前記演算増幅器の出力を接続し、前記第五の容量で保持された電荷に応じて流れる電流を、前記第九のトランジスタを介して、前記第一のトランジスタに伝送し、前記第六の容量で保持された電荷に応じて流れる電流を、前記第十のトランジスタを介して、前記第二のトランジスタに伝送する状態とされ、
前記第二の期間が前記演算増幅器の出力する期間となる構成とした、ことを特徴とするオフセットキャンセル回路。
【請求項11】
前記インピーダンス部は、抵抗、或いはインダクタ、或いは、トランジスタで構成することを特徴とする、請求項10に記載のオフセットキャンセル回路。
【請求項12】
請求項1から請求項11までのいずれか1項に記載のオフセットキャンセル回路を複数個と、
前記オフセットキャンセル回路の出力電圧に応じて、光透過率が変化する液晶セルまたは発光輝度が変化する有機ELセルと、を備えることを特徴とする表示装置。
【請求項1】
第一の差動対と第一の能動負荷とを備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタのゲートに接続された第一の容量と、
前記第二のトランジスタのゲートに接続された第二の容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第一の容量及び前記第二の容量に蓄積しておく状態とされ、
第二の期間は、前記第一の能動負荷の第一のトランジスタのゲートを、第一の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを、第二の容量が電荷を保持しておく状態とされ、
前記第二の期間は、前記演算増幅器の出力期間である、
ことを特徴とするオフセットキャンセル回路。
【請求項2】
さらに第二の差動対、第二の能動負荷、及び出力部を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、さらに、
前記第一の期間は、前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、前記第二の差動対と前記第二の能動負荷を動作して、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、前記第一の差動対と前記第一の能動負荷とを動作して、前記演算増幅器が出力できる状態とされることを特徴とする請求項1に記載のオフセットキャンセル回路。
【請求項3】
第一の差動対と第一の能動負荷、及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記差動対と前記能動負荷の出力となる、前記第四のトランジスタのドレインに 接続した出力部と、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第一の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
第二の期間は、前記第一の能動負荷の第一のトランジスタのゲートを第三の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを第四の容量が電荷を保持しておく状態とされ、
前記第二の期間は、前記演算増幅器の出力する期間である、ことを特徴とするオフセットキャンセル回路。
【請求項4】
第一の差動対と第一の能動負荷及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記出力部の高電源側の駆動トランジスタであるハイサイドトランジスタと、
前記出力部の低電源側の駆動トランジスタであるローサイドトランジスタと、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第二の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、
前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
前記演算増幅器の反転入力、非反転入力、出力の全端子を接続することで、前記演算増幅器の反転入力である前記差動対の反転入力、前記演算増幅器の非反転入力である前記差動対の非反転入力、前記演算増幅器の出力に入力電圧を与えておき、
第二の期間は、
前記第一の能動負荷の第一のトランジスタのゲートの電荷を第三の容量が保持し、
前記第一の能動負荷の第二のトランジスタのゲートの電荷を第四の容量が保持しておく状態とされ、
前記演算増幅器はボルテージフォロアの構成をとることで、
前記第二の期間が前記演算増幅器の出力する期間であるようにした、
ことを特徴とするオフセットキャンセル回路。
【請求項5】
前記第一のバイアス電圧は前記ハイサイドトランジスタを飽和領域で動作させる電圧を与え、或いは、前記第二のバイアス電圧は前記ローサイドトランジスタを飽和領域で動作させる電圧を与えることを特徴とする、請求項4に記載のオフセットキャンセル回路。
【請求項6】
前記第二の能動負荷と、
前記第二の能動負荷の一方の第五のトランジスタともう一方の第六のトランジスタと、
前記第五のトランジスタに直列に接続し、カスコード回路となる、第七のトランジスタと、
前記第六のトランジスタに直列に接続し、カスコード回路となる、第八のトランジスタと、
前記第二の差動対と、
を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、
前記第一の期間は、
前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、
前記第二の差動対と前記第二の能動負荷を動作させて、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、
前記第一の差動対と前記第一の能動負荷を動作させて、前記演算増幅器が出力できる状態とされるようになっている、ことを特徴とする請求項2ないし4のいずれかに記載のオフセットキャンセル回路。
【請求項7】
前記第二の位相補償容量に代えて、
スイッチ手段により、前記第四のトランジスタのソースと第三の位相補償容量の一方の端子との接続を制御し、
前記第八のトランジスタのソースと前記第三の位相補償容量の一方の端子との接続を制御し、
前記第三の位相補償容量のもう一方の端子と前記演算増幅器の出力とを接続し、
前記第一の期間で、第三の位相補償への充放電期間を短縮することを特徴とする、請求項2または請求項4または請求項6のいずれかにに記載のオフセットキャンセル回路。
【請求項8】
請求項6に記載のオフセットキャンセル回路であって、
前記第三のトランジスタ、
前記第四のトランジスタ、
前記第七のトランジスタ、
前記第八のトランジスタ、のトランジスタの能力またはトランジスタサイズ及びゲート電圧が等しいことを特徴とするオフセットキャンセル回路。
【請求項9】
請求項6または請求項7に記載のオフセットキャンセル回路であって、
前記第三のトランジスタのゲートに第三のバイアス電圧と、
前記第四のトランジスタのゲートに第三のバイアス電圧と、
前記第七のトランジスタのゲートに第三のバイアス電圧と、
前記第八のトランジスタのゲートに第三のバイアス電圧と、
を与えておくことで、前記第一の期間を短縮することを特徴とするオフセットキャンセル回路。
【請求項10】
第一の差動対と第一の能動負荷を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタと対になる第九のトランジスタと、
前記第二のトランジスタと対になる第十のトランジスタと、
前記第九のトランジスタと電源またはグランドとの間に、並列に第一のインピーダンス部と、第五の容量と、
前記第十のトランジスタと電源またはグランドとの間に、並列に第二のインピーダンス部と、第六の容量と、
を備え、
前記第一のトランジスタと前記第九のトランジスタのゲートを接続し、
前記第二のトランジスタと前記第十のトランジスタのゲートを接続し、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により
前記第一の期間は、前記第一の差動対の非反転入力と前記第一の差動対の反転入力が接続され、前記第一のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第九のトランジスタの電流を前記第一のインピーダンス部で電圧変換し、前記第一のインピーダンス部の電圧に応じた電荷を前記第五の容量で蓄え、前記第二のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第十のトランジスタの電流を前記第二のインピーダンス部で電圧変換し、前記第二のインピーダンス部の電圧に応じた電荷を前記第六の容量で蓄えておく状態とされ、
前記第二の期間は、
前記第一の差動対の反転入力と前記演算増幅器の出力を接続し、前記第五の容量で保持された電荷に応じて流れる電流を、前記第九のトランジスタを介して、前記第一のトランジスタに伝送し、前記第六の容量で保持された電荷に応じて流れる電流を、前記第十のトランジスタを介して、前記第二のトランジスタに伝送する状態とされ、
前記第二の期間が前記演算増幅器の出力する期間となる構成とした、ことを特徴とするオフセットキャンセル回路。
【請求項11】
前記インピーダンス部は、抵抗、或いはインダクタ、或いは、トランジスタで構成することを特徴とする、請求項10に記載のオフセットキャンセル回路。
【請求項12】
請求項1から請求項11までのいずれか1項に記載のオフセットキャンセル回路を複数個と、
前記オフセットキャンセル回路の出力電圧に応じて、光透過率が変化する液晶セルまたは発光輝度が変化する有機ELセルと、を備えることを特徴とする表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図13】
【図14】
【図15】
【図12】
【図2】
【図3】
【図4】
【図5】
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【図7】
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【図10】
【図11】
【図13】
【図14】
【図15】
【図12】
【公開番号】特開2009−284150(P2009−284150A)
【公開日】平成21年12月3日(2009.12.3)
【国際特許分類】
【出願番号】特願2008−133150(P2008−133150)
【出願日】平成20年5月21日(2008.5.21)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成21年12月3日(2009.12.3)
【国際特許分類】
【出願日】平成20年5月21日(2008.5.21)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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