【課題】アドレス比較回路に入力される判定信号の期間であって、アドレス比較回路が誤判定を起さない期間、を評価工程において求めることができる半導体装置を提供する。
【解決手段】供給されるヒューズ判定信号（ヒューズ判定信号ＲＲＦＤＥＴＡ）が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路（ＦＵＳＥ判定回路２０）と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路（ＦＵＳＥ制御回路１８ａ）と、を備えることを特徴とする。 （もっと読む）

【課題】ＤＬＬの遅延値を補償するテストができるメモリインターフェース回路を供給する。
【解決手段】メモリインターフェース回路のテストシステムを以下のように構成する。クロック信号（ＣＫ）の周期を遁倍した遁倍クロック（ＣＫｘ２、ＣＫｘ４）を生成する遁倍クロック生成ＰＬＬ回路（２、１４）と、遁倍クロック（ＣＫｘ２、ＣＫｘ４）によりＤＱＳ信号の出力タイミングを選択して出力する選択回路（５、１３）と、ＤＱＳ信号のリード回路側に配置され、オフセット設定機能を有するＤＬＬ回路（４）と、テストパタンデータを自己で生成するパターン発生回路（３）と、テストパタンデータとＤＱ信号とが一致しているか否かを判定する一致判定回路（９）と、ＤＱ信号を１データ遅れで受け取ったときに、ＤＱ信号とテストパタンデータとが一致していると判定する１データ遅れ一致判定回路（１０）とを有するように構成する。 （もっと読む）

【課題】精度良く被試験デバイスを試験する。
【解決手段】データ信号とクロック信号とを授受する被試験デバイスを試験する試験装置であって、被試験デバイスにデータ信号およびクロック信号を試験信号として供給する試験信号供給部と、被試験デバイスが出力するデータ信号を、被試験デバイスが出力するクロック信号に応じたタイミングで取得するデータ取得部と、データ取得部が取得したデータ信号を期待値と比較した比較結果に基づいて被試験デバイスの良否を判定する判定部と、調整時において、データ信号を取得するタイミングを生成するためのクロック信号の遅延量を調整する調整部とを備える試験装置を提供する。 （もっと読む）

【課題】本発明は、低速クロックを受信して高速のテスト特性を確認することができる半導体メモリ装置を提供することにある。
【解決手段】本発明の半導体メモリ装置は、イネーブル信号がアクティブになったとき第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部及びイネーブル信号により前記第１クロック及び前記第２クロックのうちひとつをＡＣ入力クロックとして出力するＡＣ入力クロック生成部を含む。 （もっと読む）

【課題】試験時間の短縮を図る。
【解決手段】ソース線電圧制御回路３１は、テストモード制御回路から供給されるテストモード信号ＴＭに応答して、テストモードにおけるソース線ＳＬ０を、通常モードのリード動作における電位（第１の電圧）と異なる電位（第２の電圧）に制御する。ソース線ＳＬ０の電位が第１の電圧に制御されたとき、メモリセルには、消去状態又は書込状態に応じたセル電流が流れる。ソース線ＳＬ０の電位が第２の電圧に制御されたとき、メモリセルには、参照電流より少ないセル電流が流れる。センスアンプ２７ｂは、書込状態のメモリセル、つまり「データ０」に応じた「０」のデータＤｏｕｔを出力する。 （もっと読む）

【課題】マイクロバンプに対応した測定用のパッドを有する半導体回路装置のアクセス時間ｔＡＣの測定がより高精度に行えるようにする。
【解決手段】測定クロック生成回路２００はメモリ部１４０の動作クロックＣＬＫ２のタイミングを変化させることで測定クロックＣＬＫ３を生成する。フリップフロップ１５４と排他的論理和ゲート１５５から成る部位は、比較結果信号ＸＯＲ１として、出力データＤｏｕｔの位相が測定クロックＣＬＫに対して進んでいるときと遅れているときとで異なる値の信号を出力するように動作する。そこで、測定クロックＣＬＫ３のタイミングを変化させながら出力データＤｏｕｔと測定クロックＣＬＫの位相が一致するタイミングを特定し、アクセス時間ｔＡＣを求める。 （もっと読む）

【課題】所望の動作周波数での高速テストが可能である半導体装置及びそのテスト方法を提供すること。
【解決手段】ＳｉＰ１０１は、ロジックチップ１０３Ａとメモリチップ１０３Ｂを備える。メモリチップ１０３Ｂは試験対象となるメモリ回路を備え、ロジックチップ１０３Ａは、内部ロジック回路２０と、これに電気的に接続されたテスト処理回路２１とを備える。テスト処理回路２１は、メモリ回路のアクセス端子と接続され、外部端子２３_ｎから入力されるテスト信号をアクセス端子に供給してメモリ回路のテストを実行するものであって、信号遅延を調整する高速テスト制御回路を有し、実動作速度での高速テストを実行する際には、外部端子２３_ｎから供給されるテスト信号を、高速テスト制御回路を介してアクセス端子に供給する。 （もっと読む）

【課題】容易に不良ブロック登録が可能な不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 （もっと読む）

【課題】 電圧を細かく制御させることなく、かつ測定時間を極端に増大させることなく、ＳＲＡＭメモリセルの微小欠陥を検出可能な半導体記憶装置の試験方法を提供する。
【解決手段】 測定対象メモリセルの保持データをリセットし、測定対象のメモリセルアレイに対して、読出し／書込みの動作時間を調整しながら読出し／書込み動作を行い、メモリセルの出力データと出力期待値を比較し、一致する回数をカウントし、カウント結果を遅延マージンとして出力する。カウント結果のメモリセルアレイ分布を統計処理し、分布のシステマティック成分を除去し、個々のメモリセルの遅延マージンを検出する。 （もっと読む）

【課題】半導体試験の全体の試験時間を短縮する。
【解決手段】半導体試験装置１０は、複数の半導体記憶装置のアドレスが所定の順番に配列された第１試験用アドレスを受け付ける受付部と、各半導体記憶装置について第１試験用アドレスに基づく第１試験の試験時間を監視する監視部１０３ａと、監視部１０３ａによって監視された試験時間に基づいて、各半導体記憶装置のアドレスを並び替えることによって、受付部によって受け付けられた第１試験用アドレスを第２試験用アドレスに変換する変換部１０３ｂと、変換部１０３ｂによって変換された第２試験用アドレスを記憶する記憶部１０３ｃと、記憶部１０３ｃに記憶された第２試験用アドレスに基づいて、各半導体記憶装置について第２試験を行う試験部１０２を備える。 （もっと読む）

メモリコントローラ１２は複数のメモリデバイス２４，２６，２８，３０の各々に読取テストを実行して各メモリデバイスの読取遅延時間を生成する。プライムメモリデバイス２４とメモリデバイスのサブセット２６，２８，３０とが存在する。サブセットの各メモリデバイスについて、プライムメモリデバイス２４の読取遅延時間をサブセットのメモリデバイス２６，２８，３０の各メモリデバイスの読取遅延時間と比較してサブセットの各メモリデバイスの遅延差を生成する。各サブセットメモリデバイスについて、プライムメモリデバイスの書込テスト開始時間を各メモリデバイスの遅延差と結合して各メモリデバイスの書込テスト開始時間を生成する。各メモリデバイスの書込テストでは各メモリデバイスの書込テスト開始時間が用いられ、各サブセットメモリデバイスの書込起動時間が生成される。
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【課題】ＲＡＭを備える半導体集積回路において遷移遅延故障テストを実行する際に、前段のロジック回路の出力をＲＡＭのアドレス端子へ伝播することが可能な半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路は、メモリ（１００）と、メモリ（１００）のアドレスを制御するアドレス信号を出力するロジック（３００）と、ロジック（３００）とメモリ（１００）のアドレス端子との間に設けられて、ロジック（３００）とメモリ（１００）とにそれぞれ接続されるアドレス制御回路（２００）とを備え、アドレス制御回路（２００）は、ロジック（３００）からメモリ（１００）のアドレス端子までの間の遷移遅延故障テストを実行するか否かを決定するテスト信号を入力して、テスト信号が遷移遅延故障テストを実行するべきテストモードを示すときに、テスト信号の値に基づいて、ロジック（３００）から入力するアドレス信号と、予め固定値に設定された出力信号とのいずれかをメモリ（１００）のアドレス端子へ出力する。 （もっと読む）

【課題】アドレスラッチ動作とコマンド入力に応じた内部動作とを切り分け、内部回路の動作マージンを試験できる半導体記憶装置を提供する。
【解決手段】ロウアドレス保持部１２２及びカラムアドレス保持部１３２は、外部クロック端子から順次入力される外部クロック信号に同期して、メモリセルＣｅｌｌのロウアドレス及びカラムアドレスを取り込む。第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。 （もっと読む）

【課題】外部テスト端子を用いてメモリマクロのアクセスタイムを正確に測定する。
【解決手段】メモリマクロ１１では、端子（ノード）ＴＮ１を介してテストチップイネーブル信号Ｓｔｃｅ／が入力され、端子（ノード）ＴＮ２を介してテストアドレス信号Ｓｔａｄｄが入力されたとき、メモリマクロのチップイネーブルアクセスタイムの測定が開始される。ラッチ回路２８は、テストチップイネーブル信号Ｓｔｃｅ／のローレベルからハイレベルへの遷移でセンスアンプ２７から出力されるデータをラッチしてラッチデータ信号を出力する。テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間を変化させ、ラッチデータ信号が期待値データ信号から誤ったデータ信号へ遷移する直前の期間を測定することにより、チップイネーブルアクセスタイムが求められる。 （もっと読む）

【課題】内部信号のタイミングを測定する場合、チップ内に形成されたトランジスタ等の素子における場所依存性によって特性が異なる場合にも、内部信号のタイミングを測定できる測定回路を提供する。
【解決手段】内部で実信号として用いられる第１及び第２の内部回路制御信号を生成する内部回路と、内部回路を通して受信される第１及び第２の内部回路制御信号を遅延時間測定開始信号及び遅延時間測定終了信号として受け、当該遅延時間測定開始信号及び遅延時間測定終了信号間の遅延時間を測定し、出力する遅延時間測定回路を備えた内部信号タイミング回路及び当該回路を含む半導体装置。 （もっと読む）

【課題】読出動作を正確かつ迅速に行なうことが可能な半導体装置を提供する。
【解決手段】このフラッシュメモリ１では、プリチャージ回路３０はそれぞれプリチャージ信号ＰＲ１，ＰＲ２によって制御されるトランジスタ１９，２０を含み、プリチャージ信号ＰＲ１，ＰＲ２のパルス幅は別々に調整可能になっている。したがって、プリチャージ信号ＰＲ１，ＰＲ２のパルス幅を変えて読出動作を行なうことにより、プリチャージ信号ＰＲ１，ＰＲ２のパルス幅を最適値に設定できる。 （もっと読む）

【課題】ＳＲＡＭセルアレイにおいて、トランジスタ能力と配線容量抵抗のシステマティックなばらつきの評価を容易にする。
【解決手段】リングオシレータを形成する反転回路としてアレイ端にテスト用のセルを配置し、ビット線を充放電しながらリングオシレータを動作させる。具体的には、メモリセルアレイ上で、少なくともメモリセルアレイの４隅に配置されたテスト用のセルを含むリングオシレータを形成する。このとき、ビット線に相当する配線を用いてテスト用のセル同士を接続する。 （もっと読む）

【課題】テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供する。
【解決手段】外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、前記フラグ信号に応答して前記カウント信号をカウンティングするカウンターと、を含む構成とした。 （もっと読む）

【課題】アドレスを縮退した試験の際にも、ｔＲＣＤの実力を正確に評価することが可能な、半導体記憶装置の試験方法を提供する。
【解決手段】タイミングＴ１のアクティブコマンドの入力時、ロウアドレスがアドレスバッファに入力されるが、ロウデコーダは動作せず、ワード線は選択されない。ライトコマンドが入力されたタイミングＴ２では、カラムアドレスがアドレスバッファに入力されるが、カラムデコーダは動作せず、Ｙスイッチは選択されない。タイミングＴ３、Ｔ４に、バンクアドレス信号ＢＡ１をハイとしてアクティブコマンド、ライトコマンドを入力する。ロウデコーダは動作し、タイミングＴ１でラッチしたアドレスにてデコードされたワード線が選択され、タイミングＴ４では、Ｙスイッチが選択される。 （もっと読む）

【課題】半導体記憶装置の実動作速度でテストを行い、且つ接続に要するテスターの入出力端子数を削減できる半導体記憶装置を提供する。
【解決手段】テストデータをメモリ部１２へ記憶させる際、データ入出力端子１７の一部の端子から入力されるデータをメモリ部１２に出力して記憶させ、メモリ部１２の動作テストを行う際、メモリ部１２から読み出したデータを一度ラッチして、再びメモリ部１２に入力し記憶させ、テストデータをメモリ部１２から読み出す際、データ入出力端子１７の一部の端子からテストデータを順次出力するループバック回路１４を備える。 （もっと読む）