【課題】ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の接合リーク電流の増加を防止する。
【解決手段】ゲート領域１ａとソース領域１ｂ及びドレイン領域１ｃ形成後の半導体基板の表面に形成された自然酸化膜２が、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去され、自然酸化膜２が除去された表面にニッケル３またはニッケル化合物が成膜され、アニールにより、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃにニッケルシリサイド４が形成される。この結果、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃ内に、スパイクの形成を防ぎ、リーク電流が低減する。 （もっと読む）

【課題】シリサイド膜を有する半導体装置において、電流集中とリーク電流を共に抑制する。
【解決手段】半導体装置５０は、半導体基板上のゲート電極４と、ゲート電極４の側面上のサイドウォールスペーサー７と、半導体基板におけるサイドウォールスペーサー７の外側方のソース領域８Ｓ及びドレイン領域８Ｄと、ソース領域８Ｓ上のソース上シリサイド膜５Ｓと、ドレイン領域８Ｄ上のドレイン上シリサイド膜５Ｄと、ソース領域８Ｓ上のソースコンタクト１０Ｓと、ドレイン領域８Ｄ上に形成され且つゲート電極４のゲート幅方向に並ぶ少なくとも一対のドレインコンタクト１０Ｄとを備える。一対のドレインコンタクト１０Ｄ間に位置するドレイン領域８Ｄのうち、少なくともドレインコンタクト１０Ｄのゲート電極４側の端部位置とサイドウォールスペーサー７との間の領域に、ドレイン上シリサイド膜５Ｄが形成されていない高抵抗領域３０Ｄが設けられている。 （もっと読む）

【課題】ｎ因子を増加させることなくショットキー障壁の高さを電力損失が小さくなる所望の値に制御可能なショットキー接合型半導体装置の製造方法を提供する。
【解決手段】本発明のショットキー接合型半導体装置は、ｎ型の４Ｈ−ＳｉＣ単結晶基板上に形成されたｎ型の４Ｈ−ＳｉＣエピタキシャル層の表面にモリブデンからなるショットキー電極が形成されてなるショットキー接合型半導体装置であって、該４Ｈ−ＳｉＣ単結晶基板の裏面に、オーミック電極として機能するように熱処理が施されたオーミック電極を有し、６００〜９００℃での熱処理により該４Ｈ−ＳｉＣエピタキシャル層と該ショットキー電極との界面で合金化反応を起こすことで形成された合金層を該界面に有し、かつ、ｎ因子が１．０５以下であり、かつショットキー障壁高さが１．２〜１．２７ｅＶの範囲にあることを特徴とする。 （もっと読む）

【課題】プラズマエッチング装置を使用して半導体基板に配線加工を行うドライエッチング方法において、配線の断線や曲がりを発生させずに、配線加工を行う。
【解決手段】プラズマエッチング装置を使用して半導体基板に配線加工を行うドライエッチング方法であって、被エッチング材１２の上に設けたホトレジスト１５およびＳｉＮ、ＳｉＯＮ、ＳｉＯ等の無機膜１４，１３からなるマスクパターンを用いて被エッチング材１２をエッチングする工程において、塩素含有ガスまたは臭素含有ガス等のハロゲン系ガスと、ＣＦ_４、ＣＨＦ_３、ＳＦ_６、ＮＦ_３からなるフッ素含有ガスうちの少なくとも一つのフッ素含有ガスとの混合ガスを用いて被エッチング材１２の加工中に前記マスクパターンと被エッチング材の加工寸法を同じ程度に縮小化させる。 （もっと読む）

【課題】本発明は、エッチング工程における、高アスペクト比用途の異方性フィーチャの形成方法を提供する。
【解決手段】開示された方法は、側壁パッシベーション管理技法を通して、高アスペクト比のフィーチャのプロファイルと寸法の制御を有利に促進する。一実施形態において、側壁パッシベーションは酸化パッシベーション層をエッチング層の側壁及び／又は底部に選択的に形成することによって管理される。他の実施形態において、側壁のパッシベーションは余分な再堆積層を定期的に除去して平坦で均一なパッシベーション層をその上に維持することによって管理される。平坦で均一なパッシベーション層により、欠陥及び／又は下層のオーバーエッチングを起こすことなく、高アスペクト比のフィーチャを、基板上の高及び低フィーチャ密度領域の双方に所望の深さ及び垂直プロファイルの限界寸法に適した形で徐々にエッチングすることが可能となる。 （もっと読む）

【課題】シリサイド層表面の酸化物形成を抑える。
【解決手段】半導体装置は、半導体基板上にシリサイド層を形成する工程（Ｓ１００）と、シリサイド層上に絶縁膜を形成する工程（Ｓ１０２およびＳ１０４）と、絶縁膜をドライエッチングにより選択的に除去して、シリサイド層に到達する開口部を形成し、シリサイド層表面を露出させる工程（Ｓ１０６〜Ｓ１１０）と、開口部内を酸性薬液で洗浄してシリサイド層表面を清浄化する工程（Ｓ１１２）と、シリサイド層表面を清浄化する工程の後に、開口部内で露出したシリサイド層表面をアルカリ薬液で洗浄する工程（Ｓ１１４）と、により製造される。 （もっと読む）

【課題】 優れた金属シリケート膜を形成することができ、特性や信頼性に優れた半導体装置を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１１上にゲート絶縁膜１３を形成する工程と、ゲート絶縁膜上にゲート電極１４を形成する工程と、を備えた半導体装置の製造方法であって、ゲート絶縁膜を形成する工程は、金属シリケート膜を形成する工程を含み、金属シリケート膜の形成に用いるシリコン原料は、モノシラン中の少なくとも１つの水素原子をアルキル基で置換した第１の炭化水素シリコン化合物、ジシラン中の少なくとも１つの水素原子をアルキル基で置換した第２の炭化水素シリコン化合物、及びトリシラン中の少なくとも１つの水素原子をアルキル基で置換した第３の炭化水素シリコン化合物の少なくとも１つを含む。 （もっと読む）

【課題】ヒステリシス特性が小さく（略０ボルト）、ソース電極あるいはドレイン電極から電流信号が時間的に略一定となる電界効果トランジスタを実現する。
【解決手段】本発明の電界効果トランジスタの製造方法は、ソース電極５及びドレイン電極６の設置位置にそれぞれ触媒層４ａ・４ｂを形成し、触媒層４ａ・４ｂからカーボンナノチューブ７を成長させる成長工程と、触媒層４ａ・４ｂ及びカーボンナノチューブ７上に、ソース電極５及びドレイン電極６の金属材料からなる電極金属１２を堆積する第１の堆積工程と、電極金属１２上におけるソース電極５及びドレイン電極６の形成位置をマスクするように第２の層１４を堆積する第２の堆積工程と、電極金属１２に対して選択的なエッチングを行い、下に配されたカーボンナノチューブ７を露出させるエッチング工程とを含むので、カーボンナノチューブ７周辺にフォトレジスト残渣が付着するということが起こらなくなる。 （もっと読む）

【課題】ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）上に形成された第１及び第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴ上に形成された第１の応力膜（１１０）と、前記第２のＭＯＳＦＥＴ上に形成されるとともに、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイド（Ｖ）を有するように形成された第２の応力膜（１１２）と、前記第１の応力膜及び前記第２の応力膜上に形成される絶縁膜と、を備え、前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域（Ａ）を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。 （もっと読む）

【課題】光電変換素子の電気的特性向上の筋道を示すことを課題とする。
【解決手段】裏面電極の周辺に反転防止膜を有することを特徴とする光電変換素子。反転防止膜とは、第１導電型半導体基体（例えばｐ型結晶質シリコン基板）を使用する太陽電池の裏面に不活性化膜を堆積したとき、不活性化膜直下の半導体において第１導電型から第２導電型への反転（例えばｎ反転）が行われた場合、第２導電型への反転が裏面電極近傍に存在する高電荷層（例えばｐ⁺層）に及ぶのを防止するために形成する膜を意味する。裏面電極直下の高電荷層は低品質なためにバンドギャップ内に多くの不整準位を持っており、多数キャリアの一部はこのような不整準位に蓄えられている。本発明の構造は、不活性化膜直下の反転層に存在する界面電荷と裏面電極近傍の高電荷層不整準位内の多数キャリアとの再結合により生じる電気的特性の悪化を抑制する。 （もっと読む）