半導体装置及びその製造方法
【課題】ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板(101)上に形成された第1及び第2のMOSFETと、前記第1のMOSFET上に形成された第1の応力膜(110)と、前記第2のMOSFET上に形成されるとともに、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイド(V)を有するように形成された第2の応力膜(112)と、前記第1の応力膜及び前記第2の応力膜上に形成される絶縁膜と、を備え、前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域(A)を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。
【解決手段】本発明の一形態の半導体装置は、半導体基板(101)上に形成された第1及び第2のMOSFETと、前記第1のMOSFET上に形成された第1の応力膜(110)と、前記第2のMOSFET上に形成されるとともに、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイド(V)を有するように形成された第2の応力膜(112)と、前記第1の応力膜及び前記第2の応力膜上に形成される絶縁膜と、を備え、前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域(A)を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
図8〜図13は、従来例に係る半導体装置の製造方法を示す断面図である。以下、図8〜図13を基に従来の半導体装置の製造手順を説明する。
【0003】
まず、図8に示すように、埋め込み素子分離層202が形成されたシリコン(Si)基板201上にP型とN型それぞれの素子領域を形成するために、Si基板201中に不純物注入を行い、1000℃以上の熱処理工程を施すことによって、Si基板201上面にP型、N型のウェル・チャネル(Well・Channel)領域を形成する。
【0004】
次に、図9に示すように、Si基板201上にゲート(Gate)絶縁膜203を約1nmの膜厚で形成し、このGate絶縁膜203上に多結晶シリコン膜204をLPCVD法により150nmの膜厚で形成する。多結晶シリコン膜204上に第一のレジストを塗布し、リソグラフィ法より第一のレジストをパターンニングする。この第一のレジストをマスクに多結晶シリコン膜204をRIE法により加工分離し、第一のレジストを剥離してGate電極配線を形成する。また、Si基板201上のGate絶縁膜203は、ウエットエッチングして全剥離する。
【0005】
次に、図10に示すように、P型、N型それぞれのWell・Channel領域中に対して不純物注入を行い、800℃程度の熱工程を施すことによって、後にソース・ドレイン・エクステンション(Source・Drain・Extension)となるシャロージャンクション(Shallow Junction)205を形成する。その後、構造全面に第一のシリコン酸化膜206をLPCVD法により20nmの膜厚で形成し、この第一のシリコン酸化膜206上に第一のシリコン窒化膜207をLPCVD法により70nmの膜厚で形成する。RIE法により第一のシリコン窒化膜207及び第一のシリコン酸化膜206をエッチバックし、Gate電極配線の側面に第一のシリコン酸化膜206と第一のシリコン窒化膜207による側壁(Side Wall Spacer)を形成する。
【0006】
その後、P型、N型それぞれに対して、Gate電極配線とShallow Junction領域及びWell・Channel領域中に不純物注入を行い、1000℃以上のアニールを施すことによってソース・ドレイン(Source・Drain)領域208を形成する。そして、Source・Drain領域上面とGate電極配線上面のみに選択的に、サリサイド法を用いてシリサイド209を形成し、Gate電極配線上部及びSource・Drain拡散層上部に金属配線を形成する。
【0007】
次に、図11に示すように、全面に第二のシリコン窒化膜210(応力膜)をLPCVD法またはPECVD法により膜厚60nmで形成し、第二のシリコン窒化膜210上に第二のシリコン酸化膜211をLPCVD法により膜厚50nmで形成する。次に、第二のレジストを塗布し、第二のシリコン窒化膜210が引張り応力を有する場合はNFET(nチャネルMOSFET)上、圧縮応力を有する場合はPFET(pチャネルMOSFET)上を覆うようにリソグラフィ法によりパターンニングし、第二のシリコン窒化膜210と第二のシリコン酸化膜211をRIE法によりエッチングする。
【0008】
次に、第二のシリコン窒化膜210とは逆の応力(Stress)を持つ第三のシリコン窒化膜212(応力膜)をLPCVD法またはPECVD法により膜厚60nmで形成する。次に、第三のシリコン窒化膜212上に第三のレジストを塗布し、リソグラフィ法によるパターンニングを行い、第二のシリコン酸化膜211をストッパーとし、第三のシリコン窒化膜212をRIE法によりエッチングする。
【0009】
次に、図12に示すように、全面に第三のシリコン酸化膜213をLPCVD法により膜厚250nmで形成し、CMP法により第三のシリコン酸化膜213を平坦化する。また、第三のシリコン酸化膜213上に第四のシリコン酸化膜214をプラズマCVD法により膜厚200nmで形成する。
【0010】
次に、第四のシリコン酸化膜214上に第四のレジストを塗布し、リソグラフィ法により第四のレジストをパターンニングする。この第四のレジストをマスクにし、第四のシリコン酸化膜214、第三のシリコン酸化膜213、第三のシリコン窒化膜212、第二のシリコン酸化膜211、及び第二のシリコン窒化膜210をRIE法によりエッチングし、第四のレジストを剥離することでコンタクトホールを形成する。
【0011】
次に、第一のバリアメタル215をスパッタ法により膜厚5nmで形成し、さらに第一のバリアメタル215上にタングステン216を熱CVD法により膜厚250nmで形成し、コンタクトホールを埋める。そして、第四のシリコン酸化膜214上のタングステンと第一のバリアメタルをCMP法により削り落とすことによってコンタクトを形成する。
【0012】
次に、図13に示すように、全面に第五のシリコン酸化膜217をPECVD法により膜厚200nmで形成し、第五のシリコン酸化膜217上に第五のレジストを塗布し、リソグラフィ法により第五のレジストをパターンニングする。この第五のレジストをマスクにして、第五のシリコン酸化膜217をRIE法により加工分離しトレンチを形成する。そして、第二のバリアメタル218をスパッタ法により膜厚5nmで形成し、さらに第二のバリアメタル218上に銅219をメッキ法により形成し、トレンチを埋める。
【0013】
また、第五のシリコン酸化膜217上の銅219と第二のバリアメタル218をCMP法により削り落とし、配線間を分離することでメタル配線を形成する。このメタル配線上にメタルパッドを形成するが、メタルパッドの詳細な工法については割愛する。メタルパッドに電圧印加して、メタル配線、コンタクト、シリサイドを通電させることによりMOS−FETを動作させることができる。
【0014】
図14の(a)は、第二のシリコン窒化膜210と第二のシリコン酸化膜211の断面図、(b)はその平面図である。また、図15の(a)は、第二のシリコン窒化膜210と第三のシリコン窒化膜212とが重なるN/P境界部の断面図、(b)はその平面図である。
【0015】
上述した従来の方法では、最初に第二のシリコン窒化膜210を全面に堆積し、第二のシリコン窒化膜210における膜応力によりMOSFETの性能向上に寄与しない部分をRIEにてエッチングする。その際に、2層目の第三のシリコン窒化膜212の膜応力をよりMOSFETの性能向上に寄与させるべく、側壁(Side Wall Spacer)上の第二のシリコン窒化膜210も全て剥離する必要が有り、RIEにて等方成分を持たせた条件でエッチングする。
【0016】
しかし、それと同時にレジスト境界の第二のシリコン窒化膜210も等方的にエッチングが進むことにより、図14の(a)に示すように、第二のシリコン酸化膜211に対してアンダーカット形状になってしまう。そして、図15の(a)に示すように、アンダーカット形状になった部位を次に形成される第三のシリコン窒化膜212がカバレッジできず、ボイド(Void)が発生し、その部位に形成されるコンタクトホールCS同士がショート不良を引き起こしてしまうという問題がある。
【0017】
なお、特許文献1には、下層酸化膜を介しゲート導電層側壁およびゲート導電層裾部分のSi基板を覆うSi膜を含むストレス緩和膜と、ストレス緩和膜を覆いストレス緩和膜のゲート導電層の側壁上方上端と、裾部分端の底部側端と露出させるサイドウォール外層スペーサを備え、ストレス緩和膜がSi酸化膜を両端から挟むように、上端および底部側端から内方にかけ位置するSi酸化膜を持つ構造が開示されている。
【0018】
特許文献2には、層間絶縁膜に形成されるコンタクトホールのエッチングストッパ層を、熱CVD法シリコン窒化膜と、プラズマCVD法シリコン窒化膜の積層膜で構成することが開示されている。
【0019】
特許文献3には、NMOSとPMOSをもち、NMOSチャンネルを覆う引張の真性応力を有する窒化膜と、PMOSを覆う圧縮の真性応力を有する窒化膜とを備える半導体装置が開示されている。
【0020】
特許文献4には、ゲートの両側から半導体基板に不純物イオンを注入、酸素雰囲気下で熱処理して不純物イオンを活性化させ、Source/Drain領域を形成すると同時に、半導体基板表面上に第2酸化膜を形成、第2酸化膜の形成が完了した全体構造上に窒化膜を形成、窒化膜を全面エッチングしてその底面が第2酸化膜と接する第2窒化膜スペーサを形成することが開示されている。
【0021】
特許文献5には、SiN膜等のライナー層を、サイドウォールスぺーサの側面と層間絶縁膜の間に形成せず、ライナー層の厚膜化を可能とし、ゲート構造部の間隔を広く、接触面積の大きいコンタクト孔を形成し、ゲート構造の間隔を小さく集積度を向上することが開示されている。
【特許文献1】特開2003−179224号公報
【特許文献2】特開2003−60201号公報
【特許文献3】特開2003−60076号公報
【特許文献4】特開2003−31695号公報
【特許文献5】特開2000−323430号公報
【発明の開示】
【発明が解決しようとする課題】
【0022】
本発明の目的は、ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0023】
本発明の一形態の半導体装置は、半導体基板上に形成された第1及び第2のMOSFETと、前記第1のMOSFET上に形成された第1の応力膜と、前記第2のMOSFET上に形成されるとともに、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイドを有するように形成された第2の応力膜と、前記第1の応力膜及び前記第2の応力膜上に形成される絶縁膜と、を備え、前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。
【0024】
本発明の他の形態の半導体装置の製造方法は、半導体基板上に第1及び第2のMOSFETを形成し、前記第1のMOSFET上に第1の応力膜を形成し、前記第2のMOSFET上に、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイドを有するように第2の応力膜を形成し、前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域を形成し、前記第1の応力膜及び前記第2の応力膜上に絶縁膜を形成するとともに、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜を埋め込む。
【発明の効果】
【0025】
本発明によれば、ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【0026】
以下、実施の形態を図面を参照して説明する。
【0027】
図1〜図4、図6及び図7は、本実施の形態に係る半導体装置の製造方法を示す断面図である。以下、図1〜図4、図6及び図7を基に本実施の形態の半導体装置の製造手順を説明する。
【0028】
まず、図1に示すように、埋め込み素子分離層102が形成されたシリコン(Si)基板(半導体基板)101上にP型とN型それぞれの素子領域を形成するために、Si基板101中に不純物注入を行い、1000℃以上の熱処理工程を施すことによって、Si基板101上面にP型、N型のウェル・チャネル(Well・Channel)領域を形成する。
【0029】
次に、図2に示すように、Si基板101上にゲート(Gate)絶縁膜103を約1nmの膜厚で形成し、このGate絶縁膜103上に多結晶シリコン膜104をLPCVD法により150nmの膜厚で形成する。多結晶シリコン膜104上に第一のレジストを塗布し、リソグラフィ法より第一のレジストをパターンニングする。この第一のレジストをマスクに多結晶シリコン膜104をRIE法により加工分離し、第一のレジストを剥離してGate電極配線を形成する。また、Si基板101上のGate絶縁膜103は、ウエットエッチングして全剥離する。
【0030】
次に、図3に示すように、P型、N型それぞれのWell・Channel領域中に対して不純物注入を行い、800℃程度の熱工程を施すことによって、後にソース・ドレイン・エクステンション(Source・Drain・Extension)となるShallow Junction領域105を形成する。その後、構造全面に第一のシリコン酸化膜106をLPCVD法により20nmの膜厚で形成し、この第一のシリコン酸化膜106上に第一のシリコン窒化膜107をLPCVD法により70nmの膜厚で形成する。RIE法により第一のシリコン窒化膜107及び第一のシリコン酸化膜106をエッチバックし、Gate電極配線の側面に第一のシリコン酸化膜106と第一のシリコン窒化膜107による側壁(Side_Wall_Spacer)を形成する。
【0031】
その後、P型、N型それぞれに対して、Gate電極配線とシャロージャンクション(Shallow Junction)領域及びWell・Channel領域中に不純物注入を行い、1000℃以上のアニールを施すことによってソース・ドレイン(Source・Drain)領域108を形成する。そして、Source・Drain領域上面とGate電極配線上面のみに選択的に、サリサイド法を用いてシリサイド109を形成し、Gate電極配線上部及びSource・Drain拡散層上部に金属配線を形成する。
【0032】
次に、図4に示すように、全面に第二のシリコン窒化膜110(応力膜)をLPCVD法またはPECVD法により膜厚60nmで形成し、第二のシリコン窒化膜110上に第二のシリコン酸化膜111をLPCVD法により膜厚50nmで形成する。次に、第二のレジストを塗布し、第二のシリコン窒化膜110が引張り応力を有する場合はNFET(nチャネルMOSFET)上、圧縮応力を有する場合はPFET(pチャネルMOSFET)上を覆うようにリソグラフィ法によりパターンニングし、第二のシリコン窒化膜110と第二のシリコン酸化膜111をRIE法によりエッチングする。
【0033】
次に、第二のシリコン窒化膜110とは逆の応力(Stress)を持つ第三のシリコン窒化膜112(応力膜)をLPCVD法またはPECVD法により膜厚60nmで形成する。次に、第三のシリコン窒化膜112上に第三のレジストを塗布し、リソグラフィ法によるパターンニングを行う。この際、第二のシリコン窒化膜110と第三のシリコン窒化膜112との境界部(N/P境界部)で、第二のシリコン窒化膜110の端部に第三のシリコン窒化膜112が積層されている。さらに、N/P境界部の少なくとも一箇所で、第二のシリコン窒化膜110と第三のシリコン窒化膜112のどちらにも被覆されないSi基板101上の領域が露出する領域を形成する。すなわち、例えば、N/P境界部において、第二のシリコン窒化膜110と第三のシリコン窒化膜112が積層された領域の第三のシリコン窒化膜112の一部と、積層されていない領域の第三のシリコン窒化膜112の一部が露出するようなマスクパターンを形成する。続いて、マスクパターンを用いて、第二のシリコン酸化膜111及びSi基板101をストッパーとしたRIE法等によって第三のシリコン窒化膜112を除去する。このとき、積層されていないN/P境界部における第三のシリコン窒化膜112の一部が除去されていれば本実施の形態に記載する効果を有するが、マスクパターンの合わせずれを考慮して、積層された領域の第三のシリコン窒化膜112の一部も除去するようなマスクパターンを形成している。
【0034】
図5の(a)は、エッチング後の第二のシリコン窒化膜110と第三のシリコン窒化膜112とが重なるN/P境界部の斜視断面図、(b)はその平面図である。図5の(a)(b)に示すように、Si基板101上には、第二のシリコン窒化膜110と第三のシリコン窒化膜112のどちらにも被覆されない矩形状の領域Aが形成されている。第二のシリコン窒化膜110の側面と第三のシリコン窒化膜112との間にはボイドVが発生している。ボイドVは、後にコンタクトホールCS,CSが形成される領域に及んでいる。なお、図5の(b)では領域Aが隣り合うコンタクトホールCS,CSの間に一箇所存在するが、複数個所存在するようにしてもよい。
【0035】
次に、図6に示すように、全面に第三のシリコン酸化膜113をLPCVD法により膜厚250nmで形成し、CMP法により第三のシリコン酸化膜113を平坦化する。このとき、シリコン酸化膜113は、図5の(a)(b)に示した矩形状の領域AとボイドVの一部(矩形状の領域Aに隣接する部分)に埋め込まれる。これによりボイドVは、コンタクトホールCS,CS間でシリコン酸化膜により遮断される。なお、コンタクトホールCS,CS間のボイドVの全域にシリコン酸化膜が埋め込まれる状態であってもよい。続いて、第三のシリコン酸化膜113上に第四のシリコン酸化膜114をプラズマCVD法により膜厚200nmで形成する。
【0036】
次に、第四のシリコン酸化膜114上に第四のレジストを塗布し、リソグラフィ法により第四のレジストをパターンニングする。この第四のレジストをマスクにし、第四のシリコン酸化膜114、第三のシリコン酸化膜113、第三のシリコン窒化膜112、第二のシリコン酸化膜111、及び第二のシリコン窒化膜110をRIE法によりエッチングし、第四のレジストを剥離することでコンタクトホールを形成する。
【0037】
次に、第一のバリアメタル115をスパッタ法により膜厚5nmで形成し、さらに第一のバリアメタル115上にタングステン116を熱CVD法により膜厚250nmで形成し、コンタクトホールを埋める。そして、第四のシリコン酸化膜114上のタングステンと第一のバリアメタルをCMP法より削り落とす事によってコンタクトを形成する。
【0038】
次に、図7に示すように、全面に第五のシリコン酸化膜117をPECVD法により膜厚200nmで形成し、第五のシリコン酸化膜117上に第五のレジストを塗布し、リソグラフィ法により第五のレジストをパターンニングする。この第五のレジストをマスクにして、第五のシリコン酸化膜117をRIE法により加工分離しトレンチを形成する。そして、第二のバリアメタル118をスパッタ法により膜厚5nmで形成し、さらに第二のバリアメタル118上に銅119をメッキ法により形成し、トレンチを埋める。
【0039】
また、第五のシリコン酸化膜117上の銅119と第二のバリアメタル118をCMP法により削り落とし、配線間を分離することでメタル配線を形成する。このメタル配線上にメタルパッドを形成するが、メタルパッドの詳細な工法については割愛する。メタルパッドに電圧印加して、メタル配線、コンタクト、シリサイドを通電させることによりMOS−FETを動作させることができる。
【0040】
なお、第二のシリコン窒化膜110及び第三のシリコン窒化膜112は、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、及びチタン酸化膜のうち1種類による単層膜もしくは2種類以上を積層した膜を代用した場合も同様の効果が得られる。また、本実施の形態は、Bulk・Si基板、SiGe基板、あるいはSOI基板上にCMOS−FET等の能動素子を構成する半導体装置に適用できる。
【0041】
本実施の形態では、第二のシリコン窒化膜110と第三のシリコン窒化膜112との境界部で、第二のシリコン窒化膜110と第三のシリコン窒化膜112に被覆されていない領域がSi基板101上で露出するように、第三のシリコン窒化膜112に対してパターンニングすることにより、次工程で第三のシリコン酸化膜113が前記領域に埋め込まれ、前記境界部に発生したボイドを遮断する。これにより、コンタクトホール同士のショート不良を防止することができる。
【0042】
このように本実施の形態によれば、Dual Stress Liner(DSL) Processにおいて、N型領域とP型領域との境界部でN型領域を覆うLiner膜とP型領域を覆うLiner膜とが重なる箇所で誘発されるボイドによりコンタクトホール間のショート不良が生じる問題を回避することが可能になる。
【0043】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【0044】
【図1】実施の形態に係る半導体装置の製造方法を示す断面図。
【図2】実施の形態に係る半導体装置の製造方法を示す断面図。
【図3】実施の形態に係る半導体装置の製造方法を示す断面図。
【図4】実施の形態に係る半導体装置の製造方法を示す断面図。
【図5】実施の形態に係る第二のシリコン窒化膜と第三のシリコン窒化膜が重なる部分の斜視断面図と平面図。
【図6】実施の形態に係る半導体装置の製造方法を示す断面図。
【図7】実施の形態に係る半導体装置の製造方法を示す断面図。
【図8】従来例に係る半導体装置の製造方法を示す断面図。
【図9】従来例に係る半導体装置の製造方法を示す断面図。
【図10】従来例に係る半導体装置の製造方法を示す断面図。
【図11】従来例に係る半導体装置の製造方法を示す断面図。
【図12】従来例に係る半導体装置の製造方法を示す断面図。
【図13】従来例に係る半導体装置の製造方法を示す断面図。
【図14】従来例に係る第二のシリコン窒化膜と第二のシリコン酸化膜の断面図と平面図。
【図15】従来例に係る第二のシリコン窒化膜と第三のシリコン窒化膜が重なる部分の断面図と平面図。
【符号の説明】
【0045】
101…Si基板 102…素子分離層 103…Gate絶縁膜 104…多結晶シリコン膜 105…Shallow Junction領域 106…第一のシリコン酸化膜 107…第一のシリコン窒化膜 108…Source・Drain領域 109…シリサイド 110…第二のシリコン窒化膜 111…第二のシリコン酸化膜 112…第三のシリコン窒化膜 113…第三のシリコン酸化膜 114…第四のシリコン酸化膜 115…第一のバリアメタル 116…タングステン 117…第五のシリコン酸化膜 118…第二のバリアメタル 119…銅
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
図8〜図13は、従来例に係る半導体装置の製造方法を示す断面図である。以下、図8〜図13を基に従来の半導体装置の製造手順を説明する。
【0003】
まず、図8に示すように、埋め込み素子分離層202が形成されたシリコン(Si)基板201上にP型とN型それぞれの素子領域を形成するために、Si基板201中に不純物注入を行い、1000℃以上の熱処理工程を施すことによって、Si基板201上面にP型、N型のウェル・チャネル(Well・Channel)領域を形成する。
【0004】
次に、図9に示すように、Si基板201上にゲート(Gate)絶縁膜203を約1nmの膜厚で形成し、このGate絶縁膜203上に多結晶シリコン膜204をLPCVD法により150nmの膜厚で形成する。多結晶シリコン膜204上に第一のレジストを塗布し、リソグラフィ法より第一のレジストをパターンニングする。この第一のレジストをマスクに多結晶シリコン膜204をRIE法により加工分離し、第一のレジストを剥離してGate電極配線を形成する。また、Si基板201上のGate絶縁膜203は、ウエットエッチングして全剥離する。
【0005】
次に、図10に示すように、P型、N型それぞれのWell・Channel領域中に対して不純物注入を行い、800℃程度の熱工程を施すことによって、後にソース・ドレイン・エクステンション(Source・Drain・Extension)となるシャロージャンクション(Shallow Junction)205を形成する。その後、構造全面に第一のシリコン酸化膜206をLPCVD法により20nmの膜厚で形成し、この第一のシリコン酸化膜206上に第一のシリコン窒化膜207をLPCVD法により70nmの膜厚で形成する。RIE法により第一のシリコン窒化膜207及び第一のシリコン酸化膜206をエッチバックし、Gate電極配線の側面に第一のシリコン酸化膜206と第一のシリコン窒化膜207による側壁(Side Wall Spacer)を形成する。
【0006】
その後、P型、N型それぞれに対して、Gate電極配線とShallow Junction領域及びWell・Channel領域中に不純物注入を行い、1000℃以上のアニールを施すことによってソース・ドレイン(Source・Drain)領域208を形成する。そして、Source・Drain領域上面とGate電極配線上面のみに選択的に、サリサイド法を用いてシリサイド209を形成し、Gate電極配線上部及びSource・Drain拡散層上部に金属配線を形成する。
【0007】
次に、図11に示すように、全面に第二のシリコン窒化膜210(応力膜)をLPCVD法またはPECVD法により膜厚60nmで形成し、第二のシリコン窒化膜210上に第二のシリコン酸化膜211をLPCVD法により膜厚50nmで形成する。次に、第二のレジストを塗布し、第二のシリコン窒化膜210が引張り応力を有する場合はNFET(nチャネルMOSFET)上、圧縮応力を有する場合はPFET(pチャネルMOSFET)上を覆うようにリソグラフィ法によりパターンニングし、第二のシリコン窒化膜210と第二のシリコン酸化膜211をRIE法によりエッチングする。
【0008】
次に、第二のシリコン窒化膜210とは逆の応力(Stress)を持つ第三のシリコン窒化膜212(応力膜)をLPCVD法またはPECVD法により膜厚60nmで形成する。次に、第三のシリコン窒化膜212上に第三のレジストを塗布し、リソグラフィ法によるパターンニングを行い、第二のシリコン酸化膜211をストッパーとし、第三のシリコン窒化膜212をRIE法によりエッチングする。
【0009】
次に、図12に示すように、全面に第三のシリコン酸化膜213をLPCVD法により膜厚250nmで形成し、CMP法により第三のシリコン酸化膜213を平坦化する。また、第三のシリコン酸化膜213上に第四のシリコン酸化膜214をプラズマCVD法により膜厚200nmで形成する。
【0010】
次に、第四のシリコン酸化膜214上に第四のレジストを塗布し、リソグラフィ法により第四のレジストをパターンニングする。この第四のレジストをマスクにし、第四のシリコン酸化膜214、第三のシリコン酸化膜213、第三のシリコン窒化膜212、第二のシリコン酸化膜211、及び第二のシリコン窒化膜210をRIE法によりエッチングし、第四のレジストを剥離することでコンタクトホールを形成する。
【0011】
次に、第一のバリアメタル215をスパッタ法により膜厚5nmで形成し、さらに第一のバリアメタル215上にタングステン216を熱CVD法により膜厚250nmで形成し、コンタクトホールを埋める。そして、第四のシリコン酸化膜214上のタングステンと第一のバリアメタルをCMP法により削り落とすことによってコンタクトを形成する。
【0012】
次に、図13に示すように、全面に第五のシリコン酸化膜217をPECVD法により膜厚200nmで形成し、第五のシリコン酸化膜217上に第五のレジストを塗布し、リソグラフィ法により第五のレジストをパターンニングする。この第五のレジストをマスクにして、第五のシリコン酸化膜217をRIE法により加工分離しトレンチを形成する。そして、第二のバリアメタル218をスパッタ法により膜厚5nmで形成し、さらに第二のバリアメタル218上に銅219をメッキ法により形成し、トレンチを埋める。
【0013】
また、第五のシリコン酸化膜217上の銅219と第二のバリアメタル218をCMP法により削り落とし、配線間を分離することでメタル配線を形成する。このメタル配線上にメタルパッドを形成するが、メタルパッドの詳細な工法については割愛する。メタルパッドに電圧印加して、メタル配線、コンタクト、シリサイドを通電させることによりMOS−FETを動作させることができる。
【0014】
図14の(a)は、第二のシリコン窒化膜210と第二のシリコン酸化膜211の断面図、(b)はその平面図である。また、図15の(a)は、第二のシリコン窒化膜210と第三のシリコン窒化膜212とが重なるN/P境界部の断面図、(b)はその平面図である。
【0015】
上述した従来の方法では、最初に第二のシリコン窒化膜210を全面に堆積し、第二のシリコン窒化膜210における膜応力によりMOSFETの性能向上に寄与しない部分をRIEにてエッチングする。その際に、2層目の第三のシリコン窒化膜212の膜応力をよりMOSFETの性能向上に寄与させるべく、側壁(Side Wall Spacer)上の第二のシリコン窒化膜210も全て剥離する必要が有り、RIEにて等方成分を持たせた条件でエッチングする。
【0016】
しかし、それと同時にレジスト境界の第二のシリコン窒化膜210も等方的にエッチングが進むことにより、図14の(a)に示すように、第二のシリコン酸化膜211に対してアンダーカット形状になってしまう。そして、図15の(a)に示すように、アンダーカット形状になった部位を次に形成される第三のシリコン窒化膜212がカバレッジできず、ボイド(Void)が発生し、その部位に形成されるコンタクトホールCS同士がショート不良を引き起こしてしまうという問題がある。
【0017】
なお、特許文献1には、下層酸化膜を介しゲート導電層側壁およびゲート導電層裾部分のSi基板を覆うSi膜を含むストレス緩和膜と、ストレス緩和膜を覆いストレス緩和膜のゲート導電層の側壁上方上端と、裾部分端の底部側端と露出させるサイドウォール外層スペーサを備え、ストレス緩和膜がSi酸化膜を両端から挟むように、上端および底部側端から内方にかけ位置するSi酸化膜を持つ構造が開示されている。
【0018】
特許文献2には、層間絶縁膜に形成されるコンタクトホールのエッチングストッパ層を、熱CVD法シリコン窒化膜と、プラズマCVD法シリコン窒化膜の積層膜で構成することが開示されている。
【0019】
特許文献3には、NMOSとPMOSをもち、NMOSチャンネルを覆う引張の真性応力を有する窒化膜と、PMOSを覆う圧縮の真性応力を有する窒化膜とを備える半導体装置が開示されている。
【0020】
特許文献4には、ゲートの両側から半導体基板に不純物イオンを注入、酸素雰囲気下で熱処理して不純物イオンを活性化させ、Source/Drain領域を形成すると同時に、半導体基板表面上に第2酸化膜を形成、第2酸化膜の形成が完了した全体構造上に窒化膜を形成、窒化膜を全面エッチングしてその底面が第2酸化膜と接する第2窒化膜スペーサを形成することが開示されている。
【0021】
特許文献5には、SiN膜等のライナー層を、サイドウォールスぺーサの側面と層間絶縁膜の間に形成せず、ライナー層の厚膜化を可能とし、ゲート構造部の間隔を広く、接触面積の大きいコンタクト孔を形成し、ゲート構造の間隔を小さく集積度を向上することが開示されている。
【特許文献1】特開2003−179224号公報
【特許文献2】特開2003−60201号公報
【特許文献3】特開2003−60076号公報
【特許文献4】特開2003−31695号公報
【特許文献5】特開2000−323430号公報
【発明の開示】
【発明が解決しようとする課題】
【0022】
本発明の目的は、ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0023】
本発明の一形態の半導体装置は、半導体基板上に形成された第1及び第2のMOSFETと、前記第1のMOSFET上に形成された第1の応力膜と、前記第2のMOSFET上に形成されるとともに、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイドを有するように形成された第2の応力膜と、前記第1の応力膜及び前記第2の応力膜上に形成される絶縁膜と、を備え、前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。
【0024】
本発明の他の形態の半導体装置の製造方法は、半導体基板上に第1及び第2のMOSFETを形成し、前記第1のMOSFET上に第1の応力膜を形成し、前記第2のMOSFET上に、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイドを有するように第2の応力膜を形成し、前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域を形成し、前記第1の応力膜及び前記第2の応力膜上に絶縁膜を形成するとともに、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜を埋め込む。
【発明の効果】
【0025】
本発明によれば、ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【0026】
以下、実施の形態を図面を参照して説明する。
【0027】
図1〜図4、図6及び図7は、本実施の形態に係る半導体装置の製造方法を示す断面図である。以下、図1〜図4、図6及び図7を基に本実施の形態の半導体装置の製造手順を説明する。
【0028】
まず、図1に示すように、埋め込み素子分離層102が形成されたシリコン(Si)基板(半導体基板)101上にP型とN型それぞれの素子領域を形成するために、Si基板101中に不純物注入を行い、1000℃以上の熱処理工程を施すことによって、Si基板101上面にP型、N型のウェル・チャネル(Well・Channel)領域を形成する。
【0029】
次に、図2に示すように、Si基板101上にゲート(Gate)絶縁膜103を約1nmの膜厚で形成し、このGate絶縁膜103上に多結晶シリコン膜104をLPCVD法により150nmの膜厚で形成する。多結晶シリコン膜104上に第一のレジストを塗布し、リソグラフィ法より第一のレジストをパターンニングする。この第一のレジストをマスクに多結晶シリコン膜104をRIE法により加工分離し、第一のレジストを剥離してGate電極配線を形成する。また、Si基板101上のGate絶縁膜103は、ウエットエッチングして全剥離する。
【0030】
次に、図3に示すように、P型、N型それぞれのWell・Channel領域中に対して不純物注入を行い、800℃程度の熱工程を施すことによって、後にソース・ドレイン・エクステンション(Source・Drain・Extension)となるShallow Junction領域105を形成する。その後、構造全面に第一のシリコン酸化膜106をLPCVD法により20nmの膜厚で形成し、この第一のシリコン酸化膜106上に第一のシリコン窒化膜107をLPCVD法により70nmの膜厚で形成する。RIE法により第一のシリコン窒化膜107及び第一のシリコン酸化膜106をエッチバックし、Gate電極配線の側面に第一のシリコン酸化膜106と第一のシリコン窒化膜107による側壁(Side_Wall_Spacer)を形成する。
【0031】
その後、P型、N型それぞれに対して、Gate電極配線とシャロージャンクション(Shallow Junction)領域及びWell・Channel領域中に不純物注入を行い、1000℃以上のアニールを施すことによってソース・ドレイン(Source・Drain)領域108を形成する。そして、Source・Drain領域上面とGate電極配線上面のみに選択的に、サリサイド法を用いてシリサイド109を形成し、Gate電極配線上部及びSource・Drain拡散層上部に金属配線を形成する。
【0032】
次に、図4に示すように、全面に第二のシリコン窒化膜110(応力膜)をLPCVD法またはPECVD法により膜厚60nmで形成し、第二のシリコン窒化膜110上に第二のシリコン酸化膜111をLPCVD法により膜厚50nmで形成する。次に、第二のレジストを塗布し、第二のシリコン窒化膜110が引張り応力を有する場合はNFET(nチャネルMOSFET)上、圧縮応力を有する場合はPFET(pチャネルMOSFET)上を覆うようにリソグラフィ法によりパターンニングし、第二のシリコン窒化膜110と第二のシリコン酸化膜111をRIE法によりエッチングする。
【0033】
次に、第二のシリコン窒化膜110とは逆の応力(Stress)を持つ第三のシリコン窒化膜112(応力膜)をLPCVD法またはPECVD法により膜厚60nmで形成する。次に、第三のシリコン窒化膜112上に第三のレジストを塗布し、リソグラフィ法によるパターンニングを行う。この際、第二のシリコン窒化膜110と第三のシリコン窒化膜112との境界部(N/P境界部)で、第二のシリコン窒化膜110の端部に第三のシリコン窒化膜112が積層されている。さらに、N/P境界部の少なくとも一箇所で、第二のシリコン窒化膜110と第三のシリコン窒化膜112のどちらにも被覆されないSi基板101上の領域が露出する領域を形成する。すなわち、例えば、N/P境界部において、第二のシリコン窒化膜110と第三のシリコン窒化膜112が積層された領域の第三のシリコン窒化膜112の一部と、積層されていない領域の第三のシリコン窒化膜112の一部が露出するようなマスクパターンを形成する。続いて、マスクパターンを用いて、第二のシリコン酸化膜111及びSi基板101をストッパーとしたRIE法等によって第三のシリコン窒化膜112を除去する。このとき、積層されていないN/P境界部における第三のシリコン窒化膜112の一部が除去されていれば本実施の形態に記載する効果を有するが、マスクパターンの合わせずれを考慮して、積層された領域の第三のシリコン窒化膜112の一部も除去するようなマスクパターンを形成している。
【0034】
図5の(a)は、エッチング後の第二のシリコン窒化膜110と第三のシリコン窒化膜112とが重なるN/P境界部の斜視断面図、(b)はその平面図である。図5の(a)(b)に示すように、Si基板101上には、第二のシリコン窒化膜110と第三のシリコン窒化膜112のどちらにも被覆されない矩形状の領域Aが形成されている。第二のシリコン窒化膜110の側面と第三のシリコン窒化膜112との間にはボイドVが発生している。ボイドVは、後にコンタクトホールCS,CSが形成される領域に及んでいる。なお、図5の(b)では領域Aが隣り合うコンタクトホールCS,CSの間に一箇所存在するが、複数個所存在するようにしてもよい。
【0035】
次に、図6に示すように、全面に第三のシリコン酸化膜113をLPCVD法により膜厚250nmで形成し、CMP法により第三のシリコン酸化膜113を平坦化する。このとき、シリコン酸化膜113は、図5の(a)(b)に示した矩形状の領域AとボイドVの一部(矩形状の領域Aに隣接する部分)に埋め込まれる。これによりボイドVは、コンタクトホールCS,CS間でシリコン酸化膜により遮断される。なお、コンタクトホールCS,CS間のボイドVの全域にシリコン酸化膜が埋め込まれる状態であってもよい。続いて、第三のシリコン酸化膜113上に第四のシリコン酸化膜114をプラズマCVD法により膜厚200nmで形成する。
【0036】
次に、第四のシリコン酸化膜114上に第四のレジストを塗布し、リソグラフィ法により第四のレジストをパターンニングする。この第四のレジストをマスクにし、第四のシリコン酸化膜114、第三のシリコン酸化膜113、第三のシリコン窒化膜112、第二のシリコン酸化膜111、及び第二のシリコン窒化膜110をRIE法によりエッチングし、第四のレジストを剥離することでコンタクトホールを形成する。
【0037】
次に、第一のバリアメタル115をスパッタ法により膜厚5nmで形成し、さらに第一のバリアメタル115上にタングステン116を熱CVD法により膜厚250nmで形成し、コンタクトホールを埋める。そして、第四のシリコン酸化膜114上のタングステンと第一のバリアメタルをCMP法より削り落とす事によってコンタクトを形成する。
【0038】
次に、図7に示すように、全面に第五のシリコン酸化膜117をPECVD法により膜厚200nmで形成し、第五のシリコン酸化膜117上に第五のレジストを塗布し、リソグラフィ法により第五のレジストをパターンニングする。この第五のレジストをマスクにして、第五のシリコン酸化膜117をRIE法により加工分離しトレンチを形成する。そして、第二のバリアメタル118をスパッタ法により膜厚5nmで形成し、さらに第二のバリアメタル118上に銅119をメッキ法により形成し、トレンチを埋める。
【0039】
また、第五のシリコン酸化膜117上の銅119と第二のバリアメタル118をCMP法により削り落とし、配線間を分離することでメタル配線を形成する。このメタル配線上にメタルパッドを形成するが、メタルパッドの詳細な工法については割愛する。メタルパッドに電圧印加して、メタル配線、コンタクト、シリサイドを通電させることによりMOS−FETを動作させることができる。
【0040】
なお、第二のシリコン窒化膜110及び第三のシリコン窒化膜112は、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、及びチタン酸化膜のうち1種類による単層膜もしくは2種類以上を積層した膜を代用した場合も同様の効果が得られる。また、本実施の形態は、Bulk・Si基板、SiGe基板、あるいはSOI基板上にCMOS−FET等の能動素子を構成する半導体装置に適用できる。
【0041】
本実施の形態では、第二のシリコン窒化膜110と第三のシリコン窒化膜112との境界部で、第二のシリコン窒化膜110と第三のシリコン窒化膜112に被覆されていない領域がSi基板101上で露出するように、第三のシリコン窒化膜112に対してパターンニングすることにより、次工程で第三のシリコン酸化膜113が前記領域に埋め込まれ、前記境界部に発生したボイドを遮断する。これにより、コンタクトホール同士のショート不良を防止することができる。
【0042】
このように本実施の形態によれば、Dual Stress Liner(DSL) Processにおいて、N型領域とP型領域との境界部でN型領域を覆うLiner膜とP型領域を覆うLiner膜とが重なる箇所で誘発されるボイドによりコンタクトホール間のショート不良が生じる問題を回避することが可能になる。
【0043】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【0044】
【図1】実施の形態に係る半導体装置の製造方法を示す断面図。
【図2】実施の形態に係る半導体装置の製造方法を示す断面図。
【図3】実施の形態に係る半導体装置の製造方法を示す断面図。
【図4】実施の形態に係る半導体装置の製造方法を示す断面図。
【図5】実施の形態に係る第二のシリコン窒化膜と第三のシリコン窒化膜が重なる部分の斜視断面図と平面図。
【図6】実施の形態に係る半導体装置の製造方法を示す断面図。
【図7】実施の形態に係る半導体装置の製造方法を示す断面図。
【図8】従来例に係る半導体装置の製造方法を示す断面図。
【図9】従来例に係る半導体装置の製造方法を示す断面図。
【図10】従来例に係る半導体装置の製造方法を示す断面図。
【図11】従来例に係る半導体装置の製造方法を示す断面図。
【図12】従来例に係る半導体装置の製造方法を示す断面図。
【図13】従来例に係る半導体装置の製造方法を示す断面図。
【図14】従来例に係る第二のシリコン窒化膜と第二のシリコン酸化膜の断面図と平面図。
【図15】従来例に係る第二のシリコン窒化膜と第三のシリコン窒化膜が重なる部分の断面図と平面図。
【符号の説明】
【0045】
101…Si基板 102…素子分離層 103…Gate絶縁膜 104…多結晶シリコン膜 105…Shallow Junction領域 106…第一のシリコン酸化膜 107…第一のシリコン窒化膜 108…Source・Drain領域 109…シリサイド 110…第二のシリコン窒化膜 111…第二のシリコン酸化膜 112…第三のシリコン窒化膜 113…第三のシリコン酸化膜 114…第四のシリコン酸化膜 115…第一のバリアメタル 116…タングステン 117…第五のシリコン酸化膜 118…第二のバリアメタル 119…銅
【特許請求の範囲】
【請求項1】
半導体基板上に形成された第1及び第2のMOSFETと、
前記第1のMOSFET上に形成された第1の応力膜と、
前記第2のMOSFET上に形成されるとともに、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイドを有するように形成された第2の応力膜と、
前記第1の応力膜及び前記第2の応力膜上に形成される絶縁膜と、を備え、
前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれたことを特徴とする半導体装置。
【請求項2】
前記領域は、隣り合う二つのコンタクトホールの間に少なくとも一箇所存在することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のチャネルMOSFETはnチャネルMOSFETであり前記第1の応力膜は引張り応力を発生するとともに、前記第2のチャネルMOSFETはpチャネルMOSFETであり前記第2の応力膜は圧縮応力を発生する請求項1または2に記載の半導体装置。
【請求項4】
前記第1のチャネルMOSFETはpチャネルMOSFETであり前記第1の応力膜は圧縮応力を発生するとともに、前記第2のチャネルMOSFETはnチャネルMOSFETであり前記第2の応力膜は引張り応力を発生する請求項1または2に記載の半導体装置。
【請求項5】
半導体基板上に第1及び第2のMOSFETを形成し、
前記第1のMOSFET上に第1の応力膜を形成し、
前記第2のMOSFET上に、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイドを有するように第2の応力膜を形成し、
前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域を形成し、
前記第1の応力膜及び前記第2の応力膜上に絶縁膜を形成するとともに、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板上に形成された第1及び第2のMOSFETと、
前記第1のMOSFET上に形成された第1の応力膜と、
前記第2のMOSFET上に形成されるとともに、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイドを有するように形成された第2の応力膜と、
前記第1の応力膜及び前記第2の応力膜上に形成される絶縁膜と、を備え、
前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれたことを特徴とする半導体装置。
【請求項2】
前記領域は、隣り合う二つのコンタクトホールの間に少なくとも一箇所存在することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のチャネルMOSFETはnチャネルMOSFETであり前記第1の応力膜は引張り応力を発生するとともに、前記第2のチャネルMOSFETはpチャネルMOSFETであり前記第2の応力膜は圧縮応力を発生する請求項1または2に記載の半導体装置。
【請求項4】
前記第1のチャネルMOSFETはpチャネルMOSFETであり前記第1の応力膜は圧縮応力を発生するとともに、前記第2のチャネルMOSFETはnチャネルMOSFETであり前記第2の応力膜は引張り応力を発生する請求項1または2に記載の半導体装置。
【請求項5】
半導体基板上に第1及び第2のMOSFETを形成し、
前記第1のMOSFET上に第1の応力膜を形成し、
前記第2のMOSFET上に、前記第1の応力膜の端部に積層され、前記第1の応力膜の側面との間にボイドを有するように第2の応力膜を形成し、
前記第1の応力膜と前記第2の応力膜との境界部に、前記第1の応力膜と前記第2の応力膜のどちらにも覆われていない領域を形成し、
前記第1の応力膜及び前記第2の応力膜上に絶縁膜を形成するとともに、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2007−235046(P2007−235046A)
【公開日】平成19年9月13日(2007.9.13)
【国際特許分類】
【出願番号】特願2006−57897(P2006−57897)
【出願日】平成18年3月3日(2006.3.3)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年9月13日(2007.9.13)
【国際特許分類】
【出願日】平成18年3月3日(2006.3.3)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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