【構成】この発明は，一例示的実施形態では，基板上に形成され，基板をバイアスし，集積回路構造（たとえば，ＤＲＡＭメモリ・セル）の隣接する動作領域間を絶縁する絶縁ゲートを提供する。ゲート誘電体として，従来のゲート酸化物層ではなく，酸化アルミニウム（Ａｌ₂Ｏ₃）を用いて，トレンチ（溝）絶縁領域の下および近くに正孔過剰な蓄積領域を形成する。この発明の別の例示的実施形態は，シャロー・トレンチ（溝）絶縁（ＳＴＩ）領域の効果を高めるために絶縁領域内のライナとして利用される酸化アルミニウム層を提供する。これらの実施形態は，絶縁領域において一緒に用いることも可能である。 （もっと読む）

トランジスタ構造の少なくとも一部分が実質的に透明であるエンハンスメント・モード電界効果トランジスタである。該トランジスタの一変形形態は、ＺｎＯ、ＳｎＯ_２及びＩｎ_２Ｏ_３から選択された実質的に絶縁性で実質的に透明な材料から構成されるチャネル層を含む。実質的に透明な材料から構成されるゲート絶縁体層は、チャネル層／ゲート絶縁体層境界面を形成するようにチャネル層に隣接して配置される。該トランジスタの第２の変形形態は、アニーリングにより生成される実質的に絶縁性のＺｎＯ、ＳｎＯ_２及びＩｎ_２Ｏ_３から選択される実質的に透明な材料から構成されるチャネル層を含む。該トランジスタを含む装置、及び該トランジスタを作る方法も開示されている。
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【課題】
ヒステリシス面積が一定以下に維持される条件のもとでハードマスクを形成することにより、ポリボイドの発生を防止できる半導体メモリ装置のゲート構造を提供すること。
【解決手段】
半導体基板（３０）上に形成されたゲート絶縁膜（３１）と、ゲート絶縁膜（３１）上に形成されたゲート電極（３５）と、ゲート電極（３５）上に形成されたハードマスク（３４）とを備え、ゲート電極（３５）が、ポリシリコン膜（３２）と金属膜（３３）との積層構造を有し、ハードマスク（３４）とゲート電極（３５）との間に生じるストレスのヒステリシス面積が約２×１０^１１℃・Ｎ／ｍ^２（約２×１０^１２℃・ｄｙｎｅ／ｃｍ^２）以下であることを特徴とする。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）

【課題】 ＣＭＯＳロジック部と、用途の異なる複数のＤＲＡＭ部とを同一半導体基板上に混載したＤＲＡＭ混載デバイスにおいて、十分な信号保持特性を確保しながら低消費電力及び高速性能を同時に満足できるようにする。
【解決手段】 動作速度が大きい第１のＤＲＡＭ部１０２を構成するメモリセルの容量を、動作速度が小さい第２のＤＲＡＭ部１０３を構成するメモリセルの容量よりも大きくする。 （もっと読む）

【課題】 炭素含有膜を下部モールド層として利用して、シリンダー型のキャパシタ下部電極を形成する半導体メモリ素子の製造方法を提供する。
【解決手段】 半導体基板上に炭素含有膜を形成し、炭素含有膜上に、炭素含有膜の上面を一部露出させる第１ホールを限定する絶縁膜パターンを形成し、炭素含有膜の露出された部分をドライエッチングして、ストレージノードホールを限定する炭素含有膜パターンを形成し、ストレージノードホール内に下部電極を形成し、ストレージノードホール内に下部電極を覆う誘電膜を形成し、ストレージノードホール内に誘電膜を覆う上部電極を形成する半導体メモリ素子の製造方法。下部モールド層の形成のための炭素含有膜のドライエッチング時、炭素含有膜の等方性エッチング特性を利用して、上部より下部でさらに大きい外径サイズを持つストレージノードホールを形成できる。 （もっと読む）

【課題】
微細化の進展に伴いSRAMにかわる半導体メモリが求められているが、ロジックトランジスタとのプロセス整合性、低コストを両立できる半導体メモリの実現方法が課題である。
【解決手段】
本発明は同一チップ内にロジック部とメモリ部を有する半導体装置において、メモリ部の単位メモリセルは少なくとも２つのトランジスタを有し、上記一つのトランジスタは蓄積電荷の出し入れを行う書込みトランジスタであり、上記他のトランジスタは上記書込みトランジスタによって出し入れされた蓄積電荷量に依存してそのソースドレイン間のコンダクタンスが変化する読出しトランジスタであり、上記読出しトランジスタにロジック部のトランジスタよりも厚いゲート絶縁膜を用いる半導体装置であって、上記読出しトランジスタにロジック部と同じ拡散層構造を用いることを特徴とする。 （もっと読む）

【課題】 シリコンを含むＮ型の導電領域と直接接続される導電パターンの形成時に、Ｎ型の導電領域と接続される部分のコンタクト抵抗の増大を防止し、バリア膜の厚さ増大に伴う導電パターンの寄生容量の増大を防止できる半導体素子の製造方法を提供すること。
【解決手段】 シリコンを含むＮ型の導電領域（２０７）にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域（２１２）を形成する工程と、ＣＶＤ法を用いて高濃度不純物拡散領域（２１２）上にバリア用第１金属膜を蒸着し、高濃度不純物拡散領域（２１２）のシリコンと前記第１金属膜の金属とを反応させて、高濃度不純物拡散領域（２１２）と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び、前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含む。 （もっと読む）

【課題】 コンタクト抵抗が低くかつ良好に粗面化された蓄積電極を形成する。
【解決手段】 不純物濃度の異なる第１，第２のアモルファスシリコン層２，３が積層され、その積層構造の側壁に第３のアモルファスシリコン層４が形成され、第２，第３のアモルファスシリコン層３，４の表面にＨＳＧシリコン膜５が形成されて蓄積電極１が構成される。各層は、その不純物濃度が、第２のアモルファスシリコン層３≦第３のアモルファスシリコン層４＜第１のアモルファスシリコン層２、の関係を満たして形成される。最も高不純物濃度の第１のアモルファスシリコン層２が基板８とコンタクトすることで低抵抗化が図られ、より低不純物濃度の第２，第３のアモルファスシリコン層３，４表面にＨＳＧシリコン膜５が形成されて粗面化が図られる。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）