SRAMメモリセルをFD-SOIトランジスタで構成し、駆動トランジスタを構成するSOIトランジスタの埋め込み酸化膜の下の層の電位を制御して、メモリセルの性能を向上させる。
【課題】
低電源電圧状態でのSRAM回路の性能を向上させる。
【解決手段】
FD-SOIトランジスタを用いて構成されたSRAMメモリセルにおいて、駆動トランジスタのBOX層下のウエル電位を制御することでVthを制御して電流を増加させて、メモリセルの安定動作を可能とする。 （もっと読む）

【課題】更なる微細化を促進できる半導体装置の製造方法を提供すること。
【解決手段】 第１の半導体層１上に、第１半導体層１よりも絶縁化し難い第２半導体層３を形成する工程と、第２半導体層３の上面から第１半導体層１にかけて、第２半導体層３、及び第１半導体層１を露出させる溝７を形成する工程と、溝７から露出する第１半導体層１、及び第２半導体層３を絶縁化し、溝を、絶縁化した第１半導体層９で閉じる工程とを具備する。 （もっと読む）

本発明はゲート型電界効果デバイスに関し、その製法にも関する。一例では、ゲート型電界効果デバイスはソース/ドレーン領域ペアを含み、チャンネル領域をそれらの間に有している。ゲートはソース/ドレーン領域間でチャンネル領域に近接して受領される。ゲートはソース/ドレーン領域間にゲート幅部を有している。ゲート誘電体はチャンネル領域とゲートに近接して受領される。ゲート誘電体は少なくとも２つの異なる領域をゲートの幅部に沿って有している。これら異なる領域はそれぞれ異なる誘電率ｋを有する２つの異質領域を提供するように異なる材料で提供される。 （もっと読む）

本発明は、垂直のソース／ドレイン領域（８８）を囲むゲート線格子（９４）を有する半導体構造（１０）を含む。ある側面では、ソース／ドレイン領域は、ペアで提供され、各ペアのソース／ドレイン領域のうちの１つがディジットライン（１２０、１２２）に延伸し、もう１つのソース／ドレイン領域がキャパシタのようなメモリストレージ素子（１４５）に延伸してＤＲＡＭを形成することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子（１４５）に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに半導体構造を形成する方法を含む。典型的な方法では、第１の材料を含む格子は第２の材料の繰り返し領域を囲むように提供される。その後、前記第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、本発明のうちの少なくとも一部は、垂直のソース／ドレイン領域を囲むゲート線格子を有する半導体構造を含む。ある側面では、ソース／ドレイン領域はペアで提供され、各ペアのソース／ドレイン領域のうちの１つはディジットラインまで延伸し、もう１つのソース／ドレイン領域はキャパシタのようなメモリストレージ素子まで延伸することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに、第１の材料を含む格子が第２の材料の繰り返し領域を囲むように提供される方法を含む。その後、第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、第２の材料のうちの少なくとも一部は垂直のソース／ドレイン領域で置換される。
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本発明は、メモリ・アレイと、メモリ・アレイを形成するために利用することができる方法を含む。ビット線コンタクト位置まで開口を残しながらストレージ・ノード・コンタクト位置を覆うパターン化されたエッチング停止層が、メモリ・アレイの製造期間に使用される。エッチング停止層上及びビット線コンタクト位置上に絶縁材料を形成し、絶縁材料を通ってトレンチが形成される。トレンチ内に導電材料を設け、ビット線コンタクト位置と電気的に接触し且つエッチング停止層によってストレージ・ノード・コンタクト位置から電気的に分離されたビット線相互接続線を形成する。後続の処理において、エッチング停止層を通って、ストレージ・ノード・コンタクト位置まで開口を形成する。次いで、開口内に、ストレージ・ノード・コンタクト位置と電気的に接触するようにメモリ記憶装置を形成する。
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本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
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本発明は、ケイ化物を含む埋込みビット線を有する半導体構造を含む。縦型ＳＧＴ（サラウンド・ゲート・トランジスタ）構造がビット線の上に形成される。ＳＧＴ構造は、ＤＲＡＭデバイスなどのメモリ・デバイスに組み込むことができる。本発明は４Ｆ^２ＤＲＡＭデバイスの形成に利用することができる。
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本発明は、酸化ハフニウム層および酸窒化ハフニウム層用の前駆体としての高濃度の少なくとも１種のハフニウムアルコキシド溶液の使用に関するものである。本発明は特には、ＣＶＤ法またはＡＬＤ法用の酸化ハフニウム層および酸窒化ハフニウム層を製造するための濃度３０〜９０重量％の少なくとも１種のハフニウムアルコキシドの溶液の使用に関するものである。さらに本発明は、コーティング対象物上での酸化ハフニウム層および酸窒化ハフニウム層の製造方法、ならびに３０〜９０重量％の少なくとも１種のハフニウムアルコキシドを含むハフニウムアルコキシド溶液に関するものである。本発明の別の実施形態では、前記化合物において、ハフニウムをジルコニウムに置き換える。 （もっと読む）

本発明は、ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセル、および、その製造方法に関するものである。本発明では、ストレージキャパシタは、ソース領域Ｓまたはドレイン領域Ｄのための少なくとも１つのコンタクトホールにおいて、コンタクトホールキャパシタ（ＫＫ）として形成されている。このような半導体メモリセルは、特にコスト効率よく製造することができ、かつ高集積度を達成できる。
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【課題】セルデザインや工程を不必要に複雑化せずにセルサイズを減少させる。
【解決手段】
チャンネル３０は、組み合わされた第１電極と第１ソース／ドレーンの半導電性上方延長部を含むことができる。メモリーセルは複数のメモリーセルのアレイを含んでおり、第２電極は複数の電極の中の共通電極である。メモリーセルは、第１電極とデジット線との間に直線導電通路を提供することができ、その通路は垂直トランジスターを通過して延びている。 （もっと読む）