集積回路メモリーセル及びその製法
【課題】セルデザインや工程を不必要に複雑化せずにセルサイズを減少させる。
【解決手段】
チャンネル３０は、組み合わされた第１電極と第１ソース／ドレーンの半導電性上方延長部を含むことができる。メモリーセルは複数のメモリーセルのアレイを含んでおり、第２電極は複数の電極の中の共通電極である。メモリーセルは、第１電極とデジット線との間に直線導電通路を提供することができ、その通路は垂直トランジスターを通過して延びている。
【解決手段】
チャンネル３０は、組み合わされた第１電極と第１ソース／ドレーンの半導電性上方延長部を含むことができる。メモリーセルは複数のメモリーセルのアレイを含んでおり、第２電極は複数の電極の中の共通電極である。メモリーセルは、第１電極とデジット線との間に直線導電通路を提供することができ、その通路は垂直トランジスターを通過して延びている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路メモリーセルとメモリーセル製造方法に関する。
【背景技術】
【０００２】
半導体装置の設計と製造では小型化が継続的に求められている。例えば、集積回路メモリー装置で使用されるメモリーセルのサイズを減少させることは有利である。当業技術者であれば、セルサイズを減少させるには多様な形態が存在することを知っている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、通常の形態の弱点は複雑な製造工程が関与する複雑な構造である。また、別な弱点は、セルサイズが減少するにつれてますます問題化する複雑な導電体構造と半導体構造との間のインターフェースサイズと接続性の問題である。
【０００４】
従って、セルデザインと製造法の技術分野では、セルデザインや工程を不必要に複雑化せずにセルサイズを減少させる要求が高まっている。
【課題を解決するための手段】
【０００５】
本発明の１特徴によれば、集積回路メモリーセルは、組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーン、第２キャパシター電極、第１と第２電極間のキャパシター誘電体、及び第１ソース/ドレーン上方でそれを含んだ垂直トランジスターを含んでいる。１例として、第２ソース/ドレーンは、デジット線を垂直トランジスターのトランジスターチャンネルに接続するデジット線インナーコンダクターに含まれるであろう。チャンネルは組み合わされた第１電極と第１ソース/ドレーンの半導体上方延長部を含むであろう。メモリーセルは、第２電極が共通の電極である複数のメモリーセルのアレイに含まれるであろう。メモリーセルは第１電極とデジット線の間に直線導電通路を提供するであろう。導電通路は垂直トランジスターを介して延びる。
【０００６】
本発明の別な特徴によれば、複数の集積回路メモリーセルはバルク半導体基板、基板に埋め込まれた絶縁層、及び基板内の電界絶縁体を含んでいる。電界絶縁体は絶縁層上と基板内で複数の電気絶縁シリコンベースを囲んでいる。複数のシリコン柱は複数のシリコンベースから上方に延び、個別のシリコン柱は組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーンを含んでいる。個々のメモリーセルは複数のメモリーセルと同様に第２キャパシター電極、第１と第２電極間のキャパシター誘電体、及び第１ソース/ドレーン上方でそれらを含んだ垂直トランジスターを含んでいる。
【０００７】
例を挙げれば、基板を通過して絶縁層に至る閉鎖ループトレンチはシリコンベースを提供し、電界絶縁体を含むことができる。シリコン柱はエピタキシャルシリコンを含むことができる。あるいは、シリコン柱はバルクシリコンウェハーのごときバルク半導体基板の一部を含むことができる。個々のセルサイズは１．５Ｆｘ１．５Ｆでよい。Ｆはキャパシターサイズである。トランジスターチャンネルのサイズは第１電極のサイズ以下でよい。
【０００８】
本発明の他の特徴は解説したメモリーセル及び複数のメモリーセルの製法を含む。
【発明を実施するための最良の形態】
【０００９】
本発明の１実施例によれば、集積回路メモリーセルは組み合わされた第１キャパシター電極及び第１トランジスターソース/ドレーンと、第２キャパシター電極と、第１と第２電極間のキャパシター誘電体と、第１ソース/ドレーン上方でそれらを含んだ垂直トランジスターとを含んでいる。例示として、垂直トランジスターは第１ソース/ドレーン上方にトランジスターチャンネル、チャンネル周囲のゲートコンタクター、及びチャンネル上方の第２トランジスターソース/ドレーンを含むことができる。垂直トランジスターでは、トランジスターのソースとドレーン間で従来手段によって決定されるチャンネル長“Ｌ”は、その上でトランジスターが形成されるバルク基板に関して、水平方向ではなく、実質的に垂直方法に方向付けられる。例えば、バルク半導体ウェハーは水平面を提供し、チャンネル長“Ｌ”はウェハー面に関して実質的に垂直に方向付けられる。チャンネル長“Ｌ”はバルク基板に関して垂直に方向付けできるが、“実質的”に垂直という定義内で、４５°まで垂直方向から離脱することもできる。
【００１０】
組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーン上方に垂直トランジスターを提供することの１つの利点は、チャンネルのサイズが第１電極のサイズ以下となることである。このように、メモリーセルサイズはキャパシターサイズで決定できる。例えば、メモリーセルはセルサイズ１．５Ｆｘ１．５Ｆ（２．２５Ｆ２）を有することができる。Ｆはキャパシターサイズである。
【００１１】
説明するメモリーセル構造体が直線導電通路を第１電極とデジット線との間に含むことはさらなる利点を提供する。その通路は垂直トランジスターを通って延びる。直線導電通路はメモリーセルコンポーネントの構造を単純化し、キャパシターとトランジスターの間、あるいはデジット線とソース/ドレーンの間の不十分なインターフェース接触面積の問題及び/又は接続性の問題ごとき問題を解決することができる。そのような装置を製造する方法に関するここでの説明から理解されようが、解説する構造も製造ステップを単純化する。
【００１２】
本発明の様々な特徴による方法と構造は一体的接触を構造の組み合わせで提供し、そのような構造の従来式接触は排除できる。その方法と構造は従来の自動整合接触の提供が典型的に関与する複雑な工程の量を軽減または排除することもできる。
【００１３】
従来の方法は、キャパシターに別体のコンタクトを介してリンクされたソースをそれぞれに有した２つのトランジスターを含み、デジット線にさらに別体のコンタクトを介してリンクされた共通ドレーンを含んだメモリーセルの製造が関与するであろう。メモリーセルサイズの減少はしばしばそのようなコンタクトの接触面積の減少が関与する。従って、従来の方法では、コンタクトは好適には自動整合で、例えば、絶縁材料にトランジスターゲート間でコンタクト開口部を共通ドレーンあるいは２つのソースの一方にまで選択的にエッチング加工することで製造するのが望ましい。スペーサーやキャップのようにトランジスターゲートを保護する材料は、通常は工程中に露出されるが、選択エッチングでは取り除かれないであろう。選択エッチングは小さなエラーにも敏感な複雑な工程である。深いコンタクト開口部を連続的反復デポジットステップで充填することによりコンタクトが形成される。１回のデポジットステップでは深いコンタクトオープニングを充填するには不十分であることが多い。ここで説明するような一体的コンタクトの使用は、従来の自動整合コンタクトの製造で関与する複雑で選択的なエッチングやマルチステップデポジットを低減あるいは排除することができる。
【００１４】
組み合わされた第１電極と第１ソース/ドレーンの解説した特徴はデザインの複雑性を単純化し、インターフェースや接続性の問題にも対処する。第１電極や第１ソース/ドレーンは１つの構造要素に組み合わされるからである。従って、第１電極と第１ソース/ドレーン間の従来のコンタクトプラグや同様な構造は排除が可能である。１例として、組み合わされた電極とソース/ドレーンはエピタキシャルシリコンあるいはバルク半導体基板の一部を含むことができる。よって、第１電極と第１ソース/ドレーン間にはインターフェースは存在しない。エピタキシャルシリコンまたはバルク半導体をキャパシター電極とトランジスターソース/ドレーンとして使用させるために適当な導電性ドーパントが提供できる。
【００１５】
本文中では「半導体基板」とは、半導体ウェハー（単独、あるいは他の材料との組み合わせ）のごときバルク半導体材料及び半導体材料層（単独または他の材料との組み合わせ）を含んだ構造体をいう。用語「基板」とは半導体基板を含んだ全ての支持構造体である。
【００１６】
さらなる利点として、チャンネル上の第２ソース/ドレーンはデジット線インナーコンダクターを含み、別の構造特徴の組み合わせを提供することができる。組み合わされた特徴もメモリーセルの複雑性を低減させ、第２ソース/ドレーンとデジット線インナーコンダクターとの間のインターフェース面積及び/又は接続性に関する問題に対処する。従って、通常のコンタクトプラグあるいはデジット線と第２ソース/ドレーンとの間の類似構造は排除できる。デジット線インナーコンダクターはデジット線をチャンネルに接続し、さらに第２ソース/ドレーンとして機能する。
【００１７】
トランジスターのチャンネルは第１電極と第１ソース/ドレーンを含んだ構造要素と組み合わされることができる。従って、チャンネルは組み合わされた第１電極と第１ソース/ドレーンの半導電性上方延長部でよい。組み合わされた第１電極と第１ソース/ドレーンは導電性にドープした半導電材料で構わず、望む機能を提供できる。チャンネルを提供する上方延長部は、ドープされていないか、組み合わせた第１電極と第１ソース/ドレーンと較べて低濃度の導電性ドーパントを含有した連続的半導電性材料の上方延長部でよい。比較すべきドーパントタイプと濃度は類似した機能の装置に対する従来知識で選択できる。トランジスターインプラントが閾値電圧（Ｖｔ）のごときトランジスター特性をセットするために従来知識を活用して使用できる。
【００１８】
本発明の様々な特徴は組み合わせの第１電極と第１ソース/ドレーンの上方延長部ではないトランジスターチャンネルをも含む。その代わり、チャンネルは組み合わされた電極やソース/ドレーンの材料とは異なる材料を含むことができる。いずれにしろチャンネルは第１ソース/ドレーンと直接的にコンタクトできる。同様に、チャンネルは第２ソース/ドレーンと直接的にコンタクトできる。第２ソース/ドレーンがデジット線インナーコンダクターを含んでいる場合、そのようなインナーコンダクターはチャンネルと直接的にコンタクトできる。チャンネルが第２ソース/ドレーンと直接的にコンタクトしなくとも、チャンネルとインナーコンダクターとの間に電気的接触状態で導電性バリヤーを提供することが望ましいであろう。
【００１９】
第１ソース/ドレーン上のチャンネルと、そのチャンネル上の第２ソース/ドレーンとで、垂直トランジスターのゲートコンダクターは横方向でチャンネルを囲むのが有利である。ゲートコンダクターはチャンネルとほぼ同一の高さである。そのような形状は類似した構造の他のメモリーセル間でゲートコンダクターの単純な延長を可能にし、ワード線を提供する。また、メモリーセルのキャパシター部分の誘電体と第２電極は第１電極を少なくとも横方向で囲むことができる。メモリーセルが複数のメモリーセルのアレイで成るとき、第２電極は複数のメモリーセル間の共通電極であろう。第１電極を横方向に囲むように形成されると、第２電極は他のメモリーセルまで単純に延長されて共通電極を提供する。
【００２０】
図２、図５、図１０及び図１７の平面図でさらに理解されようが、図１２は本発明の様々な特徴の１例である。図１２は１対の電極柱２８、電極層２０、及び各電極柱２８と電極層２０の間の誘電層２４を示す。図１２の構造は第１キャパシター電極、第２キャパシター電極、及びそれらの間のキャパシター誘電体を示す。図１２は各電極柱２８の半導電性上方延長部として形成された各電極柱２８上方のチャンネル領域３０も示す。チャンネル領域３０は垂直トランジスターのチャンネルを形成する。そこで電極柱２８は第１トランジスタソース/ドレーンとしても機能する。
【００２１】
デジット線３８はインナーコンダクター４０上であり、インナーコンダクター４０はチャンネル領域３０上である。インナーコンダクター４０は垂直トランジスターの第２トランジスターソース/ドレーンとしても機能する。チャンネル領域３０は直接的にインナーコンダクター４０と接触する。誘電層２４と電極層２０は横方向で電極柱２８を囲む。コンダクター層３４はチャンネル領域３０を横方向に囲む。加えて、チャンネル３０のサイズは電極柱２８のサイズとほぼ等しい。メモリーセルサイズは１．５Ｆｘ１．５Ｆである。Ｆはキャパシターのサイズ（この形態では、電極層２０を通る開口部２２の対面側壁間）である。有利には、直線導電通路は電極柱２０間で存在し、それぞれのデジット線３８はそれぞれのチャンネル領域３０を通って延びる。
【００２２】
本発明の別な特徴は、組み合わせた第１キャパシター電極と第１トランジスターソース/ドレーン、第１電極に近接した第２キャパシター電極、及び第１と第２電極の間のキャパシター誘電体を有した集積回路メモリーセルを含む。トランジスターチャンネルは第１ソース/ドレーンの真上であり、組み合わされたデジット線インナーコンダクターと第２トランジスターソース/ドレーンはチャンネルの真上である。例示として、メモリーセルはインナーコンダクターの上に電気的に接触したデジット線部分と、第１電極とデジット線の間に第１ソース/ドレーン、チャンネル及び第２ソース/ドレーンを介して直線導電通路をさらに含むことができる。
【００２３】
本発明のさらなる特徴によれば、複数の集積回路メモリーセルはバルク半導体基板、基板に埋め込まれた絶縁層、及び基板内の電界絶縁体を含む。電界絶縁体は複数の電気的に絶縁された絶縁層上のシリコンベースを基板内において囲む。複数のシリコン柱は複数のシリコンベースから上方に延びる。個々の柱は組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーンを提供する。個別メモリーセルはさらに第２キャパシター電極を複数のメモリーセル、第１と第２電極間のキャパシター誘電体、及び第１ソース/ドレーン上でそれを含んだ垂直トランジスター同様に含む。
【００２４】
例示として、基板はバルクシリコンウェハーを含むことができる。メモリーセルはさらに基板から絶縁層までの閉鎖ループトレンチを含むことができる。トレンチはシリコンベースを定義し、電界絶縁体を含むことができる。閉鎖ループトレンチは円形または正方形のような他の形状でよい。図１７は正方形の断面を有したチャンネル領域３０の平面図である。従って、チャンネル領域３０の下の電極柱２８は正方形断面を有することもでき、トレンチ絶縁体１８は正方形の閉鎖ループとしても形成できる。複数の第１電極間の充填材料は主として共通の第２電極を含むことができる。あるいは、複数の電極間の充填材料は主として絶縁材料を共通の第２電極の上に含むことができる。
【００２５】
図１２は本発明の様々な特徴の追加的要素を示す。特に、絶縁層１２が基板１０に埋め込まれている様子を示す。トレンチ絶縁体１８が開口部１６内に充填されている。開口部１６は基板を通過して絶縁層１２に至る閉鎖ループトレンチである。トレンチ絶縁体１８は絶縁層１２上と基板１０内の複数の電気絶縁されたベースを提供する。電極柱２８は複数のシリコンベースから上方に延びる。
【００２６】
図１、図３、図４、図６から図９、図１１及び図１２は図１２のメモリーセルペアの形成に至る工程の一部断面図である。図１でイオン１４が基板１０に撃ち込まれて絶縁層１２を基板１０内に形成する。基板１０はバルク半導体基板でよい。酸素イオンのシリコン基板への撃ち込みは絶縁層１２を二酸化ケイ素のごとき酸化ケイ素層として形成するのに使用できる。他の半導体材料が基板１０に使用でき、他の絶縁材料が絶縁層１２の形成に使用できる。基板１０の最外側表面下の絶縁層１２の深さは、例えば約１０００から約４０００オングストローム程度と浅い。
【００２７】
絶縁層１２の形成後、電界絶縁体が基板１０の絶縁層１２上に形成できる。様々な技術が電界絶縁体の形成に使用できるが、本発明の１特徴では基板１０に閉鎖ループ開口部１６の形成が関与する。開口部１６は基板１０を図３に示すように完全に通過して絶縁層１２にまで延びる。図２は図３の断面図で示される処理された基板の平面図である。開口部１６はベース５２のペアを絶縁層１２上に提供する。絶縁材料をデポジットして余分の絶縁材料を取り除き、図４で示すトレンチ絶縁体１８を形成すると開口部１６が充填される。トレンチ絶縁体１８と絶縁層１２は各ベース５２を電気的に他のベース５２から絶縁する。
【００２８】
図４は基板１０にデポジットされた電極層２０も図示する。開口部２２は電極層２０内に形成され、図５と図６で示すようにコンテナータイプのキャパシター用のコンテナーを提供する。開口部２２を電極層２０を通って形成し、ベース５２を露出させることは有利である。しかし、コンテナータイプのキャパシターは電極層２０を完全に通過して延びなくても開口部２２に形成される。電極層２０は導電的にドープされたポリシリコンでよく、メモリーアレイの共通電極に適した他の材料でも良い。電極層２０の厚みは約１００から約４００オングストロームでよい。
【００２９】
この方法は開口部２２内と開口部２２の側壁上に誘電層２４をデポジットすることを含む。誘電層２４の可能なコンポーネントは窒化ケイ素、酸化アルミ、酸化ハフニウム、酸化タンタル、及びそれらの組み合わせで、約２５から約７５オングストロームの厚さのものである。絶縁層２６は図７で示す形態の水平表面上に従来方法で形成でき、開口部２２の側壁のごとき垂直表面上ではない。絶縁層２６は誘電スペーサーとして機能し、後に形成される部分を誘電層２４の部分から分離する。絶縁層２６の可能なコンポーネントは酸化ケイ素、窒化ケイ素、及びそれらの組み合わせを約２００から約５００オングストロームの厚さで含む。
【００３０】
次に、ベース５２上の開口部２２の底部に形成された誘電層２４と絶縁層２６の少なくとも一部が除去され、ベース５２の少なくとも一部が露出される。図８で示すように、電極柱２８とチャンネル領域３０はベース５２上に接触状態で形成される。電極柱２８はエピタキシャルシリコン成長のごとき成長法で形成できる。導電ドーパントは成長時に提供され、あるいは成長プロセス終了後に提供できる。
【００３１】
成長プロセス使用の１つの利点は、電極柱２８の適した高さの完成後にも成長プロセスが継続でき、電極柱２８の上方延長部が提供され、チャンネル領域３０のための半導体材料が形成されることである。別な利点は、チャンネル領域３０は別々のプロセスで形成できることである。例えば、図面には現れないが、半導体材料のデポジットである。もし、ドーパントが電極柱２８の成長時に提供されれば、そのような導電性ドーパントの提供はチャンネル領域３０の成長時に止められる。ドーパントがチャンネル領域３０の提供のために上方への成長後に提供されると、ドーパントは電極柱２８にチャンネル領域３０下方のある深さにまで埋め込まれる。半導体エピタキシャルシリコンまたはバルク半導体材料は適当な材料をチャンネル３０用に提供する。電極柱２８の１利点はそれがキャパシター電極とトランジスターソース/ドレーンの２機能を果たすことである。チャンネル領域３０は約５００から約１５００オングストロームの厚みを有することができる。
【００３２】
本発明のいくつかの特徴の１利点はキャパシター構造がトランジスター構造に先立って形成できることである。キャパシター構造にはしばしば加熱ステップが関与する。トランジスター構造を形成するときに埋め込まれるドーパントは、キャパシター構造を形成するのに使用される加熱ステップに曝露されるとドリフトする傾向がある。構造が小さくなると、ドーパント濃度とポジションはもっと重要になる。キャパシター構造を処理の始めに形成することで、少なくともいくらかの加熱ステップはトランジスター構造の形成前に提供され、あるいはその構造のドーパント埋め込み前に提供される。多くの従来プロセスでは装置の形態のために、キャパシター構造をトランジスター構造の前に形成することは不可能である。
【００３３】
図９の処理で基板には、絶縁層３２がチャンネル領域３０上に形成されてゲート絶縁体を提供し、コンダクター層３４が絶縁層上に形成されてゲートコンダクターを提供する。従来の方法でも酸化ゲートのごときゲート絶縁体を形成する。導電体層３４の過剰部分は取り除かれ、図１０と図１１で示すワード線のように機能するゲートコンダクターを提供する。図面は絶縁層３２とコンダクター３４がチャンネル領域３０の真上から完全に取り除かれているのを示す。しかし、オプションとして、絶縁層の一部及び/又はコンダクター層３４の一部は、残りの材料がメモリーセルコンポーネントの適正な機能を邪魔しない限り、例えば、電気的にコンポーネントをショートさせない限りチャンネル領域の真上に残ることができる。
【００３４】
図１２で示すように、絶縁層３６は図１１の中間構造上に形成できる。多様な絶縁材料が絶縁層３６に適していよう。ここで、メモリー装置を形成するのに望まれる周辺装置が基板１０の他の領域に構築される。従来方法を使用してそのような周辺装置を形成することができる。その後、集積回路ワイヤリングが形成され、メモリーセル間及びメモリーセルと周辺装置との間に適当な導電接続が提供される。
【００３５】
図１２で示すように、開口部は絶縁層３６に形成され、チャンネル領域３０の一部を露出する。金属含有導電材料がデポジットされ、デジット線３８が絶縁層３６とインナーコンダクター４０上に金属パターン処理され、デジット線３８からチャンネル領域３０に延びる。あるいは、絶縁層３６の追加開口部またはその後に形成される絶縁材料を使用して、デジット線が形成されたところにダマシン処理が実施できる。金属含有導電材料がデポジットされ、平坦化処理されて余剰の導電材料が取り除かれ、デジット線とインナーコンダクターが残される。
【００３６】
選択される材料と実行基準によってはインナーコンダクター４０とチャンネル領域３０の間に導電バリヤ層（図示せず）を形成することが望ましい。適したバリヤ層とは、例えば窒化チタンであり、インナーコンダクター４０とチャンネル領域３０の間のコンタクトインターフェースの安定性を高める。特に、インナーコンダクター４０は組み合わされたデジット線インナーコンダクターと第２トランジスター/ドレーンとしての２機能を果たすことができる。そのように、セルサイズは最小化でき、セル構造及び/又は製造方法は単純化でき、メモリーセル間のインターフェース面積及び/又は接続性の問題が解消するであろう。
【００３７】
図１３から図１５は図１５のメモリーセルの形成に導く製造工程の一部断面図である。図１３において、図１で示すようなイオン１４が深い深度で埋め込まれ、図１３で示す絶縁層１２を提供する。開口部４８を形成するための基板材料の除去は、基板１０から形成された複数の柱５０を提供する。図１４で示す開口部１６を形成するための基板材料の追加的除去は図８で示す同様の構造をベース５２、電極柱２８、及びチャンネル領域３０に提供することができる。様々なメモリーセルの形成に関するこの説明で、当業者であれば図１４の中間構造が図１５の装置の形成に使用できることを理解するであろう。周辺装置の製造と集積回路ワイヤリングの提供は以下で解説する。
【００３８】
特に、図１２で示す複数のメモリーセルのなかに共通第２電極を提供する電極層２０は図１５で示す別形態で使用できる。図１５は別構造を複数のメモリーセルのなかで共通第２電極として機能する電極層４４として示す。しかし、メモリーセルの第１電極間の充填材料は主として絶縁層４２を含んでいる。
【００３９】
誘電層２４の構造アレンジ、誘電スペーサーとして機能する絶縁層２６及びゲート絶縁体として機能する絶縁層３２は図１５と図１２で同様に示されている。それでも、そのような構造アレンジは主として図１２の装置を得るのに使用された方法の結果である。従って、図示はしないが、異なる構造アレンジが図１５で望ましいかも知れない。
【００４０】
例えば、電極柱５０の側壁に形成された誘電層２４はキャパシター誘電体とゲート絶縁体として機能するように側壁全体に沿って延び上がる。従って、図１５で現れる絶縁層４２の真上の誘電層２４と絶縁層３２の部分は存在せずともよい。誘電層２４（ゲート絶縁体として含む）を形成後、電極層４４は図１５のごとく形成され、絶縁層４２が絶縁層２６用に示す高さにまで電極柱５０間に充填される。コンダクター層３４は絶縁層４２上に接触状態で形成される。
【００４１】
別形態は図１６で示される。そこでは図１１の装置に絶縁層４６が電極層２０の下方に形成されている。絶縁層４６は図４で示す電極層２０の形成の直前に基板１０上に形成できる。図６から図９と図１１で示し、ここで説明する連続ステップは図１６の装置を提供するであろう。
【００４２】
本発明の１特徴によれば、メモリーセルの製造方法は、組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーンの形成ステップ、第２キャパシター電極の形成ステップ、及び第１と第２電極間のキャパシター誘電体の形成ステップを含んでいる。本方法は、第１ソース／ドレーン上方でそれを含んだ垂直トランジスターの形成ステップを含んでいる。実施例によると、第２電極の形成ステップは基板上に第２電極層をデポジットするステップ、第２電極層の一部を除去するステップ、及び第２誘電層を貫通する第１開口部を形成して基板を露出させるステップを含むことができる。誘電体の形成ステップは、誘電層を第１開口部内と第１開口部の側壁上方にデポジットするステップ、誘電層の一部を除去するステップ、及び誘電層を貫通する第２開口部を形成して基板を露出させるステップを含むことができる。組み合わされた第１電極と第１ソース／ドレーンを第１及び第２開口部内と誘電体上方に形成することができる。
【００４３】
別実施例では、組み合わされた第１電極と第１ソース／ドレーンは、シリコン基板の一部を除去するステップを含むことができ、除去ステップはシリコン柱を提供する。誘電体の形成ステップは、柱の側壁部上方に誘電層をデポジットするステップを含むことができる。第２電極形成ステップは誘電体上方に第２電極層をデポジットするステップを含むことができる。
【００４４】
垂直トランジスターの形成ステップは、組み合わされた第１電極と第１ソース／ドレーンの最上部を半導電部として残すステップを含むことができ、その半導電性最上部は垂直トランジスターのトランジスターチャンネルを提供する。垂直トランジスターの形成ステップは第１ソース／ドレーン上方にトランジスターチャンネルの形成ステップを含むことができ、チャンネル周囲と第２キャパシター電極上方にゲートコンダクター層を形成し、ゲートコンダクター層を平坦化させる。ゲートコンダクター層の余剰部分は除去することができ、ゲートコンダクター層の残余部分はチャンネルを横方向に包囲するゲートコンダクターを形成する。
【００４５】
本発明の別の特徴によれば、メモリーセル製造方法は、基板上に第２キャパシター電極層を形成するステップ、第２電極層を貫通する開口部を形成するステップ、基板を露出させるステップ、及び開口部の側壁部上方にキャパシター誘電層を形成し、基板を誘電層を通して露出させるステップを含んでいる。組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンは露出基板からエピタキシャルに成長させることができる。本方法は、トランジスターチャンネルを第１ソース／ドレーンの真上に形成するステップと、組み合わされたデジット線インナーコンダクターと第２トランジスターソース／ドレーンをチャンネルの真上に形成するステップを含んでいる。
【００４６】
本発明のさらに別の特徴によれば、複数のメモリーセルの製造方法は、バルク半導体基板内に埋め込まれた絶縁層のイオン埋め込みステップと形成ステップ、及び基板内の電界絶縁体形成ステップを含んでいる。電界絶縁体は絶縁層上方と基板内で複数の電気絶縁シリコンベースを包囲する。本方法は複数のシリコンベースから上方に延伸する複数のシリコン柱の形成ステップを含んでおり、個々の柱は組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンを含んでいる。第２キャパシター電極はデポジットでき、第２電極層の余剰部分は除去され、第２電極が複数のメモリーセルと同様に形成される。キャパシター誘電体は共通の第２電極と複数の第１電極間に形成できる。個々の垂直トランジスターは複数のメモリーセルの個々の第１ソース／ドレーンの上方でそれを含んで形成できる。
【００４７】
実施例によれば、柱の形成ステップは、電界絶縁体と第２電極の形成後に露出シリコンベースからの柱のエピタキシャル成長ステップを含むことができる。あるいは柱の形成ステップは、基板の一部除去ステップを含むことができ、除去ステップはシリコン柱を提供し、その後電界絶縁体を形成する。本方法は複数の第２電極が複数の第１電極間の隙間を埋めるように第２電極の厚みの選択ステップをさらに含むことができる。あるいは本方法は、絶縁材料を第２電極上方と複数の第１電極間にデポジットするステップをさらに含むことができる。第２電極と絶縁材料の厚みは、主に絶縁材料が複数の第１電極間の隙間を埋めるように選択できる。
【００４８】
本発明の他の特徴では、前述のメモリーセルと、マイクロプロセッサに加えてメモリー装置を含むコンピュータシステムを有するメモリー装置を含んでいる。図１６は本発明の特徴の１つによるコンピュータシステム４００の一般例を示す。
【００４９】
コンピュータシステム４００は、モニター４０１またはその他の通信出力装置、キーボード４０２またはその他の通信入力装置、及びマザーボード４０４を含んでいる。マザーボード４０４は、マイクロプロセッサ４０６またはその他のデータ処理ユニット、及び１以上のメモリー装置４０８を搭載することができる。メモリー装置４０８は前述した本発明の多様な特徴を含むことができる。メモリー装置４０８はメモリーセルのアレイを含むことができ、アレイはアドレス回路とカップリングでき、アレイ内の個々のメモリーセルにアクセスできる。さらに、メモリーセルアレイは読み取り回路にカップリングでき、メモリーセルからのデータを読み取ることができる。アドレス及び読み取り回路をメモリー装置４０８とプロセッサ４０６間の情報伝達に利用できる。これを図１９のマザーボード４０４のブロック図に示す。このブロック図では、アドレス回路は４１０で示され、読み取り回路は４１２で示されている。
【００５０】
本発明の特徴によれば、メモリー装置４０８はメモリーモジュールに対応できる。例えば、シングルインラインメモリーモジュール（ＳＩＭＭ）とデュアルインラインメモリーモジュール（ＤＩＭＭ）を本発明の教示を利用する実施に使用できる。メモリー装置を、装置のメモリーセルからの異なる読み取り方法と装置のメモリーセルへの異なる書き込み方法を提供する多様な設計に組み入れることができる。方法の１つはページモードオペレーションである。ＤＲＡＭのページモードオペレーションは、メモリーセルアレイの横列にアクセスし、アレイの異なる縦列にランダムにアクセスする方法によって提供される。横列と縦列の交点に保存されたデータは縦列がアクセスされている間に読み取りと出力ができる。
【００５１】
別タイプの装置は拡張データアウトプット（ＥＤＯ）メモリーであり、メモリーアレイアドレスに保存されたデータを、アドレス縦列が閉じた後に出力として利用可能にする。このメモリーは、メモリー出力データがメモリーバスで利用できる時間を減少させることなく、より短いアクセス信号を利用可能にすることで一部の通信速度を向上させる。その他の装置のタイプには、ＳＤＲＡＭ，ＤＤＲ ＳＤＲＡＭ，ＳＬＤＲＡＭ，ＶＲＡＭ及びダイレクトＲＤＲＡＭ及びＳＲＡＭまたはフラッシュメモリー等が含まれる。
【００５２】
図２０は本発明の例示的電子システム７００の多様な実施例のうちの１つのブロック図を示す。システム７００は、例えばコンピュータシステム、プロセスコントロールシステム、あるいはプロセッサー及び関連メモリーを利用する他のシステムに対応できる。電子システム７００はプロセッサーまたは演算論理ユニット（ＡＬＵ）７０２、コントロールユニット７０４、メモリー装置ユニット７０６及び入力／出力（Ｉ／Ｏ）装置７０８を含む機能要素を有する。一般的に、電子システム７００は、プロセッサー７０２と、プロセッサー７０２、メモリー装置ユニット７０６及びＩ／Ｏ装置７０８の間の他の相互作用によってデータ上で実行される操作を指定する固有セットの命令を有するであろう。コントロールユニット７０４は、プロセッサー７０２、メモリー装置７０６及びＩ／Ｏ装置７０８の全操作を、メモリー装置７０６から命令を取得させる操作セットを継続的に反復して調整する。多様な実施例では、メモリー装置７０６は、ランダムアクセスメモリー（ＲＡＭ）装置、読み出し専用メモリー（ＲＯＭ）装置、及びフロッピー（登録商標）ディスクドライブ並びにコンパクトディスクＣＤ−ＲＯＭドライブ等の周辺機器を含む。当業者なら本明細書の説明から本発明の多様な特徴により、説明したどの電気構成要素もＤＲＡＭセルを含むように製造可能であることを直ちに理解できるだろう。
【００５３】
図２１は例示的電子システム８００の多様な実施例のうちの１つを示すブロック図である。システム８００は、メモリーセル８０４のアレイを有するメモリー装置８０２、アドレスデコーダー８０６、ローアクセス回路８０８、コラムアクセス回路８１０、操作制御用読み書き制御回路８１２、及び入力／出力回路８１４を含む。メモリー装置８０２は、電力回路８１６及びメモリーセルが低閾値導電状態または高閾値非導電状態にあるかを決定するための電流センサー等のセンサー８２０をさらに含んでいる。図示の電力回路８１６は、電力供給回路８８０、基準電圧を提供するための回路８８２、第１ワードラインにパルスを提供する回路８８４、第２ワードラインにパルスを提供する回路８８６、及びビットラインにパルスを提供する回路８８８を含んでいる。システム８００はプロセッサー８８２またはメモリーアクセスのためのメモリーコントローラーも含んでいる。
【００５４】
メモリー装置８０２は、プロセッサー８２２からの制御信号８２４を配線または金属線で受領する。メモリー装置８０２はＩ／Ｏ線を介してアクセスされるデータを保存するために使用される。当業者なら、追加の回路と制御信号を提供することができ、メモリー装置８０２は本発明の特徴を説明するために簡素化されていることを理解しよう。プロセッサー８２２及び／又はメモリー装置８０２は、キャパシター構造を前述のタイプのメモリー装置に含むことができる。
【００５５】
本発明の説明した様々なシステムは、本発明の回路及び構造の多様な利用についての一般的な説明であり、本発明の特徴によるメモリーセルを使用する電子システムの全ての要素や特徴を完全に説明したものではない。当業者なら本発明の多様な電子システムを、プロセッサーとメモリー装置との間の通信時間を短縮するよう、シングルパッケージプロセスユニットあるいは１個の半導体チップ上で製造できることは理解するであろう。
【００５６】
メモリーセルの利用は、メモリーモジュール、装置ドライバー、電力モジュール、通信モデム、プロセッサーモジュール及びアプリケーション特化モジュールで使用する電子システムを含むことができ、多層の多チップモジュールを含んでもよい。このような回路はさらに、時計、テレビ、携帯電話、パソコン、自動車、産業制御システム、飛行機等の多様な電子システムのサブコンポーネントであることができる。
【００５７】
本発明の構造及び特徴について説明した。前述の手段は本発明を実現するための好適実施例を含むものであって、本発明は前述の特徴に制限されない。本発明の範囲は添付の請求の範囲に含まれるあらゆる形態またはそれらの変形である。
【図面の簡単な説明】
【００５８】
【図１】図１は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図２】図２は図３の断面図で示される処理済み基板の平面図である。
【図３】図３は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図４】図４は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図５】図５は図６の断面図で示される処理済み基板の平面図である。
【図６−９】図６から図９は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図１０】図１０は図１１の断面図で示される処理済み基板の平面図である。
【図１１】図１１は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図１２】図１２は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図１３−１５】図１３から図１５は本発明の別の特徴により基板上に形成された図１５のメモリーセルの製造に導く連続的製造工程を示す一部断面図である。
【図１６】図１６は本発明の別な特徴により基板上に形成されたメモリーセルの一部断面図である。
【図１７】図１７は図１０の平面図で示す基板の別例の構造を有した図１１の断面図で示す処理済み基板の平面図である。
【技術分野】
【０００１】
本発明は集積回路メモリーセルとメモリーセル製造方法に関する。
【背景技術】
【０００２】
半導体装置の設計と製造では小型化が継続的に求められている。例えば、集積回路メモリー装置で使用されるメモリーセルのサイズを減少させることは有利である。当業技術者であれば、セルサイズを減少させるには多様な形態が存在することを知っている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、通常の形態の弱点は複雑な製造工程が関与する複雑な構造である。また、別な弱点は、セルサイズが減少するにつれてますます問題化する複雑な導電体構造と半導体構造との間のインターフェースサイズと接続性の問題である。
【０００４】
従って、セルデザインと製造法の技術分野では、セルデザインや工程を不必要に複雑化せずにセルサイズを減少させる要求が高まっている。
【課題を解決するための手段】
【０００５】
本発明の１特徴によれば、集積回路メモリーセルは、組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーン、第２キャパシター電極、第１と第２電極間のキャパシター誘電体、及び第１ソース/ドレーン上方でそれを含んだ垂直トランジスターを含んでいる。１例として、第２ソース/ドレーンは、デジット線を垂直トランジスターのトランジスターチャンネルに接続するデジット線インナーコンダクターに含まれるであろう。チャンネルは組み合わされた第１電極と第１ソース/ドレーンの半導体上方延長部を含むであろう。メモリーセルは、第２電極が共通の電極である複数のメモリーセルのアレイに含まれるであろう。メモリーセルは第１電極とデジット線の間に直線導電通路を提供するであろう。導電通路は垂直トランジスターを介して延びる。
【０００６】
本発明の別な特徴によれば、複数の集積回路メモリーセルはバルク半導体基板、基板に埋め込まれた絶縁層、及び基板内の電界絶縁体を含んでいる。電界絶縁体は絶縁層上と基板内で複数の電気絶縁シリコンベースを囲んでいる。複数のシリコン柱は複数のシリコンベースから上方に延び、個別のシリコン柱は組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーンを含んでいる。個々のメモリーセルは複数のメモリーセルと同様に第２キャパシター電極、第１と第２電極間のキャパシター誘電体、及び第１ソース/ドレーン上方でそれらを含んだ垂直トランジスターを含んでいる。
【０００７】
例を挙げれば、基板を通過して絶縁層に至る閉鎖ループトレンチはシリコンベースを提供し、電界絶縁体を含むことができる。シリコン柱はエピタキシャルシリコンを含むことができる。あるいは、シリコン柱はバルクシリコンウェハーのごときバルク半導体基板の一部を含むことができる。個々のセルサイズは１．５Ｆｘ１．５Ｆでよい。Ｆはキャパシターサイズである。トランジスターチャンネルのサイズは第１電極のサイズ以下でよい。
【０００８】
本発明の他の特徴は解説したメモリーセル及び複数のメモリーセルの製法を含む。
【発明を実施するための最良の形態】
【０００９】
本発明の１実施例によれば、集積回路メモリーセルは組み合わされた第１キャパシター電極及び第１トランジスターソース/ドレーンと、第２キャパシター電極と、第１と第２電極間のキャパシター誘電体と、第１ソース/ドレーン上方でそれらを含んだ垂直トランジスターとを含んでいる。例示として、垂直トランジスターは第１ソース/ドレーン上方にトランジスターチャンネル、チャンネル周囲のゲートコンタクター、及びチャンネル上方の第２トランジスターソース/ドレーンを含むことができる。垂直トランジスターでは、トランジスターのソースとドレーン間で従来手段によって決定されるチャンネル長“Ｌ”は、その上でトランジスターが形成されるバルク基板に関して、水平方向ではなく、実質的に垂直方法に方向付けられる。例えば、バルク半導体ウェハーは水平面を提供し、チャンネル長“Ｌ”はウェハー面に関して実質的に垂直に方向付けられる。チャンネル長“Ｌ”はバルク基板に関して垂直に方向付けできるが、“実質的”に垂直という定義内で、４５°まで垂直方向から離脱することもできる。
【００１０】
組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーン上方に垂直トランジスターを提供することの１つの利点は、チャンネルのサイズが第１電極のサイズ以下となることである。このように、メモリーセルサイズはキャパシターサイズで決定できる。例えば、メモリーセルはセルサイズ１．５Ｆｘ１．５Ｆ（２．２５Ｆ２）を有することができる。Ｆはキャパシターサイズである。
【００１１】
説明するメモリーセル構造体が直線導電通路を第１電極とデジット線との間に含むことはさらなる利点を提供する。その通路は垂直トランジスターを通って延びる。直線導電通路はメモリーセルコンポーネントの構造を単純化し、キャパシターとトランジスターの間、あるいはデジット線とソース/ドレーンの間の不十分なインターフェース接触面積の問題及び/又は接続性の問題ごとき問題を解決することができる。そのような装置を製造する方法に関するここでの説明から理解されようが、解説する構造も製造ステップを単純化する。
【００１２】
本発明の様々な特徴による方法と構造は一体的接触を構造の組み合わせで提供し、そのような構造の従来式接触は排除できる。その方法と構造は従来の自動整合接触の提供が典型的に関与する複雑な工程の量を軽減または排除することもできる。
【００１３】
従来の方法は、キャパシターに別体のコンタクトを介してリンクされたソースをそれぞれに有した２つのトランジスターを含み、デジット線にさらに別体のコンタクトを介してリンクされた共通ドレーンを含んだメモリーセルの製造が関与するであろう。メモリーセルサイズの減少はしばしばそのようなコンタクトの接触面積の減少が関与する。従って、従来の方法では、コンタクトは好適には自動整合で、例えば、絶縁材料にトランジスターゲート間でコンタクト開口部を共通ドレーンあるいは２つのソースの一方にまで選択的にエッチング加工することで製造するのが望ましい。スペーサーやキャップのようにトランジスターゲートを保護する材料は、通常は工程中に露出されるが、選択エッチングでは取り除かれないであろう。選択エッチングは小さなエラーにも敏感な複雑な工程である。深いコンタクト開口部を連続的反復デポジットステップで充填することによりコンタクトが形成される。１回のデポジットステップでは深いコンタクトオープニングを充填するには不十分であることが多い。ここで説明するような一体的コンタクトの使用は、従来の自動整合コンタクトの製造で関与する複雑で選択的なエッチングやマルチステップデポジットを低減あるいは排除することができる。
【００１４】
組み合わされた第１電極と第１ソース/ドレーンの解説した特徴はデザインの複雑性を単純化し、インターフェースや接続性の問題にも対処する。第１電極や第１ソース/ドレーンは１つの構造要素に組み合わされるからである。従って、第１電極と第１ソース/ドレーン間の従来のコンタクトプラグや同様な構造は排除が可能である。１例として、組み合わされた電極とソース/ドレーンはエピタキシャルシリコンあるいはバルク半導体基板の一部を含むことができる。よって、第１電極と第１ソース/ドレーン間にはインターフェースは存在しない。エピタキシャルシリコンまたはバルク半導体をキャパシター電極とトランジスターソース/ドレーンとして使用させるために適当な導電性ドーパントが提供できる。
【００１５】
本文中では「半導体基板」とは、半導体ウェハー（単独、あるいは他の材料との組み合わせ）のごときバルク半導体材料及び半導体材料層（単独または他の材料との組み合わせ）を含んだ構造体をいう。用語「基板」とは半導体基板を含んだ全ての支持構造体である。
【００１６】
さらなる利点として、チャンネル上の第２ソース/ドレーンはデジット線インナーコンダクターを含み、別の構造特徴の組み合わせを提供することができる。組み合わされた特徴もメモリーセルの複雑性を低減させ、第２ソース/ドレーンとデジット線インナーコンダクターとの間のインターフェース面積及び/又は接続性に関する問題に対処する。従って、通常のコンタクトプラグあるいはデジット線と第２ソース/ドレーンとの間の類似構造は排除できる。デジット線インナーコンダクターはデジット線をチャンネルに接続し、さらに第２ソース/ドレーンとして機能する。
【００１７】
トランジスターのチャンネルは第１電極と第１ソース/ドレーンを含んだ構造要素と組み合わされることができる。従って、チャンネルは組み合わされた第１電極と第１ソース/ドレーンの半導電性上方延長部でよい。組み合わされた第１電極と第１ソース/ドレーンは導電性にドープした半導電材料で構わず、望む機能を提供できる。チャンネルを提供する上方延長部は、ドープされていないか、組み合わせた第１電極と第１ソース/ドレーンと較べて低濃度の導電性ドーパントを含有した連続的半導電性材料の上方延長部でよい。比較すべきドーパントタイプと濃度は類似した機能の装置に対する従来知識で選択できる。トランジスターインプラントが閾値電圧（Ｖｔ）のごときトランジスター特性をセットするために従来知識を活用して使用できる。
【００１８】
本発明の様々な特徴は組み合わせの第１電極と第１ソース/ドレーンの上方延長部ではないトランジスターチャンネルをも含む。その代わり、チャンネルは組み合わされた電極やソース/ドレーンの材料とは異なる材料を含むことができる。いずれにしろチャンネルは第１ソース/ドレーンと直接的にコンタクトできる。同様に、チャンネルは第２ソース/ドレーンと直接的にコンタクトできる。第２ソース/ドレーンがデジット線インナーコンダクターを含んでいる場合、そのようなインナーコンダクターはチャンネルと直接的にコンタクトできる。チャンネルが第２ソース/ドレーンと直接的にコンタクトしなくとも、チャンネルとインナーコンダクターとの間に電気的接触状態で導電性バリヤーを提供することが望ましいであろう。
【００１９】
第１ソース/ドレーン上のチャンネルと、そのチャンネル上の第２ソース/ドレーンとで、垂直トランジスターのゲートコンダクターは横方向でチャンネルを囲むのが有利である。ゲートコンダクターはチャンネルとほぼ同一の高さである。そのような形状は類似した構造の他のメモリーセル間でゲートコンダクターの単純な延長を可能にし、ワード線を提供する。また、メモリーセルのキャパシター部分の誘電体と第２電極は第１電極を少なくとも横方向で囲むことができる。メモリーセルが複数のメモリーセルのアレイで成るとき、第２電極は複数のメモリーセル間の共通電極であろう。第１電極を横方向に囲むように形成されると、第２電極は他のメモリーセルまで単純に延長されて共通電極を提供する。
【００２０】
図２、図５、図１０及び図１７の平面図でさらに理解されようが、図１２は本発明の様々な特徴の１例である。図１２は１対の電極柱２８、電極層２０、及び各電極柱２８と電極層２０の間の誘電層２４を示す。図１２の構造は第１キャパシター電極、第２キャパシター電極、及びそれらの間のキャパシター誘電体を示す。図１２は各電極柱２８の半導電性上方延長部として形成された各電極柱２８上方のチャンネル領域３０も示す。チャンネル領域３０は垂直トランジスターのチャンネルを形成する。そこで電極柱２８は第１トランジスタソース/ドレーンとしても機能する。
【００２１】
デジット線３８はインナーコンダクター４０上であり、インナーコンダクター４０はチャンネル領域３０上である。インナーコンダクター４０は垂直トランジスターの第２トランジスターソース/ドレーンとしても機能する。チャンネル領域３０は直接的にインナーコンダクター４０と接触する。誘電層２４と電極層２０は横方向で電極柱２８を囲む。コンダクター層３４はチャンネル領域３０を横方向に囲む。加えて、チャンネル３０のサイズは電極柱２８のサイズとほぼ等しい。メモリーセルサイズは１．５Ｆｘ１．５Ｆである。Ｆはキャパシターのサイズ（この形態では、電極層２０を通る開口部２２の対面側壁間）である。有利には、直線導電通路は電極柱２０間で存在し、それぞれのデジット線３８はそれぞれのチャンネル領域３０を通って延びる。
【００２２】
本発明の別な特徴は、組み合わせた第１キャパシター電極と第１トランジスターソース/ドレーン、第１電極に近接した第２キャパシター電極、及び第１と第２電極の間のキャパシター誘電体を有した集積回路メモリーセルを含む。トランジスターチャンネルは第１ソース/ドレーンの真上であり、組み合わされたデジット線インナーコンダクターと第２トランジスターソース/ドレーンはチャンネルの真上である。例示として、メモリーセルはインナーコンダクターの上に電気的に接触したデジット線部分と、第１電極とデジット線の間に第１ソース/ドレーン、チャンネル及び第２ソース/ドレーンを介して直線導電通路をさらに含むことができる。
【００２３】
本発明のさらなる特徴によれば、複数の集積回路メモリーセルはバルク半導体基板、基板に埋め込まれた絶縁層、及び基板内の電界絶縁体を含む。電界絶縁体は複数の電気的に絶縁された絶縁層上のシリコンベースを基板内において囲む。複数のシリコン柱は複数のシリコンベースから上方に延びる。個々の柱は組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーンを提供する。個別メモリーセルはさらに第２キャパシター電極を複数のメモリーセル、第１と第２電極間のキャパシター誘電体、及び第１ソース/ドレーン上でそれを含んだ垂直トランジスター同様に含む。
【００２４】
例示として、基板はバルクシリコンウェハーを含むことができる。メモリーセルはさらに基板から絶縁層までの閉鎖ループトレンチを含むことができる。トレンチはシリコンベースを定義し、電界絶縁体を含むことができる。閉鎖ループトレンチは円形または正方形のような他の形状でよい。図１７は正方形の断面を有したチャンネル領域３０の平面図である。従って、チャンネル領域３０の下の電極柱２８は正方形断面を有することもでき、トレンチ絶縁体１８は正方形の閉鎖ループとしても形成できる。複数の第１電極間の充填材料は主として共通の第２電極を含むことができる。あるいは、複数の電極間の充填材料は主として絶縁材料を共通の第２電極の上に含むことができる。
【００２５】
図１２は本発明の様々な特徴の追加的要素を示す。特に、絶縁層１２が基板１０に埋め込まれている様子を示す。トレンチ絶縁体１８が開口部１６内に充填されている。開口部１６は基板を通過して絶縁層１２に至る閉鎖ループトレンチである。トレンチ絶縁体１８は絶縁層１２上と基板１０内の複数の電気絶縁されたベースを提供する。電極柱２８は複数のシリコンベースから上方に延びる。
【００２６】
図１、図３、図４、図６から図９、図１１及び図１２は図１２のメモリーセルペアの形成に至る工程の一部断面図である。図１でイオン１４が基板１０に撃ち込まれて絶縁層１２を基板１０内に形成する。基板１０はバルク半導体基板でよい。酸素イオンのシリコン基板への撃ち込みは絶縁層１２を二酸化ケイ素のごとき酸化ケイ素層として形成するのに使用できる。他の半導体材料が基板１０に使用でき、他の絶縁材料が絶縁層１２の形成に使用できる。基板１０の最外側表面下の絶縁層１２の深さは、例えば約１０００から約４０００オングストローム程度と浅い。
【００２７】
絶縁層１２の形成後、電界絶縁体が基板１０の絶縁層１２上に形成できる。様々な技術が電界絶縁体の形成に使用できるが、本発明の１特徴では基板１０に閉鎖ループ開口部１６の形成が関与する。開口部１６は基板１０を図３に示すように完全に通過して絶縁層１２にまで延びる。図２は図３の断面図で示される処理された基板の平面図である。開口部１６はベース５２のペアを絶縁層１２上に提供する。絶縁材料をデポジットして余分の絶縁材料を取り除き、図４で示すトレンチ絶縁体１８を形成すると開口部１６が充填される。トレンチ絶縁体１８と絶縁層１２は各ベース５２を電気的に他のベース５２から絶縁する。
【００２８】
図４は基板１０にデポジットされた電極層２０も図示する。開口部２２は電極層２０内に形成され、図５と図６で示すようにコンテナータイプのキャパシター用のコンテナーを提供する。開口部２２を電極層２０を通って形成し、ベース５２を露出させることは有利である。しかし、コンテナータイプのキャパシターは電極層２０を完全に通過して延びなくても開口部２２に形成される。電極層２０は導電的にドープされたポリシリコンでよく、メモリーアレイの共通電極に適した他の材料でも良い。電極層２０の厚みは約１００から約４００オングストロームでよい。
【００２９】
この方法は開口部２２内と開口部２２の側壁上に誘電層２４をデポジットすることを含む。誘電層２４の可能なコンポーネントは窒化ケイ素、酸化アルミ、酸化ハフニウム、酸化タンタル、及びそれらの組み合わせで、約２５から約７５オングストロームの厚さのものである。絶縁層２６は図７で示す形態の水平表面上に従来方法で形成でき、開口部２２の側壁のごとき垂直表面上ではない。絶縁層２６は誘電スペーサーとして機能し、後に形成される部分を誘電層２４の部分から分離する。絶縁層２６の可能なコンポーネントは酸化ケイ素、窒化ケイ素、及びそれらの組み合わせを約２００から約５００オングストロームの厚さで含む。
【００３０】
次に、ベース５２上の開口部２２の底部に形成された誘電層２４と絶縁層２６の少なくとも一部が除去され、ベース５２の少なくとも一部が露出される。図８で示すように、電極柱２８とチャンネル領域３０はベース５２上に接触状態で形成される。電極柱２８はエピタキシャルシリコン成長のごとき成長法で形成できる。導電ドーパントは成長時に提供され、あるいは成長プロセス終了後に提供できる。
【００３１】
成長プロセス使用の１つの利点は、電極柱２８の適した高さの完成後にも成長プロセスが継続でき、電極柱２８の上方延長部が提供され、チャンネル領域３０のための半導体材料が形成されることである。別な利点は、チャンネル領域３０は別々のプロセスで形成できることである。例えば、図面には現れないが、半導体材料のデポジットである。もし、ドーパントが電極柱２８の成長時に提供されれば、そのような導電性ドーパントの提供はチャンネル領域３０の成長時に止められる。ドーパントがチャンネル領域３０の提供のために上方への成長後に提供されると、ドーパントは電極柱２８にチャンネル領域３０下方のある深さにまで埋め込まれる。半導体エピタキシャルシリコンまたはバルク半導体材料は適当な材料をチャンネル３０用に提供する。電極柱２８の１利点はそれがキャパシター電極とトランジスターソース/ドレーンの２機能を果たすことである。チャンネル領域３０は約５００から約１５００オングストロームの厚みを有することができる。
【００３２】
本発明のいくつかの特徴の１利点はキャパシター構造がトランジスター構造に先立って形成できることである。キャパシター構造にはしばしば加熱ステップが関与する。トランジスター構造を形成するときに埋め込まれるドーパントは、キャパシター構造を形成するのに使用される加熱ステップに曝露されるとドリフトする傾向がある。構造が小さくなると、ドーパント濃度とポジションはもっと重要になる。キャパシター構造を処理の始めに形成することで、少なくともいくらかの加熱ステップはトランジスター構造の形成前に提供され、あるいはその構造のドーパント埋め込み前に提供される。多くの従来プロセスでは装置の形態のために、キャパシター構造をトランジスター構造の前に形成することは不可能である。
【００３３】
図９の処理で基板には、絶縁層３２がチャンネル領域３０上に形成されてゲート絶縁体を提供し、コンダクター層３４が絶縁層上に形成されてゲートコンダクターを提供する。従来の方法でも酸化ゲートのごときゲート絶縁体を形成する。導電体層３４の過剰部分は取り除かれ、図１０と図１１で示すワード線のように機能するゲートコンダクターを提供する。図面は絶縁層３２とコンダクター３４がチャンネル領域３０の真上から完全に取り除かれているのを示す。しかし、オプションとして、絶縁層の一部及び/又はコンダクター層３４の一部は、残りの材料がメモリーセルコンポーネントの適正な機能を邪魔しない限り、例えば、電気的にコンポーネントをショートさせない限りチャンネル領域の真上に残ることができる。
【００３４】
図１２で示すように、絶縁層３６は図１１の中間構造上に形成できる。多様な絶縁材料が絶縁層３６に適していよう。ここで、メモリー装置を形成するのに望まれる周辺装置が基板１０の他の領域に構築される。従来方法を使用してそのような周辺装置を形成することができる。その後、集積回路ワイヤリングが形成され、メモリーセル間及びメモリーセルと周辺装置との間に適当な導電接続が提供される。
【００３５】
図１２で示すように、開口部は絶縁層３６に形成され、チャンネル領域３０の一部を露出する。金属含有導電材料がデポジットされ、デジット線３８が絶縁層３６とインナーコンダクター４０上に金属パターン処理され、デジット線３８からチャンネル領域３０に延びる。あるいは、絶縁層３６の追加開口部またはその後に形成される絶縁材料を使用して、デジット線が形成されたところにダマシン処理が実施できる。金属含有導電材料がデポジットされ、平坦化処理されて余剰の導電材料が取り除かれ、デジット線とインナーコンダクターが残される。
【００３６】
選択される材料と実行基準によってはインナーコンダクター４０とチャンネル領域３０の間に導電バリヤ層（図示せず）を形成することが望ましい。適したバリヤ層とは、例えば窒化チタンであり、インナーコンダクター４０とチャンネル領域３０の間のコンタクトインターフェースの安定性を高める。特に、インナーコンダクター４０は組み合わされたデジット線インナーコンダクターと第２トランジスター/ドレーンとしての２機能を果たすことができる。そのように、セルサイズは最小化でき、セル構造及び/又は製造方法は単純化でき、メモリーセル間のインターフェース面積及び/又は接続性の問題が解消するであろう。
【００３７】
図１３から図１５は図１５のメモリーセルの形成に導く製造工程の一部断面図である。図１３において、図１で示すようなイオン１４が深い深度で埋め込まれ、図１３で示す絶縁層１２を提供する。開口部４８を形成するための基板材料の除去は、基板１０から形成された複数の柱５０を提供する。図１４で示す開口部１６を形成するための基板材料の追加的除去は図８で示す同様の構造をベース５２、電極柱２８、及びチャンネル領域３０に提供することができる。様々なメモリーセルの形成に関するこの説明で、当業者であれば図１４の中間構造が図１５の装置の形成に使用できることを理解するであろう。周辺装置の製造と集積回路ワイヤリングの提供は以下で解説する。
【００３８】
特に、図１２で示す複数のメモリーセルのなかに共通第２電極を提供する電極層２０は図１５で示す別形態で使用できる。図１５は別構造を複数のメモリーセルのなかで共通第２電極として機能する電極層４４として示す。しかし、メモリーセルの第１電極間の充填材料は主として絶縁層４２を含んでいる。
【００３９】
誘電層２４の構造アレンジ、誘電スペーサーとして機能する絶縁層２６及びゲート絶縁体として機能する絶縁層３２は図１５と図１２で同様に示されている。それでも、そのような構造アレンジは主として図１２の装置を得るのに使用された方法の結果である。従って、図示はしないが、異なる構造アレンジが図１５で望ましいかも知れない。
【００４０】
例えば、電極柱５０の側壁に形成された誘電層２４はキャパシター誘電体とゲート絶縁体として機能するように側壁全体に沿って延び上がる。従って、図１５で現れる絶縁層４２の真上の誘電層２４と絶縁層３２の部分は存在せずともよい。誘電層２４（ゲート絶縁体として含む）を形成後、電極層４４は図１５のごとく形成され、絶縁層４２が絶縁層２６用に示す高さにまで電極柱５０間に充填される。コンダクター層３４は絶縁層４２上に接触状態で形成される。
【００４１】
別形態は図１６で示される。そこでは図１１の装置に絶縁層４６が電極層２０の下方に形成されている。絶縁層４６は図４で示す電極層２０の形成の直前に基板１０上に形成できる。図６から図９と図１１で示し、ここで説明する連続ステップは図１６の装置を提供するであろう。
【００４２】
本発明の１特徴によれば、メモリーセルの製造方法は、組み合わされた第１キャパシター電極と第１トランジスターソース/ドレーンの形成ステップ、第２キャパシター電極の形成ステップ、及び第１と第２電極間のキャパシター誘電体の形成ステップを含んでいる。本方法は、第１ソース／ドレーン上方でそれを含んだ垂直トランジスターの形成ステップを含んでいる。実施例によると、第２電極の形成ステップは基板上に第２電極層をデポジットするステップ、第２電極層の一部を除去するステップ、及び第２誘電層を貫通する第１開口部を形成して基板を露出させるステップを含むことができる。誘電体の形成ステップは、誘電層を第１開口部内と第１開口部の側壁上方にデポジットするステップ、誘電層の一部を除去するステップ、及び誘電層を貫通する第２開口部を形成して基板を露出させるステップを含むことができる。組み合わされた第１電極と第１ソース／ドレーンを第１及び第２開口部内と誘電体上方に形成することができる。
【００４３】
別実施例では、組み合わされた第１電極と第１ソース／ドレーンは、シリコン基板の一部を除去するステップを含むことができ、除去ステップはシリコン柱を提供する。誘電体の形成ステップは、柱の側壁部上方に誘電層をデポジットするステップを含むことができる。第２電極形成ステップは誘電体上方に第２電極層をデポジットするステップを含むことができる。
【００４４】
垂直トランジスターの形成ステップは、組み合わされた第１電極と第１ソース／ドレーンの最上部を半導電部として残すステップを含むことができ、その半導電性最上部は垂直トランジスターのトランジスターチャンネルを提供する。垂直トランジスターの形成ステップは第１ソース／ドレーン上方にトランジスターチャンネルの形成ステップを含むことができ、チャンネル周囲と第２キャパシター電極上方にゲートコンダクター層を形成し、ゲートコンダクター層を平坦化させる。ゲートコンダクター層の余剰部分は除去することができ、ゲートコンダクター層の残余部分はチャンネルを横方向に包囲するゲートコンダクターを形成する。
【００４５】
本発明の別の特徴によれば、メモリーセル製造方法は、基板上に第２キャパシター電極層を形成するステップ、第２電極層を貫通する開口部を形成するステップ、基板を露出させるステップ、及び開口部の側壁部上方にキャパシター誘電層を形成し、基板を誘電層を通して露出させるステップを含んでいる。組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンは露出基板からエピタキシャルに成長させることができる。本方法は、トランジスターチャンネルを第１ソース／ドレーンの真上に形成するステップと、組み合わされたデジット線インナーコンダクターと第２トランジスターソース／ドレーンをチャンネルの真上に形成するステップを含んでいる。
【００４６】
本発明のさらに別の特徴によれば、複数のメモリーセルの製造方法は、バルク半導体基板内に埋め込まれた絶縁層のイオン埋め込みステップと形成ステップ、及び基板内の電界絶縁体形成ステップを含んでいる。電界絶縁体は絶縁層上方と基板内で複数の電気絶縁シリコンベースを包囲する。本方法は複数のシリコンベースから上方に延伸する複数のシリコン柱の形成ステップを含んでおり、個々の柱は組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンを含んでいる。第２キャパシター電極はデポジットでき、第２電極層の余剰部分は除去され、第２電極が複数のメモリーセルと同様に形成される。キャパシター誘電体は共通の第２電極と複数の第１電極間に形成できる。個々の垂直トランジスターは複数のメモリーセルの個々の第１ソース／ドレーンの上方でそれを含んで形成できる。
【００４７】
実施例によれば、柱の形成ステップは、電界絶縁体と第２電極の形成後に露出シリコンベースからの柱のエピタキシャル成長ステップを含むことができる。あるいは柱の形成ステップは、基板の一部除去ステップを含むことができ、除去ステップはシリコン柱を提供し、その後電界絶縁体を形成する。本方法は複数の第２電極が複数の第１電極間の隙間を埋めるように第２電極の厚みの選択ステップをさらに含むことができる。あるいは本方法は、絶縁材料を第２電極上方と複数の第１電極間にデポジットするステップをさらに含むことができる。第２電極と絶縁材料の厚みは、主に絶縁材料が複数の第１電極間の隙間を埋めるように選択できる。
【００４８】
本発明の他の特徴では、前述のメモリーセルと、マイクロプロセッサに加えてメモリー装置を含むコンピュータシステムを有するメモリー装置を含んでいる。図１６は本発明の特徴の１つによるコンピュータシステム４００の一般例を示す。
【００４９】
コンピュータシステム４００は、モニター４０１またはその他の通信出力装置、キーボード４０２またはその他の通信入力装置、及びマザーボード４０４を含んでいる。マザーボード４０４は、マイクロプロセッサ４０６またはその他のデータ処理ユニット、及び１以上のメモリー装置４０８を搭載することができる。メモリー装置４０８は前述した本発明の多様な特徴を含むことができる。メモリー装置４０８はメモリーセルのアレイを含むことができ、アレイはアドレス回路とカップリングでき、アレイ内の個々のメモリーセルにアクセスできる。さらに、メモリーセルアレイは読み取り回路にカップリングでき、メモリーセルからのデータを読み取ることができる。アドレス及び読み取り回路をメモリー装置４０８とプロセッサ４０６間の情報伝達に利用できる。これを図１９のマザーボード４０４のブロック図に示す。このブロック図では、アドレス回路は４１０で示され、読み取り回路は４１２で示されている。
【００５０】
本発明の特徴によれば、メモリー装置４０８はメモリーモジュールに対応できる。例えば、シングルインラインメモリーモジュール（ＳＩＭＭ）とデュアルインラインメモリーモジュール（ＤＩＭＭ）を本発明の教示を利用する実施に使用できる。メモリー装置を、装置のメモリーセルからの異なる読み取り方法と装置のメモリーセルへの異なる書き込み方法を提供する多様な設計に組み入れることができる。方法の１つはページモードオペレーションである。ＤＲＡＭのページモードオペレーションは、メモリーセルアレイの横列にアクセスし、アレイの異なる縦列にランダムにアクセスする方法によって提供される。横列と縦列の交点に保存されたデータは縦列がアクセスされている間に読み取りと出力ができる。
【００５１】
別タイプの装置は拡張データアウトプット（ＥＤＯ）メモリーであり、メモリーアレイアドレスに保存されたデータを、アドレス縦列が閉じた後に出力として利用可能にする。このメモリーは、メモリー出力データがメモリーバスで利用できる時間を減少させることなく、より短いアクセス信号を利用可能にすることで一部の通信速度を向上させる。その他の装置のタイプには、ＳＤＲＡＭ，ＤＤＲ ＳＤＲＡＭ，ＳＬＤＲＡＭ，ＶＲＡＭ及びダイレクトＲＤＲＡＭ及びＳＲＡＭまたはフラッシュメモリー等が含まれる。
【００５２】
図２０は本発明の例示的電子システム７００の多様な実施例のうちの１つのブロック図を示す。システム７００は、例えばコンピュータシステム、プロセスコントロールシステム、あるいはプロセッサー及び関連メモリーを利用する他のシステムに対応できる。電子システム７００はプロセッサーまたは演算論理ユニット（ＡＬＵ）７０２、コントロールユニット７０４、メモリー装置ユニット７０６及び入力／出力（Ｉ／Ｏ）装置７０８を含む機能要素を有する。一般的に、電子システム７００は、プロセッサー７０２と、プロセッサー７０２、メモリー装置ユニット７０６及びＩ／Ｏ装置７０８の間の他の相互作用によってデータ上で実行される操作を指定する固有セットの命令を有するであろう。コントロールユニット７０４は、プロセッサー７０２、メモリー装置７０６及びＩ／Ｏ装置７０８の全操作を、メモリー装置７０６から命令を取得させる操作セットを継続的に反復して調整する。多様な実施例では、メモリー装置７０６は、ランダムアクセスメモリー（ＲＡＭ）装置、読み出し専用メモリー（ＲＯＭ）装置、及びフロッピー（登録商標）ディスクドライブ並びにコンパクトディスクＣＤ−ＲＯＭドライブ等の周辺機器を含む。当業者なら本明細書の説明から本発明の多様な特徴により、説明したどの電気構成要素もＤＲＡＭセルを含むように製造可能であることを直ちに理解できるだろう。
【００５３】
図２１は例示的電子システム８００の多様な実施例のうちの１つを示すブロック図である。システム８００は、メモリーセル８０４のアレイを有するメモリー装置８０２、アドレスデコーダー８０６、ローアクセス回路８０８、コラムアクセス回路８１０、操作制御用読み書き制御回路８１２、及び入力／出力回路８１４を含む。メモリー装置８０２は、電力回路８１６及びメモリーセルが低閾値導電状態または高閾値非導電状態にあるかを決定するための電流センサー等のセンサー８２０をさらに含んでいる。図示の電力回路８１６は、電力供給回路８８０、基準電圧を提供するための回路８８２、第１ワードラインにパルスを提供する回路８８４、第２ワードラインにパルスを提供する回路８８６、及びビットラインにパルスを提供する回路８８８を含んでいる。システム８００はプロセッサー８８２またはメモリーアクセスのためのメモリーコントローラーも含んでいる。
【００５４】
メモリー装置８０２は、プロセッサー８２２からの制御信号８２４を配線または金属線で受領する。メモリー装置８０２はＩ／Ｏ線を介してアクセスされるデータを保存するために使用される。当業者なら、追加の回路と制御信号を提供することができ、メモリー装置８０２は本発明の特徴を説明するために簡素化されていることを理解しよう。プロセッサー８２２及び／又はメモリー装置８０２は、キャパシター構造を前述のタイプのメモリー装置に含むことができる。
【００５５】
本発明の説明した様々なシステムは、本発明の回路及び構造の多様な利用についての一般的な説明であり、本発明の特徴によるメモリーセルを使用する電子システムの全ての要素や特徴を完全に説明したものではない。当業者なら本発明の多様な電子システムを、プロセッサーとメモリー装置との間の通信時間を短縮するよう、シングルパッケージプロセスユニットあるいは１個の半導体チップ上で製造できることは理解するであろう。
【００５６】
メモリーセルの利用は、メモリーモジュール、装置ドライバー、電力モジュール、通信モデム、プロセッサーモジュール及びアプリケーション特化モジュールで使用する電子システムを含むことができ、多層の多チップモジュールを含んでもよい。このような回路はさらに、時計、テレビ、携帯電話、パソコン、自動車、産業制御システム、飛行機等の多様な電子システムのサブコンポーネントであることができる。
【００５７】
本発明の構造及び特徴について説明した。前述の手段は本発明を実現するための好適実施例を含むものであって、本発明は前述の特徴に制限されない。本発明の範囲は添付の請求の範囲に含まれるあらゆる形態またはそれらの変形である。
【図面の簡単な説明】
【００５８】
【図１】図１は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図２】図２は図３の断面図で示される処理済み基板の平面図である。
【図３】図３は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図４】図４は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図５】図５は図６の断面図で示される処理済み基板の平面図である。
【図６−９】図６から図９は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図１０】図１０は図１１の断面図で示される処理済み基板の平面図である。
【図１１】図１１は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図１２】図１２は本発明の１実施例により基板上に形成された図１２のメモリーセルの製造に導く連続的製造工程の一部断面図である。
【図１３−１５】図１３から図１５は本発明の別の特徴により基板上に形成された図１５のメモリーセルの製造に導く連続的製造工程を示す一部断面図である。
【図１６】図１６は本発明の別な特徴により基板上に形成されたメモリーセルの一部断面図である。
【図１７】図１７は図１０の平面図で示す基板の別例の構造を有した図１１の断面図で示す処理済み基板の平面図である。
【特許請求の範囲】
【請求項１】
集積回路メモリーセルであって、
組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンと；
第２キャパシター電極と；
前記第１と第２電極との間のキャパシター誘電体と；
第１ソース／ドレーン上方でそれを含んだ垂直トランジスターと；
を含むことを特徴とする集積回路メモリーセル。
【請求項２】
垂直トランジスターは第１ソース／ドレーン上方のトランジスターチャンネル、該チャンネル周囲のゲートコンダクター及び前記チャンネル上方の第２トランジスターソース／ドレーンを含んでいることを特徴とする請求項１記載のメモリーセル。
【請求項３】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項２記載のメモリーセル。
【請求項４】
第２ソース／ドレーンはデジット線をチャンネルに接続するデジット線インナーコンダクターに含まれることを特徴とする請求項２記載のメモリーセル。
【請求項５】
チャンネルは組み合わされた第１電極と第１ソース／ドレーンの半導体上方延長部を含んでいることを特徴とする請求項２記載のメモリーセル。
【請求項６】
誘電体と第２電極は第１電極を少なくとも横方向で囲むことを特徴とする請求項１記載のメモリーセル。
【請求項７】
第２電極が複数のメモリーセルのアレイで成り、複数の電極の中で共通電極を含むことを特徴とする請求項１記載のメモリーセル。
【請求項８】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項1記載のメモリーセル。
【請求項９】
第１電極とデジット線の間に直線導電通路を含んでおり、該通路は垂直トランジスターを通じて延びることを特徴とする請求項１記載のメモリーセル。
【請求項１０】
請求項１記載のメモリーセルを含んでいることを特徴とするメモリー装置。
【請求項１１】
メモリー装置とマイクロプロセッサを含んだコンピュータシステムであって、前記メモリー装置は請求項１記載のメモリーセルを含んでいることを特徴とするコンピュータシステム。
【請求項１２】
集積回路メモリーセルであって、
組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンと；
前記第１電極に近接した第２キャパシター電極と；
前記第１と第２電極との間のキャパシター誘電体と；
前記第１ソース／ドレーン真上のトランジスターチャンネルと；
前記チャンネルの真上の組み合わされたデジット線インナーコンダクターと第２トランジスターソース／ドレーンと；
を含んでいることを特徴とする集積回路メモリーセル。
【請求項１３】
チャンネルは第２ソース／ドレーンに直接的に接触することを特徴とする請求項１２記載のメモリーセル。
【請求項１４】
チャンネルとインナーコンダクターとの間に電気的接触状態で導電性バリヤーをさらに含んでいることを特徴とする請求項１２記載のメモリーセル。
【請求項１５】
チャンネルは第１ソース／ドレーンに直接的に接触することを特徴とする請求項１２記載のメモリーセル。
【請求項１６】
チャンネルは組み合わされた第１電極と第１ソース／ドレーンの半導体上方延長部を含むことを特徴とする請求項１２記載のメモリーセル。
【請求項１７】
誘電体と第２電極は第１電極を少なくとも横方向で囲むことを特徴とする請求項１２記載のメモリーセル。
【請求項１８】
第２電極が複数のメモリーセルのアレイで成り、複数の電極の中で共通電極を含むことを特徴とする請求項１２記載のメモリーセル。
【請求項１９】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項１２記載のメモリーセル。
【請求項２０】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項１２記載のメモリーセル。
【請求項２１】
チャンネルを横方向に囲むゲートコンダクターをさらに含んでいることを特徴とする請求項１２記載のメモリーセル。
【請求項２２】
インナーコンダクターの上に電気的に接触したデジット線部分と、第１電極と前記デジット線との間に、第１ソース／ドレーン、チャンネル及び第２ソース／ドレーンを通過する直線導電通路とをさらに含んでいることを特徴とする請求項１２記載のメモリーセル。
【請求項２３】
請求項１２記載のメモリーセルを含んでいることを特徴とするメモリー装置。
【請求項２４】
メモリー装置とマイクロプロセッサとを含んだコンピュータシステムであって、前記メモリー装置は請求項１２記載のメモリーセルを含んでいることを特徴とするコンピュータシステム。
【請求項２５】
複数の集積回路メモリーセルであって、
バルク半導体基板と；
前記基板に埋め込まれた絶縁層と；
前記基板内の電界絶縁体であって、前記絶縁層上と前記基板内で複数の電気絶縁シリコンベースを囲んでいる電界絶縁体と、
前記複数のシリコンベースから上方に延びる複数のシリコン柱であって、組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンを含んでいるシリコン柱と、
個々のメモリーセルであって、
複数のメモリーセルと共通の第２キャパシター電極と、
前記第１と第２電極との間のキャパシター誘電体と、
第１ソース／ドレーン上方でそれらを含んだ垂直トランジスターと、
をさらに含んでいるメモリーセルと、
を含んでいることを特徴とする複数の集積回路メモリーセル。
【請求項２６】
基板はバルクシリコンウェハーを含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項２７】
基板を通過して絶縁層に至る閉鎖ループトレンチをさらに含んでおり、前記トレンチはシリコンベースを提供し、電界絶縁体を含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項２８】
シリコン柱はエピタキシャルシリコンを含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項２９】
シリコン柱はバルク半導体基板の一部を含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項３０】
複数の第１電極間の充填材料は主として共通第２電極を含むことを特徴とする請求項２５記載のメモリーセル。
【請求項３１】
複数の第１電極間の充填材料は主として絶縁材料を共通第２電極の上に含むことを特徴とする請求項２５記載のメモリーセル。
【請求項３２】
複数の垂直トランジスターの上に電気的に接触したデジット線をさらに含んでおり、個々の第１電極と前記デジット線との間に直線導電通路を含んでおり、該通路は対応する個々の垂直トランジスターを通って延びることを特徴とする請求項２５記載のメモリーセル。
【請求項３３】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項２５記載のメモリーセル。
【請求項３４】
個々の垂直トランジスターは、第１ソース／ドレーン上方のトランジスターチャンネル、該チャンネル周囲のゲートコンダクター、及び前記チャンネル上方の第２トランジスターソース／ドレーンを含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項３５】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項３４記載のメモリーセル。
【請求項３６】
個々のチャンネルは個々のシリコン柱の半導電性最上部を含んでいることを特徴とする請求項３４記載のメモリーセル。
【請求項３７】
第２ソース／ドレーンはデジット線をチャンネルに接続するデジット線インナーコンダクターを含んでいることを特徴とする請求項３４記載のメモリーセル。
【請求項３８】
請求項２５記載の複数のメモリーセルを含んでいることを特徴とするメモリー装置。
【請求項３９】
メモリー装置とマイクロプロセッサとを含んだコンピュータシステムであって、前記メモリー装置は請求項２５記載の複数のメモリーセルを含んでいることを特徴とするコンピュータシステム。
【請求項４０】
メモリーセルの製造方法であって、
組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンの形成ステップと；
第２キャパシター電極の形成ステップと；
前記第１と第２電極との間にキャパシター誘電体を形成するステップと；
前記第１ソース／ドレーン上方でそれを含んだ垂直トランジスターを形成するステップと；
を含むことを特徴とする製造方法。
【請求項４１】
第２電極の形成ステップは、第２電極層を基板上にデポジットするステップと、該第２電極層の一部を除去するステップと、該第２電極層を貫通する第１開口部を形成して前記基板を露出させるステップとを含んでおり、
誘電体の形成ステップは、誘電層を前記第１開口部内と該第１開口部の側壁上にデポジットするステップと、前記誘電層の一部を除去するステップと、前記誘電層を貫通する第２開口部を形成して前記基板を露出させるステップとを含んでおり、
組み合わされた第１電極と第１ソース／ドレーンは前記第１及び第２開口部内と前記誘電体上方に形成されることを特徴とする請求項４０記載の方法。
【請求項４２】
組み合わされた第１電極と第１ソース／ドレーンの形成ステップは、露出基板からのシリコン柱をエピタキシャルに成長させるステップを含んでいることを特徴とする請求項４０記載の方法。
【請求項４３】
組み合わされた第１電極と第１ソース／ドレーンの形成ステップは、シリコン基板の一部を除去するステップを含んでおり、該除去ステップはシリコン柱を提供し、
誘電体の形成ステップは誘電層を前記シリコン柱の側壁上にデポジットするステップを含んでおり、
第２電極の形成ステップは第２電極層を前記誘電体上方にデポジットするステップを含んでいることを特徴とする請求項４０記載の方法。
【請求項４４】
垂直トランジスターの形成ステップは、組み合わされた第１電極と第１ソース／ドレーンの最上部を半導電性として残すステップを含んでおり、該半導電性最上部は前記垂直トランジスターのトランジスターチャンネルを提供することを特徴とする請求項４０記載の方法。
【請求項４５】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項４４記載の方法。
【請求項４６】
垂直トランジスターの形成ステップは、トランジスターチャンネルを第１ソース／ドレーンの真上に形成するステップと、デジット線インナーコンダクターを前記チャンネルの真上に形成するステップとを含んでおり、前記垂直トランジスターの第２トランジスターソース／ドレーンは前記インナーコンダクターを含むことを特徴とする請求項４０記載の方法。
【請求項４７】
垂直トランジスターの形成ステップは、第１ソース／ドレーン上方にトランジスターチャンネルを形成するステップと、前記チャンネル周囲と第２キャパシター電極上方にゲートコンダクター層を形成するステップと、該ゲートコンダクター層を平坦化させるステップと、該ゲートコンダクター層の余剰部分を除去するステップとを含んでおり、該ゲートコンダクターの残余部分は前記チャンネルを横方向で囲むゲートコンダクターを形成することを特徴とする請求項４０記載の方法。
【請求項４８】
誘電体及び第２電極は第１電極を少なくとも横方向で囲むことを特徴とする請求項４０記載の方法。
【請求項４９】
複数のメモリーセルのアレイの一部としてメモリーセルを形成するステップを含んでおり、第２電極は複数の電極の中に共通電極を含んでいることを特徴とする請求項４０記載の方法。
【請求項５０】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項４０記載の方法。
【請求項５１】
メモリーセルは第１電極とデジット線との間に直線導電通路を含んでおり、該通路は垂直トランジスターを通じて延びていることを特徴とする請求項４０記載の方法。
【請求項５２】
メモリーセルの製造方法であって、
基板上に第２キャパシター電極層を形成するステップと；
前記第２電極層を貫通する開口部を形成し、前記基板を露出させるステップと、
前記開口部の側壁上にキャパシター誘電層を形成し、該誘電層を通じて前記基板を露出させるステップと、
前記露出基板から、組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンをエピタキシャルに成長させるステップと、
前記第１ソース／ドレーンの真上にトランジスターチャンネルを形成するステップと、
前記チャンネルの真上に、組み合わされたデジット線インナーコンダクターと第２トランジスターソース／ドレーンを形成するステップと、
を含んでいることを特徴とする製造方法。
【請求項５３】
チャンネルの形成ステップは、組み合わされた第１電極と第１ソース／ドレーンを半導電性として残すステップを含んでいることを特徴とする請求項５２記載の方法。
【請求項５４】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項５２記載の方法。
【請求項５５】
チャンネル周囲と第２キャパシター電極上方にゲートコンダクター層を形成するステップと、該ゲートコンダクター層を平坦化させるステップと、該ゲートコンダクター層の余剰部を除去するステップとを含んでおり、該ゲートコンダクター層の残余部分は前記チャンネルを横方向で囲むゲートコンダクターを形成することを特徴とする請求項５２記載の方法。
【請求項５６】
誘電体と第２電極は第１電極を少なくとも横方向で囲むことを特徴とする請求項５２記載の方法。
【請求項５７】
複数のメモリーセルのアレイの一部としてメモリーセルを形成するステップを含んでおり、第２電極は複数の電極の中に共通電極を含んでいることを特徴とする請求項５２記載の方法。
【請求項５８】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項５２記載の方法。
【請求項５９】
メモリーセルは第１電極とデジット線との間に直線導電通路を含んでおり、該通路は第１ソース／ドレーン、チャンネル及び第２ソース／ドレーンを通じて延びていることを特徴とする請求項５２記載の方法。
【請求項６０】
複数のメモリーセルの製造方法であって、
イオンを埋め込んでバルク半導体基板に埋め込まれた絶縁層を形成するステップと、
前記基板に電界絶縁体を形成するステップとを含んでおり、該電界絶縁体は複数の電気的絶縁されたシリコンベースを前記絶縁層上方と前記基板内で囲んでおり
前記複数のシリコンベースから上方に延びる複数のシリコン柱を形成するステップをさらに含んでおり、個々のシリコン柱は組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンを含んでおり、
第２キャパシター電極層をデポジットするステップと、該第２電極層の余剰部分を除去するステップと、前記複数のメモリーセルと共通第２電極を形成するステップと、
前記共通第２電極と前記複数の第１電極との間にキャパシター誘電体を形成するステップと、
前記複数のメモリーセルの個々の第１ソース／ドレーン上方でそれらを含んだ個々の垂直トランジスターを形成するステップと、
をさらに含んでいることを特徴とする方法。
【請求項６１】
基板はバルクシリコンウェハーを含んでいることを特徴とする請求項６０記載の方法。
【請求項６２】
基板材料を除去し、該基板を通過して絶縁層に至る閉鎖ループトレンチを形成するステップと、該トレンチ内に電界絶縁体を形成するステップをさらに含んでおり、前記トレンチはシリコンベースを提供することを特徴とする請求項６０記載の方法。
【請求項６３】
シリコン柱の形成ステップは、電界絶縁体と第２電極の形成ステップの後に、露出シリコンベースからシリコン柱をエピタキシャルに成長させるステップを含んでいることを特徴とする請求項６０記載の方法。
【請求項６４】
シリコン柱の形成ステップは基板の一部を除去するステップを含んでおり、該除去ステップはシリコン柱を提供し、その後に電界絶縁体を形成することを特徴とする請求項６０記載の方法。
【請求項６５】
主として第２電極が複数の第１電極間の隙間を埋めるように前記第２電極の厚みを選択するステップをさらに含んでいることを特徴とする請求項６０記載の方法。
【請求項６６】
第２電極上方で複数の第１電極間に絶縁材料をデポジットするステップと、主として前記絶縁材料が前記複数の第１電極間の隙間を埋めるように前記第２電極と前記絶縁材料の厚みを選択するステップをさらに含んでいることを特徴とする請求項６０記載の方法。
【請求項６７】
複数の垂直トランジスター上に電気的接触状態でデジット線を形成するステップをさらに含んでおり、メモリーセルは個々の第１電極と前記デジット線との間に直線導電通路を含んでおり、該通路は対応する個々の垂直トランジスターを通じて延びていることを特徴とする請求項６０記載の方法。
【請求項６８】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項６０記載の方法。
【請求項６９】
個々の垂直トランジスターの形成ステップは、第１ソース／ドレーン上方にトランジスターチャンネルを形成するステップと、該チャンネル周囲にゲートコンダクターを形成するステップと、前記チャンネル上方に第２トランジスターソース／ドレーンを形成するステップとを含んでいることを特徴とする請求項６０記載の方法。
【請求項７０】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項６９記載の方法。
【請求項７１】
個々のチャンネルの形成ステップは個々のシリコン柱の最上部を導電ドープするステップを含んでいることを特徴とする請求項６９記載の方法。
【請求項７２】
第２ソース／ドレーンの形成ステップは、チャンネルにデジット線を接続するデジット線インナーコンダクターを形成するステップを含んでおり、前記第２ソース／ドレーンは前記インナーコンダクターを含んでいることを特徴とする請求項６９記載の方法。
【請求項１】
集積回路メモリーセルであって、
組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンと；
第２キャパシター電極と；
前記第１と第２電極との間のキャパシター誘電体と；
第１ソース／ドレーン上方でそれを含んだ垂直トランジスターと；
を含むことを特徴とする集積回路メモリーセル。
【請求項２】
垂直トランジスターは第１ソース／ドレーン上方のトランジスターチャンネル、該チャンネル周囲のゲートコンダクター及び前記チャンネル上方の第２トランジスターソース／ドレーンを含んでいることを特徴とする請求項１記載のメモリーセル。
【請求項３】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項２記載のメモリーセル。
【請求項４】
第２ソース／ドレーンはデジット線をチャンネルに接続するデジット線インナーコンダクターに含まれることを特徴とする請求項２記載のメモリーセル。
【請求項５】
チャンネルは組み合わされた第１電極と第１ソース／ドレーンの半導体上方延長部を含んでいることを特徴とする請求項２記載のメモリーセル。
【請求項６】
誘電体と第２電極は第１電極を少なくとも横方向で囲むことを特徴とする請求項１記載のメモリーセル。
【請求項７】
第２電極が複数のメモリーセルのアレイで成り、複数の電極の中で共通電極を含むことを特徴とする請求項１記載のメモリーセル。
【請求項８】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項1記載のメモリーセル。
【請求項９】
第１電極とデジット線の間に直線導電通路を含んでおり、該通路は垂直トランジスターを通じて延びることを特徴とする請求項１記載のメモリーセル。
【請求項１０】
請求項１記載のメモリーセルを含んでいることを特徴とするメモリー装置。
【請求項１１】
メモリー装置とマイクロプロセッサを含んだコンピュータシステムであって、前記メモリー装置は請求項１記載のメモリーセルを含んでいることを特徴とするコンピュータシステム。
【請求項１２】
集積回路メモリーセルであって、
組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンと；
前記第１電極に近接した第２キャパシター電極と；
前記第１と第２電極との間のキャパシター誘電体と；
前記第１ソース／ドレーン真上のトランジスターチャンネルと；
前記チャンネルの真上の組み合わされたデジット線インナーコンダクターと第２トランジスターソース／ドレーンと；
を含んでいることを特徴とする集積回路メモリーセル。
【請求項１３】
チャンネルは第２ソース／ドレーンに直接的に接触することを特徴とする請求項１２記載のメモリーセル。
【請求項１４】
チャンネルとインナーコンダクターとの間に電気的接触状態で導電性バリヤーをさらに含んでいることを特徴とする請求項１２記載のメモリーセル。
【請求項１５】
チャンネルは第１ソース／ドレーンに直接的に接触することを特徴とする請求項１２記載のメモリーセル。
【請求項１６】
チャンネルは組み合わされた第１電極と第１ソース／ドレーンの半導体上方延長部を含むことを特徴とする請求項１２記載のメモリーセル。
【請求項１７】
誘電体と第２電極は第１電極を少なくとも横方向で囲むことを特徴とする請求項１２記載のメモリーセル。
【請求項１８】
第２電極が複数のメモリーセルのアレイで成り、複数の電極の中で共通電極を含むことを特徴とする請求項１２記載のメモリーセル。
【請求項１９】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項１２記載のメモリーセル。
【請求項２０】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項１２記載のメモリーセル。
【請求項２１】
チャンネルを横方向に囲むゲートコンダクターをさらに含んでいることを特徴とする請求項１２記載のメモリーセル。
【請求項２２】
インナーコンダクターの上に電気的に接触したデジット線部分と、第１電極と前記デジット線との間に、第１ソース／ドレーン、チャンネル及び第２ソース／ドレーンを通過する直線導電通路とをさらに含んでいることを特徴とする請求項１２記載のメモリーセル。
【請求項２３】
請求項１２記載のメモリーセルを含んでいることを特徴とするメモリー装置。
【請求項２４】
メモリー装置とマイクロプロセッサとを含んだコンピュータシステムであって、前記メモリー装置は請求項１２記載のメモリーセルを含んでいることを特徴とするコンピュータシステム。
【請求項２５】
複数の集積回路メモリーセルであって、
バルク半導体基板と；
前記基板に埋め込まれた絶縁層と；
前記基板内の電界絶縁体であって、前記絶縁層上と前記基板内で複数の電気絶縁シリコンベースを囲んでいる電界絶縁体と、
前記複数のシリコンベースから上方に延びる複数のシリコン柱であって、組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンを含んでいるシリコン柱と、
個々のメモリーセルであって、
複数のメモリーセルと共通の第２キャパシター電極と、
前記第１と第２電極との間のキャパシター誘電体と、
第１ソース／ドレーン上方でそれらを含んだ垂直トランジスターと、
をさらに含んでいるメモリーセルと、
を含んでいることを特徴とする複数の集積回路メモリーセル。
【請求項２６】
基板はバルクシリコンウェハーを含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項２７】
基板を通過して絶縁層に至る閉鎖ループトレンチをさらに含んでおり、前記トレンチはシリコンベースを提供し、電界絶縁体を含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項２８】
シリコン柱はエピタキシャルシリコンを含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項２９】
シリコン柱はバルク半導体基板の一部を含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項３０】
複数の第１電極間の充填材料は主として共通第２電極を含むことを特徴とする請求項２５記載のメモリーセル。
【請求項３１】
複数の第１電極間の充填材料は主として絶縁材料を共通第２電極の上に含むことを特徴とする請求項２５記載のメモリーセル。
【請求項３２】
複数の垂直トランジスターの上に電気的に接触したデジット線をさらに含んでおり、個々の第１電極と前記デジット線との間に直線導電通路を含んでおり、該通路は対応する個々の垂直トランジスターを通って延びることを特徴とする請求項２５記載のメモリーセル。
【請求項３３】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項２５記載のメモリーセル。
【請求項３４】
個々の垂直トランジスターは、第１ソース／ドレーン上方のトランジスターチャンネル、該チャンネル周囲のゲートコンダクター、及び前記チャンネル上方の第２トランジスターソース／ドレーンを含んでいることを特徴とする請求項２５記載のメモリーセル。
【請求項３５】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項３４記載のメモリーセル。
【請求項３６】
個々のチャンネルは個々のシリコン柱の半導電性最上部を含んでいることを特徴とする請求項３４記載のメモリーセル。
【請求項３７】
第２ソース／ドレーンはデジット線をチャンネルに接続するデジット線インナーコンダクターを含んでいることを特徴とする請求項３４記載のメモリーセル。
【請求項３８】
請求項２５記載の複数のメモリーセルを含んでいることを特徴とするメモリー装置。
【請求項３９】
メモリー装置とマイクロプロセッサとを含んだコンピュータシステムであって、前記メモリー装置は請求項２５記載の複数のメモリーセルを含んでいることを特徴とするコンピュータシステム。
【請求項４０】
メモリーセルの製造方法であって、
組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンの形成ステップと；
第２キャパシター電極の形成ステップと；
前記第１と第２電極との間にキャパシター誘電体を形成するステップと；
前記第１ソース／ドレーン上方でそれを含んだ垂直トランジスターを形成するステップと；
を含むことを特徴とする製造方法。
【請求項４１】
第２電極の形成ステップは、第２電極層を基板上にデポジットするステップと、該第２電極層の一部を除去するステップと、該第２電極層を貫通する第１開口部を形成して前記基板を露出させるステップとを含んでおり、
誘電体の形成ステップは、誘電層を前記第１開口部内と該第１開口部の側壁上にデポジットするステップと、前記誘電層の一部を除去するステップと、前記誘電層を貫通する第２開口部を形成して前記基板を露出させるステップとを含んでおり、
組み合わされた第１電極と第１ソース／ドレーンは前記第１及び第２開口部内と前記誘電体上方に形成されることを特徴とする請求項４０記載の方法。
【請求項４２】
組み合わされた第１電極と第１ソース／ドレーンの形成ステップは、露出基板からのシリコン柱をエピタキシャルに成長させるステップを含んでいることを特徴とする請求項４０記載の方法。
【請求項４３】
組み合わされた第１電極と第１ソース／ドレーンの形成ステップは、シリコン基板の一部を除去するステップを含んでおり、該除去ステップはシリコン柱を提供し、
誘電体の形成ステップは誘電層を前記シリコン柱の側壁上にデポジットするステップを含んでおり、
第２電極の形成ステップは第２電極層を前記誘電体上方にデポジットするステップを含んでいることを特徴とする請求項４０記載の方法。
【請求項４４】
垂直トランジスターの形成ステップは、組み合わされた第１電極と第１ソース／ドレーンの最上部を半導電性として残すステップを含んでおり、該半導電性最上部は前記垂直トランジスターのトランジスターチャンネルを提供することを特徴とする請求項４０記載の方法。
【請求項４５】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項４４記載の方法。
【請求項４６】
垂直トランジスターの形成ステップは、トランジスターチャンネルを第１ソース／ドレーンの真上に形成するステップと、デジット線インナーコンダクターを前記チャンネルの真上に形成するステップとを含んでおり、前記垂直トランジスターの第２トランジスターソース／ドレーンは前記インナーコンダクターを含むことを特徴とする請求項４０記載の方法。
【請求項４７】
垂直トランジスターの形成ステップは、第１ソース／ドレーン上方にトランジスターチャンネルを形成するステップと、前記チャンネル周囲と第２キャパシター電極上方にゲートコンダクター層を形成するステップと、該ゲートコンダクター層を平坦化させるステップと、該ゲートコンダクター層の余剰部分を除去するステップとを含んでおり、該ゲートコンダクターの残余部分は前記チャンネルを横方向で囲むゲートコンダクターを形成することを特徴とする請求項４０記載の方法。
【請求項４８】
誘電体及び第２電極は第１電極を少なくとも横方向で囲むことを特徴とする請求項４０記載の方法。
【請求項４９】
複数のメモリーセルのアレイの一部としてメモリーセルを形成するステップを含んでおり、第２電極は複数の電極の中に共通電極を含んでいることを特徴とする請求項４０記載の方法。
【請求項５０】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項４０記載の方法。
【請求項５１】
メモリーセルは第１電極とデジット線との間に直線導電通路を含んでおり、該通路は垂直トランジスターを通じて延びていることを特徴とする請求項４０記載の方法。
【請求項５２】
メモリーセルの製造方法であって、
基板上に第２キャパシター電極層を形成するステップと；
前記第２電極層を貫通する開口部を形成し、前記基板を露出させるステップと、
前記開口部の側壁上にキャパシター誘電層を形成し、該誘電層を通じて前記基板を露出させるステップと、
前記露出基板から、組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンをエピタキシャルに成長させるステップと、
前記第１ソース／ドレーンの真上にトランジスターチャンネルを形成するステップと、
前記チャンネルの真上に、組み合わされたデジット線インナーコンダクターと第２トランジスターソース／ドレーンを形成するステップと、
を含んでいることを特徴とする製造方法。
【請求項５３】
チャンネルの形成ステップは、組み合わされた第１電極と第１ソース／ドレーンを半導電性として残すステップを含んでいることを特徴とする請求項５２記載の方法。
【請求項５４】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項５２記載の方法。
【請求項５５】
チャンネル周囲と第２キャパシター電極上方にゲートコンダクター層を形成するステップと、該ゲートコンダクター層を平坦化させるステップと、該ゲートコンダクター層の余剰部を除去するステップとを含んでおり、該ゲートコンダクター層の残余部分は前記チャンネルを横方向で囲むゲートコンダクターを形成することを特徴とする請求項５２記載の方法。
【請求項５６】
誘電体と第２電極は第１電極を少なくとも横方向で囲むことを特徴とする請求項５２記載の方法。
【請求項５７】
複数のメモリーセルのアレイの一部としてメモリーセルを形成するステップを含んでおり、第２電極は複数の電極の中に共通電極を含んでいることを特徴とする請求項５２記載の方法。
【請求項５８】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項５２記載の方法。
【請求項５９】
メモリーセルは第１電極とデジット線との間に直線導電通路を含んでおり、該通路は第１ソース／ドレーン、チャンネル及び第２ソース／ドレーンを通じて延びていることを特徴とする請求項５２記載の方法。
【請求項６０】
複数のメモリーセルの製造方法であって、
イオンを埋め込んでバルク半導体基板に埋め込まれた絶縁層を形成するステップと、
前記基板に電界絶縁体を形成するステップとを含んでおり、該電界絶縁体は複数の電気的絶縁されたシリコンベースを前記絶縁層上方と前記基板内で囲んでおり
前記複数のシリコンベースから上方に延びる複数のシリコン柱を形成するステップをさらに含んでおり、個々のシリコン柱は組み合わされた第１キャパシター電極と第１トランジスターソース／ドレーンを含んでおり、
第２キャパシター電極層をデポジットするステップと、該第２電極層の余剰部分を除去するステップと、前記複数のメモリーセルと共通第２電極を形成するステップと、
前記共通第２電極と前記複数の第１電極との間にキャパシター誘電体を形成するステップと、
前記複数のメモリーセルの個々の第１ソース／ドレーン上方でそれらを含んだ個々の垂直トランジスターを形成するステップと、
をさらに含んでいることを特徴とする方法。
【請求項６１】
基板はバルクシリコンウェハーを含んでいることを特徴とする請求項６０記載の方法。
【請求項６２】
基板材料を除去し、該基板を通過して絶縁層に至る閉鎖ループトレンチを形成するステップと、該トレンチ内に電界絶縁体を形成するステップをさらに含んでおり、前記トレンチはシリコンベースを提供することを特徴とする請求項６０記載の方法。
【請求項６３】
シリコン柱の形成ステップは、電界絶縁体と第２電極の形成ステップの後に、露出シリコンベースからシリコン柱をエピタキシャルに成長させるステップを含んでいることを特徴とする請求項６０記載の方法。
【請求項６４】
シリコン柱の形成ステップは基板の一部を除去するステップを含んでおり、該除去ステップはシリコン柱を提供し、その後に電界絶縁体を形成することを特徴とする請求項６０記載の方法。
【請求項６５】
主として第２電極が複数の第１電極間の隙間を埋めるように前記第２電極の厚みを選択するステップをさらに含んでいることを特徴とする請求項６０記載の方法。
【請求項６６】
第２電極上方で複数の第１電極間に絶縁材料をデポジットするステップと、主として前記絶縁材料が前記複数の第１電極間の隙間を埋めるように前記第２電極と前記絶縁材料の厚みを選択するステップをさらに含んでいることを特徴とする請求項６０記載の方法。
【請求項６７】
複数の垂直トランジスター上に電気的接触状態でデジット線を形成するステップをさらに含んでおり、メモリーセルは個々の第１電極と前記デジット線との間に直線導電通路を含んでおり、該通路は対応する個々の垂直トランジスターを通じて延びていることを特徴とする請求項６０記載の方法。
【請求項６８】
セルサイズは１．５Ｆｘ１．５Ｆであり、Ｆはキャパシターサイズであることを特徴とする請求項６０記載の方法。
【請求項６９】
個々の垂直トランジスターの形成ステップは、第１ソース／ドレーン上方にトランジスターチャンネルを形成するステップと、該チャンネル周囲にゲートコンダクターを形成するステップと、前記チャンネル上方に第２トランジスターソース／ドレーンを形成するステップとを含んでいることを特徴とする請求項６０記載の方法。
【請求項７０】
チャンネルのサイズは第１電極のサイズ以下であることを特徴とする請求項６９記載の方法。
【請求項７１】
個々のチャンネルの形成ステップは個々のシリコン柱の最上部を導電ドープするステップを含んでいることを特徴とする請求項６９記載の方法。
【請求項７２】
第２ソース／ドレーンの形成ステップは、チャンネルにデジット線を接続するデジット線インナーコンダクターを形成するステップを含んでおり、前記第２ソース／ドレーンは前記インナーコンダクターを含んでいることを特徴とする請求項６９記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公表番号】特表２００７−５３５１３２（Ｐ２００７−５３５１３２Ａ）
【公表日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願番号】特願２００６−５４５４２６（Ｐ２００６−５４５４２６）
【出願日】平成１６年１２月１５日（２００４．１２．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４２２４５
【国際公開番号】ＷＯ２００５／０６４６７２
【国際公開日】平成１７年７月１４日（２００５．７．１４）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成１９年１１月２９日（２００７．１１．２９）
【国際特許分類】
【出願日】平成１６年１２月１５日（２００４．１２．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４２２４５
【国際公開番号】ＷＯ２００５／０６４６７２
【国際公開日】平成１７年７月１４日（２００５．７．１４）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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