国際特許分類[H01L21/8242]の内容
電気 (1,674,590) | 基本的電気素子 (808,144) | 半導体装置,他に属さない電気的固体装置 (445,984) | 半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置 (183,847) | 1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造 (40,275) | 1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理 (31,691) | 複数の別個の装置に基板を分割することによるもの (31,691) | それぞれが複数の構成部品からなる装置,例.集積回路の製造 (31,684) | 基板がシリコン技術を用いる半導体であるもの (27,844) | 電界効果技術 (17,660) | MIS技術 (17,448) | メモリ構造 (10,964) | ダイナミックランダムアクセスメモリ構造 (2,471)
国際特許分類[H01L21/8242]に分類される特許
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半導体装置の製造方法、強誘電体キャパシタ、およびその製造方法
【課題】 強誘電体キャパシタを有する半導体装置の製造において、強誘電体膜の自発分極を最大化する。
【解決手段】 下側電極を形成後、強誘電体膜を堆積する前に、前記下側電極を不活性雰囲気中において急速熱処理する。
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半導体集積回路
半導体メモリ
半導体メモリーセル
【課題】 データに応じた電荷が、ランダムアクセス等に起因する干渉によってリークしないようする。
【解決手段】 書込ワード線WWrdの指示によって書込ビット線WBitのレベルに対応して電荷を蓄積する一方、読出ワード線RWrdの指示によって蓄積した電荷に応じて読出ビット線RBitのレベルを遷移させる半導体メモリーセルにおいて、書込ワード線WWrdを、接地線GNDと読出ワード線RWrdとの間に配列させる。
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半導体集積回路装置
【課題】 信頼性を損なうことなく、デバイスの微細化と高速化及び高集積化及び低消費電力化を図ったダイナミック型RAMを含む半導体集積回路装置を提供する。
【解決手段】 外部端子から供給された電源電圧を受けて動作する内部電圧発生回路より、降圧電圧及び必要に応じて昇圧電圧を形成して内部回路を動作させる半導体集積回路装置において、上記外部端子から供給された電源電圧又は上記内部電圧発生回路で形成された昇圧電圧を受けて動作する第1の内部回路を上記電源電圧又は昇圧電圧に対応した厚い膜厚のゲート絶縁膜を持つ第1のMOSFETで構成し、上記降圧電圧を受けて動作する第2の内部回路を上記降圧電圧に対応した薄い膜厚のゲート絶縁膜を持つ第2のMOSFETで構成する。
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円筒型スタック電極の製造方法
【課題】 側壁部の細りをなくすことで機械的強度及び十分な蓄電電荷量Csを確保し、HSG化にも支障をきたさないような円筒型スタック電極の形成方法を提供する。
【解決手段】 半導体基板上にシリコン膜109を、その上に絶縁膜110を形成し、該絶縁膜をエッチングして前記シリコン膜下の半導体基板に達する第1のホール111を開孔し、第1ホールよりも広い幅で前記絶縁膜に第2のホール113を開孔すると共に、前記シリコン膜をマスクとしてコンタクトホール114を開孔し、コンタクトホールを埋め、且つ円筒型スタック電極形状にアモルファスシリコン膜115を形成し、絶縁膜110、116を除去した後、前記円筒型スタック電極下を除く部分の半導体基板上に形成されたシリコン膜109を除去する。
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半導体集積回路
【課題】 メモリセルへのデータの再書込をより高速化した半導体集積回路を提供する。
【解決手段】 センスアンプに接続されたアレイ用電源電圧ノードNVccsと、アレイ用電源電圧ノードNVccsに接続されたデカップル容量51と、アレイ用電源電圧ノードNVccsに接続されメモリセルに蓄電される最大電圧Vdを生成する降圧回路VDC2と、アレイ用電源電圧ノードNVccsに接続され電圧Vdより高い電圧Vhを生成する降圧回路VDC1,VDC3とを備え、待機時にアレイ用電源電圧ノードNVccsの電圧を電圧Vhに昇圧し、動作時に降圧回路VDC2を活性化させる。
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半導体メモリセル及びその製造方法
【課題】メモリセルの蓄積情報読み出しウィンドウ(電流差)が大きく、情報の書き込み/読み出しを確実に行うことができ、しかも寸法を微小化することができる半導体メモリセルを提供する。
【解決手段】半導体メモリセルは、
強誘電体メモリ素子及びその製造方法
酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法
【課題】 2スペーサで微細なコンタクトホールとキャパシタをセルフアライメントに形成し、プロセスの重複制限を緩和して、製造が容易で低コストなものとする。
【解決手段】 2組のスペーサを介してソース/ビット線のコンタクトとキャパシタの保存電極とをセルフアライメントに形成するものであって、第1スペーサを層間誘電膜の側壁に形成してソース/ビット線のコンタクトホールを区画するステップと、第2スペーサをビット線の側壁に形成してキャパシタの保存電極を区画するステップとを具備して、大きなアスペクト比を有する微細なコンタクトホールを形成し、コンタクトホールにコンタクトを形成するエッチング工程における重複制限を緩和するとともに、同一フォトマスク工程によりソースおよびドレインのコンタクトを形成することにより、フォトマスク工程の回数を減らすことができる。
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