国際特許分類[H01L21/8242]の内容
電気 (1,674,590) | 基本的電気素子 (808,144) | 半導体装置,他に属さない電気的固体装置 (445,984) | 半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置 (183,847) | 1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造 (40,275) | 1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理 (31,691) | 複数の別個の装置に基板を分割することによるもの (31,691) | それぞれが複数の構成部品からなる装置,例.集積回路の製造 (31,684) | 基板がシリコン技術を用いる半導体であるもの (27,844) | 電界効果技術 (17,660) | MIS技術 (17,448) | メモリ構造 (10,964) | ダイナミックランダムアクセスメモリ構造 (2,471)
国際特許分類[H01L21/8242]に分類される特許
2,441 - 2,450 / 2,471
酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法
【課題】 2スペーサで微細なコンタクトホールとキャパシタをセルフアライメントに形成し、プロセスの重複制限を緩和して、製造が容易で低コストなものとする。
【解決手段】 2組のスペーサを介してソース/ビット線のコンタクトとキャパシタの保存電極とをセルフアライメントに形成するものであって、第1スペーサを層間誘電膜の側壁に形成してソース/ビット線のコンタクトホールを区画するステップと、第2スペーサをビット線の側壁に形成してキャパシタの保存電極を区画するステップとを具備して、大きなアスペクト比を有する微細なコンタクトホールを形成し、コンタクトホールにコンタクトを形成するエッチング工程における重複制限を緩和するとともに、同一フォトマスク工程によりソースおよびドレインのコンタクトを形成することにより、フォトマスク工程の回数を減らすことができる。
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半導体記憶装置
半導体記憶装置
【課題】 感知増幅器へ給電する電源配線の配線抵抗に起因する感知増幅遅延時間を短くしてアクセスタイムを短くする。
【解決手段】 記憶素子群の配置領域102上、感知増幅器列の配置領域101およびワード線裏打ち領域44を含めて電源配線(電源線12および接地線11)をメッシュ状に形成するとともに、感知増幅器を駆動する感知増幅器駆動回路を分散配置し、メッシュ状の電源配線の最寄りの箇所から感知増幅器駆動回路に給電し、感知増幅器駆動回路と感知増幅器との配線距離を短くする。この際、感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域44をビット線方向に延在させて感知増幅器列の配置領域101と交差する領域に配置する。
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半導体集積回路装置およびその製造方法
【課題】半導体集積回路装置の多層配線の微細化および信頼姓と設計自由度の向上を実現するとともに、製造を容易にしてコストを低減させる。
【解決手段】メモリセルアレー部では、複数の層間絶縁膜(8、12、15、18)をそれぞれ貫通する側面がほぼ垂直な複数の接続プラグ(10、13、16、19)を順次直接接続し、一方、周辺回路部では、上記複数の接続プラグを、配線接続パッド(11、14、17)を介して互いに接続する。
【効果】多層配線の所要面積が減少されて設計の自由度が向上し、また、製造時の不良発生要因が減少したため、歩留まりが向上してコストが低減される。
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半導体素子のキャパシタ製造方法
【課題】 表面段差の軽減、容量増大を図り、漏洩電流も少なく、かつ精度の向上、工程の簡素化を図れる半導体素子のキャパシタ製造方法を提供すること。
【解決手段】 基板201上に第1、第2絶縁膜203,204を形成し、コンタクト領域の第2絶縁膜204を除去し、全面に第3絶縁膜205を形成し、キャパシタ領域の第3絶縁膜205を除去し、露出した第2絶縁膜204をマスクとして第1絶縁膜203にコンタクトホール206を形成し、全内壁および第3絶縁膜205の表面に導電層207を形成し、さらに平坦化層212を形成し、平坦化層212を第3絶縁膜205の表面まで削り出し、同時に導電層207を第3絶縁膜205の表面から除去して、第3絶縁膜205の除去部内壁およびコンタクトホーツ206に段付き2重シリンダ形状に貯蔵電極208を形成する。その後、残存平坦化層212と残存第3絶縁膜205を湿式食刻で除去する。
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半導体素子のキャパシタ製造方法
強誘電体メモリ装置
強誘電体メモリ装置
【課題】 微細なサイズの強誘電体容量に低電圧を印加した際の分極特性を改善し、低電圧での動作を可能とし、かつ歩留りのよい高集積な強誘電体メモリ装置を提供する。
【解決手段】 メモリ内容を記憶させる前段階において、メモリ動作時に強誘電体容量Cに印加される通常の電圧VCCよりも高い電圧Vex(Vex>VCC)をあらかじめ強誘電体容量Cに印加する。強誘電体容量Cに高電圧Vexを印加することにより、強誘電体容量Cのドメインを再配列することができる。そのため、サイズの縮小による強誘電体容量Cの欠陥の増加等により分極反転を阻害されたドメインが、再配列により分極反転が可能となる。このような作用により小さいサイズの強誘電体容量における低電圧印加時の分極特性が改善される。この分極特性を改善した後、メモリ内容を書き込んでメモリ装置として使用する。
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半導体装置の製造方法
【課題】 半導体装置の一部を構成する強誘電体や白金の微細加工を容易に実現できるようにする。
【解決手段】 半導体基板1の上にデバイス絶縁膜2を形成し、その上に下層白金膜3、強誘電体膜4、上層白金膜5及びチタン膜6を順次形成し、更にその上に所望のパターンのフォトレジストマスク7を形成する。この際、チタン膜6の厚さを、上層白金膜5と強誘電体膜4と下層白金膜3とからなる積層膜の厚さの合計の十分の一以上に設定する。次に、ドライエッチング法でチタン膜6をエッチングし、フォトレジストマスク7を灰化処理により除去する。このようにしてパターン化されたチタン膜6をマスクとし、かつ酸素ガスの体積濃度を40%に設定した塩素と酸素との混合ガスのプラズマを用いたドライエッチング法により、3層の積層膜3〜5をエッチングする。更に、塩素ガスのプラズマを用いたドライエッチング法でチタン膜6を除去する。
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絶縁ゲイト型電界効果トランジスタ及び半導体集積回路
2,441 - 2,450 / 2,471
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