絶縁ゲイト型電界効果トランジスタ及び半導体集積回路
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、特に16M 〜16G ビットレベルの超高密度化された集積回路(ULSI という) の絶縁ゲイト型電界効果半導体装置を提供することに関する。
【０００２】本発明は、半導体装置、特に縦方向に電流が流れるマイクロチャネル型を有する縦チャネル型MIS 型 (絶縁ゲイト型) 電界効果半導体装置(FET)(以下チャネル長が１μm 以下の0.03〜１μm であるためμチャネルMIS FET という) の作製方法であって、前記した如きマイクロチャネルであってもセルフアライン( 自己整合) プロセスを適用するとともに、それに例えばキャパシタを連結し複合化した半導体装置を提案するにある。
【０００３】本発明は、矩形状の凸状の領域を異方性エッチングを行うことによって設け、この凸状の領域の側面に縦方向に電流を流すチャネルを有する縦チャネル型のMIS FET に関する。
【０００４】本発明はさらに、チャネル形成領域において、スレッシュホ−ルド電圧の制御された半導体装置に関する。
【０００５】本発明はさらにゲイト電極を作製する前または後に他の凸状の領域の側面での寄生チャネルの発生を防止した縦チャネル型のMIS FET に関する。
【０００６】
【従来の技術】従来、MIS FET またはそれに直列に連結したキャパシタの作製方法構造は、図１に示される如く、フィ−ルド絶縁物(2) が選択的に設けられた半導体基板(1)のー表面上に、ゲイト絶縁物(2),ゲイト電極(18)およびソ−スまたはドレイン(4),ドレインまたはソ−ス(5) をゲイト電極(18)をマスクとして上方よりの垂直方向のイオン注入により不純物をド−プするセルフアライン構成をさせつつの形成、いわゆるLDD(不純物濃度が比較的低いドレイン即ちライト・ド−プド・ドレイン）として形成した。
【０００７】このゲイト電極(18)の側周辺には、絶縁物の矩形または三角形状の部分(38),(38')を形成し、この端部をマスクとしてその外側に高不純物濃度の第１の不純物領域(15), 第２の不純物領域(14)を平面的に形成し、MIS FET(10) を構成させた。またこの第１の不純物領域(15)に連結して、キャパシタ(20)として下側電極(21), 誘電体(22), 上側電極(23)を設けていた。
【０００８】
【発明が解決しようとする課題】かくの如く、MIS FET(10),キャパシタ(20)を半導体基板に同一平面を構成して形成していた。そして1Tr/Cell(1つのMIS FET と１つのキャパシタを直列に連結して１ビットを構成するメモリとする）の場合、この平面構成のためセル面積が大となり、高密度集積化に限界があった。
【０００９】またゲイト電極(18)の左右には、LDD(4),(5)を作るための補助手段として、矩形または三角形状の部分(38),(38')を絶縁物により構成している。本発明は、この矩形または三角形状の部分を絶縁物としてではなく、積極的に導体または半導体のゲイト電極自体として設けた構造の作製方法に関する。
【００１０】「本発明の目的」本発明は、矩形の凸状の領域を設け、この領域の１つまたは２つの側面をチャネル形成領域とした。即ち、縦方向に電流が流れるようにし、そのチャネル長は0.03〜１μm ときわめて小さくするとともに、1 つのMIS FET の大きさは１μｍ□〜10μ□程度にまで小さくすることにより、16M 〜16G ビットまで作り得るULSI用の素子構造を提供することにある。さらにこのMIS FET を複合化してインバ−タ構造、また他の素子例えばキャパシタと連結したメモリセル構造を提供することにある。
【００１１】
【課題を解決するための手段】本発明は単結晶の半導体基板に対し、矩形の凸状の領域を設けた。この凸状の(100) 面またはその近傍((100)面またはその近傍即ち(100) 面よりも±10°以内のずれを以下単に(100) 面という) を有するそれぞれの４つの側面を同時に(100) 面とし、この側面の２つをチャネル形成領域とし、電流を縦方向に流す、即ち縦チャネル型とした。
【００１２】本発明において、MIS FET におけるソ−ス、ドレインはその後工程で電極形成をしやすくするため、横方向に形成することにより、非対称のMIS FET を提供することにある。即ち、半導体基板のー主面に矩形の凸状の単結晶半導体の領域を設ける。
【００１３】この凸状の領域に作られた矩形または三角形状のゲイト電極をマスクとして、セルフアライン( 自己整合) 方式により即ちゲイト電極の端部をソ−スまたはドレインおよびドレインまたはソ−スの端部（チャネル形成領域と接する部分）の製造の基準とした。即ち、その上部にはMIS FET の一方のソ−スまたはドレインを構成せしめ、この凸状領域のゲイト電極の下方向の側部は縦型のチャネル形成領域とせしめ、半導体基板の底部にはドレインまたはソ−スを作製する。
【００１４】これらソ−スまたはドレインおよびドレインまたはソ−スは、例えばイオン注入法等により、不純物濃度を３×1017〜５×1020cm-3としつつも、斜め方向または横方向より添加をする。すると不純物のより高濃度の領域は凸状の領域の斜め表面または半導体基板の底部ではなく、それよりも深い半導体内部となる。その結果、ホットキャリアのゲイト絶縁物中への注入の防止を図ることができる。
【００１５】ゲイト電極の上端部と概略一致して、ソ−スまたはドレインの端部を有し、その内部はさらにチャネル形成領域側に少しせりだし大きく設け、ゲイト電極をオフセット構造とすることを防ぎ、かつ製造に余裕（マ−ジン) を与える。この矩形の凸状の領域に横方向または斜め方向から不純物を例えばイオン注入法等を用いて添加することにより、チャネル形成領域のスレッシュホ−ルド電圧の制御、うめこみチャネルの形成を行った。
【００１６】この不純物濃度は、界面準位密度により異なるが、ＮチャネルMIS FET ではスレッシュホ−ルド電圧を±1V以内とし、ノ−マリ・オフとするには＋0.1 〜+1.0V とし、ノ−マリ・オンとするには−0.1 〜−1.0Vとした。ＰチャネルMIS FETでは逆符号となる。
【００１７】チャネル形成を行わない側面では、寄生チャネルの発生による微少リ−クが流れないように、上下方向に寄生チャネルの発生の防止を実行せしめた。この寄生チャネルの防止には、Ｎチャネル型MIS FET においてはホウ素を、LDD 用のソ−スまたはドレインの不純物濃度よりも低い濃度であって、基板の不純物濃度よりも高い濃度とした。一般には１×1016〜２×1018cm-3とした。
【００１８】ソ−スまたはドレインおよびドレインまたはソ−スは、高不純物濃度の第２の不純物領域および第１の不純物領域を外部の電極とオ−ム接触をしやすくするため、コンタクト用の穴を微細に精度よく開穴できるよう、平面を有して設けている。
【００１９】逆に側面にコンタクト用穴を形成しようとしても、その製造はフォトエッチング用の紫外光の露光が一般に上方より下方に照射されるため、0.1 〜0.5 μｍ□の大きさのコンタクト用穴の形成は不可能に近い。本発明はこの欠点を除去している。
【００２０】このため本発明の半導体装置は、ULSIを構成させるための高密度化を従来の横型MIS FET の基板に占める面積をスケ−リングにより縮めるのではなく、高さ方向に積極的に設けることにより成就させることを目的としている。
【００２１】
【実施例】以下に図面に従って本発明の実施例を記す。
【００２２】『実施例１』この実施例は図２にその製造工程を示す。単結晶半導体基板の矩形の凸状の領域(35)を用いて縦チャネル型のＮチャネル型MIS FET を２つを対(10),(10')として設けたものである。
【００２３】図２(A) 〜(D) はその縦断面図を示し、図２R>２(E) は平面図を示している。図２(E) のA-A'の断面が図２(A) 〜(D) に対応する。
【００２４】単結晶半導体基板、例えばシリコン単結晶半導体(100) 面、Ｐ型10〜500 Ωcmを選んだ。この半導体基板に対し、第１のフォトマスク■( ■〜■はフォトマスクを用いたフォトリソグラフィ工程を示す) を用いて、図２(A) および(E) に示す如く、上側からみて矩形の凸状の領域(35)を形成した。その作製にはシリコン単結晶基板の異方性エッチングをすればよい。このコ−ナ部は基板上面に対し90°にきわめて鋭く縦面を出すことが重要である。この凸状の領域(35)の高さは0.5 〜４μｍ例えば1.5 μm とした。
【００２５】すると、矩形を有する凸状の領域(35)は図２R>２(E) に示すように、チャネル形成領域を(100) 面( ＜100 ＞方向(40)) となり、寄生チャネル防止面も(010) 面(＜010 ＞方向(40'))とする。
【００２６】そしてそれらのすべての側面で固定電荷密度を他の(110),(111) 結晶面に比べて約1/2 にまで少なくさせることができる。
【００２７】酸化性気体に対してマスク作用のある窒化珪素(33)を約0.1 μm の厚さに形成した。この酸化性気体に対しマスク作用のある被膜は、酸化珪素、多結晶珪素と窒化珪素との多層膜でもよい。その後図２(A) に示される如く、第２のフォトマスク（■）により窒化珪素を一部除去した。
【００２８】この除去をした領域にチャネルカット形成用のＰ型不純物をド−プした後、フィ−ルド絶縁物(3) を0.5 〜２μm の厚さに埋置させて図２（Ａ）の状態を得る。
【００２９】図２(B) に示す如く、この窒化珪素膜(33)を除去して凸状領域(35)を有する半導体基板(1) 上にゲイト絶縁膜を構成するための被膜(2) を形成した。
【００３０】チャネル形成領域(6),(6')をゲイト絶縁膜(2) の形成の前または後に、イオン注入法等の手段により矩形の凸状の領域の少なくとも側面に形成した。即ち、チャネル形成領域(6),(6')はこの実施例はＮチャネル型MIS FET の場合であるため、スレッシュホ−ルド電圧を制御し、エンヘンスメント型のMIS FET のためにはノ−マリ・オフの+0.1〜+1.0V 、例えば+0.5V に、またディプレッション型のMIS FET のためにはノ−マリ・オンの-0.1〜-1.0V 例えば-0.5V とド−ズ量を制御して成就した。
【００３１】これらをチャネル形成領域とし、チャネル形成領域(6),(6')の一方または双方に対して自動的にフォトマスクを用いて形成した。うめこみチャネル型として２回の二または三種類の不純物の添加を行ってもよい。これらは、凸状領域(35)の(6),(6')側の側面に対して、積極的に不純物を添加した。例えば、横または斜め方向からのイオン注入(38), (38') はホウ素、またはホウ素と砒素とによりド−プした。
【００３２】この矩形の凸状の領域(35)のチャネルが形成されない領域（図２(E) における(36),(36')）では寄生チャネルが発生しやすくなり、ソ−スまたはドレイン(4)とドレインまたはソ−ス(5),(5')との間で微少リ−ク電流が発生しないよう、ホウ素を基板即ち凸状の領域よりも高濃度に添加し、オフ状態をたえず成就するようにチャネルカットをした。即ち基板上平面に対し斜め方向または横方向よりイオン注入をして成就した。
【００３３】これらのイオン注入により、単に基板のみならず絶縁膜(33)または(2) も損傷を受けるため、これら全体を熱または強光アニ−ルして半導体基板(1),凸状の領域(35)を単結晶化した。
【００３４】このイオン注入工程は図２(A) であっても、図２(B) の工程で行ってもよい。
【００３５】この酸化珪素膜(2) を除去して他の絶縁膜、例えば他の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複合膜を100 〜500 Åの厚さに形成しゲイト絶縁膜(2) としてもよい。
【００３６】次に図２(B) に示す如く、このゲイト絶縁膜 (2)にソ−スまたはドレインの電極( コンタクト) とするための窓を第３のフォトマスク（■）により形成した。その絶縁膜の表面を十分清浄にした後、該基板上に減圧気相法(LPCVD法) によりー導電型の不純物、例えばＮ型の不純物( リン) が１〜10×1020cm-3の濃度にド−プされたシリコン半導体( 珪素) 被膜(7) を0.5 〜2.5 μm の厚さにゲイト電極およびその他のリ−ドを構成するために全表面に形成した。この不純物のド−プは成膜と同時ではなく、次の異方性エッチングをしてゲイトとなる部分(8),(8')を残存させる工程をこの被膜(7) に行った後に拡散法または注入法により行ってもよい。
【００３７】この被膜(7) は不純物がド−プされた珪素半導体ではなく、金属または金属間化合物等の導体であってもよい。さらにP+またはN+型の半導体と金属または金属化合物、特にMo,Wまたはその珪化物(MoSi2,WSi2)との多層膜であってもよい。
【００３８】かくして図２(B) を得た。
【００３９】次に図２(C) に示される如く、この上面に被膜の一部として残置させる領域上にフォトレジスト( 例えばOMR-83東京応化製)(■) で選択的にコ−ティングし、その後に異方性エッチングを行った。このエッチングに関して、従来より用いられた溶液を用いる等方性エッチング方法ではなく、サイドエッチおよびテ−パエッチのきわめて少ないまたはまったくない異方性エッチング方法を用いることが重要である。
【００４０】具体的には2.45GHz を用いたマイクロ波によって、エッチング用反応性気体、例えばフッ化窒素(NF3),弗化炭素(CF4) を化学的に活性化し、さらにその真空度を0.1 〜0.001 torr特に0.005 〜0.01torrの真空度の雰囲気でプラズマ化したフッ素シャワ−を基板の上面より垂直方向に流し、かつ基板にバイアスを加え、低温エッチングとしてサイドエッチを皆無にすべく努めた。
【００４１】その結果、被膜(7) のうちフォトレジストの形成されていない平面部が完全に除去される時、凸状の領域(35)のコ−ナ部である側面部の被膜(8),(8')は、上方よりみて実効的な厚さが厚いため、側周辺に縦型の矩形または三角形状のゲイト電極(18),(18')として残存された。さらにドレインまたはソ−ス(5),(5')の第１の不純物領域（図２(D) の(15)に対応) のコンタクト(11)とそのリ−ド(12)は、この実施例ではN+型で電極リ−ドとして残存させることができた。ゲイト電極(18),(18')は凸状の領域(35)の上面にわたって存在しておらず、その巾もフォトリソグラフィで決められる巾ではなく、被膜(7) の側面の厚さと異方性エッチングの程度とにより定めることができる。
【００４２】これら全体をこの後に酸化して酸化珪素絶縁膜(47)を凸状の領域、半導体基板の底部およびゲイト電極(18),(18')の表面に300 〜2000Åの厚さに形成した。次にこの矩形または三角形状のゲイト電極(18), (18') をマスクとして(37),(37')に示す如く、斜め方向より不純物の添加を行う。イン注入法を用いる場合、Ｎチャネル型であるため、砒素を30〜100KeVの加速電圧で0.5 〜５×1015cm-2例えば１×1015cm-2の濃度に添加した。
【００４３】するとゲイト電極(18),(18')またはその上の絶縁膜(47)の端部(44)をマスクとして凸状の領域(35)の上部はソ−スまたはドレイン(4) を有し、その端部(44')はゲイト電極の端部(44)と概略一致し、また、この端部(44') よりも内部(44'')の方がチャネル形成領域(6')からみてドレインまたはソ−スに近い位置に形成される。かくしてソ−スまたはドレイン(4) が形成される。
【００４４】他方、他のゲイト電極(18') の端部(48)と概略一致してドレインまたはソ−ス(5')の端部(48') が形成され、その位置よりもさらに深く（ソ−スまたはドレインに近い位置）ドレインまたはソ−スの内部(48'')が形成される。
【００４５】かくしてソ−スまたはドレイン(4),ドレインまたはソ−ス(5),(5')はゲイト電極(18),(18')の端部によりセルフアライン( 自己整合) 的にその位置が決められ、特に斜め方向からのイオン注入により位置決めが行われる特長を有する。
【００４６】そしてゲイト電極(18') は図２(E) に示す如く、リ−ド(38') として延在せしめ、他のゲイト電極(18)はリ−ド(12)をへてコンタクト(11)に連結させている。
【００４７】図２(D) において、上方より高不純物濃度の領域を作るため、第１の不純物領域(15),(15')、第２の不純物領域(14)を形成し、オ−ム接触をさせてもよい。しかしこれらの不純物領域は、ソ−スまたはドレイン(4),ドレインまたはソ−ス(5),(5')の形成の際、加速電圧を可変し、高い加速電圧で低いド−ズ量を、強い加速電圧で高いド−ズ領域に添加、例えば100KeVにて１×1014cm-2、50KeV で３×1014cm-2、30KeV で２×1014cm-2と変更ド−プすることにより一度に形成することができる。
【００４８】図２(C) において、矩形またはほぼ三角形状のゲイト電極(18),(18')は、下端部の巾が0.1 〜１μｍという細さであるが、その層は設計の必要に応じてフィ−ルド絶縁物上にリ−ド(38),(38')として延在させて、そのリ−ドの巾を１〜10μm と巾広に設け、同一基板に設けられた他のMIS FET の電極リ−ドと連結したり、または他のキャパシタ、抵抗等と電気的に連結してもよいことはいうまでもない。
【００４９】図面ではタングステンの選択成長(24),(13) を行い、アルミニウムのリ−ド(24'),(12'),(38'')を形成し、多層配線した。
【００５０】図２(D),(E) ではインバ−タ、即ち、電源側(38'')、ロ−ド(10)、出力(24),(24')、ドライバ(10') 、接地側(12),(12')を構成させている。これらの後、全体に層間絶縁膜を形成し、出力を第２の不純物領域(14)に連結し、電流を電極(12') に多層配線を施して連結すればよい。
【００５１】MIS FET としてのチャネル長はソ−スまたはドレイン(4) の端部(44)、または(44'')とドレインまたはソ−ス(5),(5')の端部(48') または(48'')との差で決めることができる。
【００５２】かくしてソ−ス、ドレインは凸状領域の上方および基板底面の平面を外部とのコンタクトを容易にしつつ、かつ縦チャネル型のいわゆる縦横型のMIS FET とすることができた。そのため、ソ−ス、ドレインに対する電極（コンタクト）の形成がしやすくなり、かつチャネル長を0.1 〜１μｍと小さく、その長さを斜め方向からの不純物添加によりセルフアラインプロセス用に、より精密に制御製造が可能となった。
【００５３】以上の実施例より明らかなごとく、本発明は、縦型の矩形または三角形状のゲイト電極(18),(18')を凸状の領域に隣接して機械強度を大としつつもチャネル形成領域(6),(6')に(100) 面を用いて界面準位( シリコンの不対結合手の存在による正の電荷の発生による) を減少させた。
【００５４】また矩形の凸状の領域の他の側面（図２(E) の(36),(36')) において、寄生チャネルが発生しないように、その側面も(100) 面として、ここでも正の固定電荷の発生を最小にするよう努めた。またここにホウ素を図２(E) の(36),(36')に示す如く添加して、チャネルカットを形成した。
【００５５】かくして精密に制御されたチャネル長を有し、かつトランジスタの基板全体にしめる面積を小さくする縦横型マイクロチャネル (μチャネル) 型のMIS FET を作ることができる。
【００５６】図１は、矩形の凸状の領域の２つのMIS FET をＮチャネル型で形成させたものであるが、フィ−ルド絶縁物により離間した他部に他のMIS FET をＰチャネル型で構成せしめ、MIS 構造( 相補型構造) としてLSI,VLSIにすることは本発明をさらに助長させることができる。
【００５７】『実施例２』図３(A) は本発明を応用した他の実施例である。その対応する電気回路を図３(C) に示す。 図３(A) は実施例１を用いて２つのMIS FET (10),(10')と２つのキャパシタ(10),(10')とをそれぞれ直列に接合させ、1Tr/Cellを２つ対にして設けたものである。即ち、凸状の領域(35)にはチャネル形成領域(6),(6')を有し、その上部にソ−ス又はドレイン(4),高濃度の第２の不純物領域(14)を有する。
【００５８】またその半導体基板(1) の底部の周辺部にはフィ−ルド絶縁物(3) を設けて、第１の不純物領域(15),(15')とその外側にドレインまたはソ−ス(5),(5'), ゲイト電極(18),(18'), ゲイト絶縁膜(2),(2')として、２つのMIS FET(10),(10') を構成した。このオ−ム接触をさせるN+の第１の領域(15),(15')に連結(11),(11')してキャパシタ(20), (20') の下側電極(21),(21'), 誘電体(22),(22'), 更にその上に上側電極(23),(23')を設けて、これによりキャパシタ(20),(20')とした。
【００５９】図３(A) において、(14)はビット線であり、(18),(18')をワ−ド線として1Tr/Cellを２個対をなす構造とするメモリシステムとした。かかる構造とすると、凸状の領域(35)を２つのMIS FET(10),(10') 用に共通させることができ、又誘電体(22), (22') はゲイト絶縁膜とは異なる高い誘電率の材料、例えば酸化タンタル、酸化チタン、窒化珪素、チタン酸バリウムとすることができる。またこれらの誘電体と電極とを互いに積層して全体の静電容量を増大させることができるスタックト型メモリセルの特徴を有する。
【００６０】この実施例においては、ゲイト電極(18),(18')の外周辺がその酸化物の層間絶縁物(17)により絶縁されているが、その厚さは0.1 〜1.0 μm であり、第１の不純物領域(15), (15') とキャパシタ(20),(20')の下側電極(21), (21') との連結はタングステンの選択成長(13), (13') による電極（コンタクト）を形成した。このため下側電極(21),(21')はタングステンシリサイドとした。
【００６１】かくの如く本発明のMIS FET を用いた場合、ドレインまたはソ−スまたは第１の不純物領域に連結してコンタクトをステッパ−の焦点深度が浅くしても一定とでき、焦点ボケによる精密添加を防ぐことができる。そして十分な面積の余裕を持ちつつ得ることができる。即ち、電極用の穴あけを行う際のマスク合わせ精度の範囲で第１の不純物領域(15),(15')を作ればよい。もしその精度がよければ、このドレインまたはソ−スとしての必要面積を小さくできる。そしてこのコンタクト形成用領域とは無関係にかつMIS FET の基板上からみた大きさを大きくすることなく、チャネル長を精密に実施例１に示した如くに作ることができた。
【００６２】ポリイミド等の層間絶縁物を形成し、その上面に第３の導電体配線を形成してもよい。
【００６３】そしてセルの面積をきわめて小さく高密度に形成することができた。この実施例に示されていない製造工程は実施例１を用いた。
【００６４】『実施例３』この実施例は図３（Ｂ）にその縦断面図が示されている。メモリセルの他の実施例であり、対応した回路図を図３(C) に示す。
【００６５】図面より明らかなごとく、半導体基板表面上に凸状の領域(35)を半導体基板表面に設け、その側周辺と基板底部とのコ−ナ部にゲイト絶縁膜(2),(2')を設け、さらにゲイト電極(18), (18') を一対をなして形成している。この珪素の如きゲイト電極の一部をマスクとしてイオン注入法によりドレインまたはソ−ス(5),(5')，ソ−スまたはドレイン(4) を形成した。
【００６６】更にうめこみチャネル型としてチャネルを形成するため、ホウ素ド−プ(46),(46'),砒素ド−プのうめこみチャネル(6),(6')をそのチャネル長(6),(6')を精密に制御するためセルファライン法により設けている。こうしてμチャネルMIS FET(10),(10') を２ケ対をなす構造に設けた。
【００６７】次にこの第１の不純物領域(15),(15')に設けられているコンタクト開口(9),(9')が実施例１と同様に設けられているため、これにより誘電体の下側電極(20),(20')を、例えばド−プドシリコンを0.1 〜１μｍの厚さに形成させて設けた。この上面にスパッタ法により酸化タンタル膜(22),(22')を100 〜500 Åの厚さに形成した。その他実施例２に示す窒化珪素、酸化珪素であってもよい。そられは下側電極を窒化または酸化して作った。この後この面上に対抗電極(23),(23)') を金属または半導体により設け、これをフォトエッチングした後、キャパシタ(20),(20')とした。
【００６８】かくして、キャパシタ(20),(20')の上側の電極(23),(23')と誘電体(22),(22')および下側の電極(21),(21')をスタックト型（積層型）メモリセルとして作ることができた。加えて、このキャパシタをフィ−ルド絶縁膜(3) 上または凸状領域(35)およびゲイト電極(18),(18')上にわたって設けることができ、半導体基板全体からみるとコンタクト部以外はすべてあたかもキャパシタとして見えるようにセル面積の高密度化をはかることができた。
【００６９】第２の不純物領域(14)にコンタクト(24)を介して多層配線(24') を層間絶縁膜(17)上にワ−ド線として設け、ゲイト電極(18),(18')をビット線として用いることによって、セルファライン的に縦チャネル型、ソ−ス、ドレイン横配列型のMIS FET を対をなして形成したことは、小型化、高密度化と信頼性の向上に有効であった。
【００７０】この実施例においても、実施例２と同様に、誘電体の材料に酸化タンタル等の高誘電率の材料を使用でき、またビット線を領域(24') 、ワ−ド線をゲイト電極(18),(18')と一対をなす1Tr/cellのメモリシステムの一部として構成させることができた。
【００７１】またこれらはＮチャネルMIS FET を集積化したものであるから、凸状領域を同一基板に複数個有しており、その一部をＰチャネルMIS FET として相補形( コンプリメンタリ型) 集積回路とすることは有効である。
【００７２】本発明において、ゲイト絶縁膜中に電気的にフロ−ティングの電極を設け、フロ−ティングゲイト型不揮発性メモリを構成させてもよい。
【００７３】以上の３つの実施例において、第１の領域を構成する材料また縦型の矩形またはほぼ三角形状のゲイト電極(18)を構成する材料は、P+またはN+型の導電型を有する不純物をド−プした基板と同一主成分の材料例えば珪素を中心として記した。
【００７４】しかしそれらは珪素とMo,W,Ti との混合物または化合物(MoSi2,WSi2,TiSi2)であってもよく、また真性、P+型またはN+型の半導体を多層構造にしても、また珪素の如き半導体とMo,W, 白金またはその化合物との多層構造を有せしめてもよいことはいうまでもない。
【００７５】本発明においては、半導体基板は単結晶珪素を主として記した。しかしGaAs,InP 等の化合物半導体であっても、また多結晶、アモルファス、セミアモルファス半導体であってもよいことはいうまでもない。
【００７６】またチャネル形成領域は表面拡散を用いるMIS FET ではなくうめこみチャネル型としてもよい。また多数キャリアを用いる方法であってもよい。これらはゲイト絶縁膜下のチャネル部の構造の制御方法に基づく。
【００７７】
【発明の効果】以上の実施例より明らかな如く、本発明は斜め方向または横方向から不純物の添加をしてチャネル長をゲイト電極によりソ−スまたはドレインおよびドレインまたはソ−スをセルフアライン的に形成させることにより精密制御をして、ソ−スおよびドレインを形成できた。
【００７８】また、チャネルが形成される凸状の側面を（１００）面とすることにより、界面電荷の発生を少なくし、異方性エッチングを容易に実施できるようにした。
【００７９】そして、ゲイト電極は凸状の第１の領域にその側部がよりかかるようにして力学的に補強をした構造を有して高信頼性化に努めた。
【００８０】チャネル形成領域のスレッシュホ−ルド電圧は、斜めまたは横方向より半導体上部にホウ素等の不純物をド−プして設けられた構造を有し、その構造的な特徴、さらに0.1 〜１μｍのチャネル長により周波数応答速度が１〜10GHz を有する極短チャネル( μチャネル)MIS FETを電子ビ−ム露光等の技術を絶対必要条件として用いることなしに実施せしめるという大きな特徴を有する。
【図面の簡単な説明】
【図１】 従来より知られたMIS FET の縦断面図を示す。
【図２】 本発明の実施例の製造工程及び構造を示すための縦断面図である。
【図３】 1Tr/Cellのメモリを一対をなして設けた本発明の他の実施例の縦断面図である。
【符号の説明】
１・・・・・半導体基板
３・・・・・フィ−ルド絶縁物
４・・・・・ソ−スまたはドレイン
５，５’・・ドレインまたはソ−ス
６，６’・・チャネル形成領域
10,10'・・・絶縁ゲイト型電界効果トランジスタ(MIS FET)
14・・・・・第２の不純物領域
15,15'・・・第１の不純物領域
18,18'・・・ゲイト電極
20,20'・・・キャパシタ
■〜■・・・フォトマスクによるパタ−ニング処理
37,37'・・・イオン注入の方向
38,38'・・・イオン注入の方向
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、特に16M 〜16G ビットレベルの超高密度化された集積回路(ULSI という) の絶縁ゲイト型電界効果半導体装置を提供することに関する。
【０００２】本発明は、半導体装置、特に縦方向に電流が流れるマイクロチャネル型を有する縦チャネル型MIS 型 (絶縁ゲイト型) 電界効果半導体装置(FET)(以下チャネル長が１μm 以下の0.03〜１μm であるためμチャネルMIS FET という) の作製方法であって、前記した如きマイクロチャネルであってもセルフアライン( 自己整合) プロセスを適用するとともに、それに例えばキャパシタを連結し複合化した半導体装置を提案するにある。
【０００３】本発明は、矩形状の凸状の領域を異方性エッチングを行うことによって設け、この凸状の領域の側面に縦方向に電流を流すチャネルを有する縦チャネル型のMIS FET に関する。
【０００４】本発明はさらに、チャネル形成領域において、スレッシュホ−ルド電圧の制御された半導体装置に関する。
【０００５】本発明はさらにゲイト電極を作製する前または後に他の凸状の領域の側面での寄生チャネルの発生を防止した縦チャネル型のMIS FET に関する。
【０００６】
【従来の技術】従来、MIS FET またはそれに直列に連結したキャパシタの作製方法構造は、図１に示される如く、フィ−ルド絶縁物(2) が選択的に設けられた半導体基板(1)のー表面上に、ゲイト絶縁物(2),ゲイト電極(18)およびソ−スまたはドレイン(4),ドレインまたはソ−ス(5) をゲイト電極(18)をマスクとして上方よりの垂直方向のイオン注入により不純物をド−プするセルフアライン構成をさせつつの形成、いわゆるLDD(不純物濃度が比較的低いドレイン即ちライト・ド−プド・ドレイン）として形成した。
【０００７】このゲイト電極(18)の側周辺には、絶縁物の矩形または三角形状の部分(38),(38')を形成し、この端部をマスクとしてその外側に高不純物濃度の第１の不純物領域(15), 第２の不純物領域(14)を平面的に形成し、MIS FET(10) を構成させた。またこの第１の不純物領域(15)に連結して、キャパシタ(20)として下側電極(21), 誘電体(22), 上側電極(23)を設けていた。
【０００８】
【発明が解決しようとする課題】かくの如く、MIS FET(10),キャパシタ(20)を半導体基板に同一平面を構成して形成していた。そして1Tr/Cell(1つのMIS FET と１つのキャパシタを直列に連結して１ビットを構成するメモリとする）の場合、この平面構成のためセル面積が大となり、高密度集積化に限界があった。
【０００９】またゲイト電極(18)の左右には、LDD(4),(5)を作るための補助手段として、矩形または三角形状の部分(38),(38')を絶縁物により構成している。本発明は、この矩形または三角形状の部分を絶縁物としてではなく、積極的に導体または半導体のゲイト電極自体として設けた構造の作製方法に関する。
【００１０】「本発明の目的」本発明は、矩形の凸状の領域を設け、この領域の１つまたは２つの側面をチャネル形成領域とした。即ち、縦方向に電流が流れるようにし、そのチャネル長は0.03〜１μm ときわめて小さくするとともに、1 つのMIS FET の大きさは１μｍ□〜10μ□程度にまで小さくすることにより、16M 〜16G ビットまで作り得るULSI用の素子構造を提供することにある。さらにこのMIS FET を複合化してインバ−タ構造、また他の素子例えばキャパシタと連結したメモリセル構造を提供することにある。
【００１１】
【課題を解決するための手段】本発明は単結晶の半導体基板に対し、矩形の凸状の領域を設けた。この凸状の(100) 面またはその近傍((100)面またはその近傍即ち(100) 面よりも±10°以内のずれを以下単に(100) 面という) を有するそれぞれの４つの側面を同時に(100) 面とし、この側面の２つをチャネル形成領域とし、電流を縦方向に流す、即ち縦チャネル型とした。
【００１２】本発明において、MIS FET におけるソ−ス、ドレインはその後工程で電極形成をしやすくするため、横方向に形成することにより、非対称のMIS FET を提供することにある。即ち、半導体基板のー主面に矩形の凸状の単結晶半導体の領域を設ける。
【００１３】この凸状の領域に作られた矩形または三角形状のゲイト電極をマスクとして、セルフアライン( 自己整合) 方式により即ちゲイト電極の端部をソ−スまたはドレインおよびドレインまたはソ−スの端部（チャネル形成領域と接する部分）の製造の基準とした。即ち、その上部にはMIS FET の一方のソ−スまたはドレインを構成せしめ、この凸状領域のゲイト電極の下方向の側部は縦型のチャネル形成領域とせしめ、半導体基板の底部にはドレインまたはソ−スを作製する。
【００１４】これらソ−スまたはドレインおよびドレインまたはソ−スは、例えばイオン注入法等により、不純物濃度を３×1017〜５×1020cm-3としつつも、斜め方向または横方向より添加をする。すると不純物のより高濃度の領域は凸状の領域の斜め表面または半導体基板の底部ではなく、それよりも深い半導体内部となる。その結果、ホットキャリアのゲイト絶縁物中への注入の防止を図ることができる。
【００１５】ゲイト電極の上端部と概略一致して、ソ−スまたはドレインの端部を有し、その内部はさらにチャネル形成領域側に少しせりだし大きく設け、ゲイト電極をオフセット構造とすることを防ぎ、かつ製造に余裕（マ−ジン) を与える。この矩形の凸状の領域に横方向または斜め方向から不純物を例えばイオン注入法等を用いて添加することにより、チャネル形成領域のスレッシュホ−ルド電圧の制御、うめこみチャネルの形成を行った。
【００１６】この不純物濃度は、界面準位密度により異なるが、ＮチャネルMIS FET ではスレッシュホ−ルド電圧を±1V以内とし、ノ−マリ・オフとするには＋0.1 〜+1.0V とし、ノ−マリ・オンとするには−0.1 〜−1.0Vとした。ＰチャネルMIS FETでは逆符号となる。
【００１７】チャネル形成を行わない側面では、寄生チャネルの発生による微少リ−クが流れないように、上下方向に寄生チャネルの発生の防止を実行せしめた。この寄生チャネルの防止には、Ｎチャネル型MIS FET においてはホウ素を、LDD 用のソ−スまたはドレインの不純物濃度よりも低い濃度であって、基板の不純物濃度よりも高い濃度とした。一般には１×1016〜２×1018cm-3とした。
【００１８】ソ−スまたはドレインおよびドレインまたはソ−スは、高不純物濃度の第２の不純物領域および第１の不純物領域を外部の電極とオ−ム接触をしやすくするため、コンタクト用の穴を微細に精度よく開穴できるよう、平面を有して設けている。
【００１９】逆に側面にコンタクト用穴を形成しようとしても、その製造はフォトエッチング用の紫外光の露光が一般に上方より下方に照射されるため、0.1 〜0.5 μｍ□の大きさのコンタクト用穴の形成は不可能に近い。本発明はこの欠点を除去している。
【００２０】このため本発明の半導体装置は、ULSIを構成させるための高密度化を従来の横型MIS FET の基板に占める面積をスケ−リングにより縮めるのではなく、高さ方向に積極的に設けることにより成就させることを目的としている。
【００２１】
【実施例】以下に図面に従って本発明の実施例を記す。
【００２２】『実施例１』この実施例は図２にその製造工程を示す。単結晶半導体基板の矩形の凸状の領域(35)を用いて縦チャネル型のＮチャネル型MIS FET を２つを対(10),(10')として設けたものである。
【００２３】図２(A) 〜(D) はその縦断面図を示し、図２R>２(E) は平面図を示している。図２(E) のA-A'の断面が図２(A) 〜(D) に対応する。
【００２４】単結晶半導体基板、例えばシリコン単結晶半導体(100) 面、Ｐ型10〜500 Ωcmを選んだ。この半導体基板に対し、第１のフォトマスク
【００２５】すると、矩形を有する凸状の領域(35)は図２R>２(E) に示すように、チャネル形成領域を(100) 面( ＜100 ＞方向(40)) となり、寄生チャネル防止面も(010) 面(＜010 ＞方向(40'))とする。
【００２６】そしてそれらのすべての側面で固定電荷密度を他の(110),(111) 結晶面に比べて約1/2 にまで少なくさせることができる。
【００２７】酸化性気体に対してマスク作用のある窒化珪素(33)を約0.1 μm の厚さに形成した。この酸化性気体に対しマスク作用のある被膜は、酸化珪素、多結晶珪素と窒化珪素との多層膜でもよい。その後図２(A) に示される如く、第２のフォトマスク（
【００２８】この除去をした領域にチャネルカット形成用のＰ型不純物をド−プした後、フィ−ルド絶縁物(3) を0.5 〜２μm の厚さに埋置させて図２（Ａ）の状態を得る。
【００２９】図２(B) に示す如く、この窒化珪素膜(33)を除去して凸状領域(35)を有する半導体基板(1) 上にゲイト絶縁膜を構成するための被膜(2) を形成した。
【００３０】チャネル形成領域(6),(6')をゲイト絶縁膜(2) の形成の前または後に、イオン注入法等の手段により矩形の凸状の領域の少なくとも側面に形成した。即ち、チャネル形成領域(6),(6')はこの実施例はＮチャネル型MIS FET の場合であるため、スレッシュホ−ルド電圧を制御し、エンヘンスメント型のMIS FET のためにはノ−マリ・オフの+0.1〜+1.0V 、例えば+0.5V に、またディプレッション型のMIS FET のためにはノ−マリ・オンの-0.1〜-1.0V 例えば-0.5V とド−ズ量を制御して成就した。
【００３１】これらをチャネル形成領域とし、チャネル形成領域(6),(6')の一方または双方に対して自動的にフォトマスクを用いて形成した。うめこみチャネル型として２回の二または三種類の不純物の添加を行ってもよい。これらは、凸状領域(35)の(6),(6')側の側面に対して、積極的に不純物を添加した。例えば、横または斜め方向からのイオン注入(38), (38') はホウ素、またはホウ素と砒素とによりド−プした。
【００３２】この矩形の凸状の領域(35)のチャネルが形成されない領域（図２(E) における(36),(36')）では寄生チャネルが発生しやすくなり、ソ−スまたはドレイン(4)とドレインまたはソ−ス(5),(5')との間で微少リ−ク電流が発生しないよう、ホウ素を基板即ち凸状の領域よりも高濃度に添加し、オフ状態をたえず成就するようにチャネルカットをした。即ち基板上平面に対し斜め方向または横方向よりイオン注入をして成就した。
【００３３】これらのイオン注入により、単に基板のみならず絶縁膜(33)または(2) も損傷を受けるため、これら全体を熱または強光アニ−ルして半導体基板(1),凸状の領域(35)を単結晶化した。
【００３４】このイオン注入工程は図２(A) であっても、図２(B) の工程で行ってもよい。
【００３５】この酸化珪素膜(2) を除去して他の絶縁膜、例えば他の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複合膜を100 〜500 Åの厚さに形成しゲイト絶縁膜(2) としてもよい。
【００３６】次に図２(B) に示す如く、このゲイト絶縁膜 (2)にソ−スまたはドレインの電極( コンタクト) とするための窓を第３のフォトマスク（
【００３７】この被膜(7) は不純物がド−プされた珪素半導体ではなく、金属または金属間化合物等の導体であってもよい。さらにP+またはN+型の半導体と金属または金属化合物、特にMo,Wまたはその珪化物(MoSi2,WSi2)との多層膜であってもよい。
【００３８】かくして図２(B) を得た。
【００３９】次に図２(C) に示される如く、この上面に被膜の一部として残置させる領域上にフォトレジスト( 例えばOMR-83東京応化製)(
【００４０】具体的には2.45GHz を用いたマイクロ波によって、エッチング用反応性気体、例えばフッ化窒素(NF3),弗化炭素(CF4) を化学的に活性化し、さらにその真空度を0.1 〜0.001 torr特に0.005 〜0.01torrの真空度の雰囲気でプラズマ化したフッ素シャワ−を基板の上面より垂直方向に流し、かつ基板にバイアスを加え、低温エッチングとしてサイドエッチを皆無にすべく努めた。
【００４１】その結果、被膜(7) のうちフォトレジストの形成されていない平面部が完全に除去される時、凸状の領域(35)のコ−ナ部である側面部の被膜(8),(8')は、上方よりみて実効的な厚さが厚いため、側周辺に縦型の矩形または三角形状のゲイト電極(18),(18')として残存された。さらにドレインまたはソ−ス(5),(5')の第１の不純物領域（図２(D) の(15)に対応) のコンタクト(11)とそのリ−ド(12)は、この実施例ではN+型で電極リ−ドとして残存させることができた。ゲイト電極(18),(18')は凸状の領域(35)の上面にわたって存在しておらず、その巾もフォトリソグラフィで決められる巾ではなく、被膜(7) の側面の厚さと異方性エッチングの程度とにより定めることができる。
【００４２】これら全体をこの後に酸化して酸化珪素絶縁膜(47)を凸状の領域、半導体基板の底部およびゲイト電極(18),(18')の表面に300 〜2000Åの厚さに形成した。次にこの矩形または三角形状のゲイト電極(18), (18') をマスクとして(37),(37')に示す如く、斜め方向より不純物の添加を行う。イン注入法を用いる場合、Ｎチャネル型であるため、砒素を30〜100KeVの加速電圧で0.5 〜５×1015cm-2例えば１×1015cm-2の濃度に添加した。
【００４３】するとゲイト電極(18),(18')またはその上の絶縁膜(47)の端部(44)をマスクとして凸状の領域(35)の上部はソ−スまたはドレイン(4) を有し、その端部(44')はゲイト電極の端部(44)と概略一致し、また、この端部(44') よりも内部(44'')の方がチャネル形成領域(6')からみてドレインまたはソ−スに近い位置に形成される。かくしてソ−スまたはドレイン(4) が形成される。
【００４４】他方、他のゲイト電極(18') の端部(48)と概略一致してドレインまたはソ−ス(5')の端部(48') が形成され、その位置よりもさらに深く（ソ−スまたはドレインに近い位置）ドレインまたはソ−スの内部(48'')が形成される。
【００４５】かくしてソ−スまたはドレイン(4),ドレインまたはソ−ス(5),(5')はゲイト電極(18),(18')の端部によりセルフアライン( 自己整合) 的にその位置が決められ、特に斜め方向からのイオン注入により位置決めが行われる特長を有する。
【００４６】そしてゲイト電極(18') は図２(E) に示す如く、リ−ド(38') として延在せしめ、他のゲイト電極(18)はリ−ド(12)をへてコンタクト(11)に連結させている。
【００４７】図２(D) において、上方より高不純物濃度の領域を作るため、第１の不純物領域(15),(15')、第２の不純物領域(14)を形成し、オ−ム接触をさせてもよい。しかしこれらの不純物領域は、ソ−スまたはドレイン(4),ドレインまたはソ−ス(5),(5')の形成の際、加速電圧を可変し、高い加速電圧で低いド−ズ量を、強い加速電圧で高いド−ズ領域に添加、例えば100KeVにて１×1014cm-2、50KeV で３×1014cm-2、30KeV で２×1014cm-2と変更ド−プすることにより一度に形成することができる。
【００４８】図２(C) において、矩形またはほぼ三角形状のゲイト電極(18),(18')は、下端部の巾が0.1 〜１μｍという細さであるが、その層は設計の必要に応じてフィ−ルド絶縁物上にリ−ド(38),(38')として延在させて、そのリ−ドの巾を１〜10μm と巾広に設け、同一基板に設けられた他のMIS FET の電極リ−ドと連結したり、または他のキャパシタ、抵抗等と電気的に連結してもよいことはいうまでもない。
【００４９】図面ではタングステンの選択成長(24),(13) を行い、アルミニウムのリ−ド(24'),(12'),(38'')を形成し、多層配線した。
【００５０】図２(D),(E) ではインバ−タ、即ち、電源側(38'')、ロ−ド(10)、出力(24),(24')、ドライバ(10') 、接地側(12),(12')を構成させている。これらの後、全体に層間絶縁膜を形成し、出力を第２の不純物領域(14)に連結し、電流を電極(12') に多層配線を施して連結すればよい。
【００５１】MIS FET としてのチャネル長はソ−スまたはドレイン(4) の端部(44)、または(44'')とドレインまたはソ−ス(5),(5')の端部(48') または(48'')との差で決めることができる。
【００５２】かくしてソ−ス、ドレインは凸状領域の上方および基板底面の平面を外部とのコンタクトを容易にしつつ、かつ縦チャネル型のいわゆる縦横型のMIS FET とすることができた。そのため、ソ−ス、ドレインに対する電極（コンタクト）の形成がしやすくなり、かつチャネル長を0.1 〜１μｍと小さく、その長さを斜め方向からの不純物添加によりセルフアラインプロセス用に、より精密に制御製造が可能となった。
【００５３】以上の実施例より明らかなごとく、本発明は、縦型の矩形または三角形状のゲイト電極(18),(18')を凸状の領域に隣接して機械強度を大としつつもチャネル形成領域(6),(6')に(100) 面を用いて界面準位( シリコンの不対結合手の存在による正の電荷の発生による) を減少させた。
【００５４】また矩形の凸状の領域の他の側面（図２(E) の(36),(36')) において、寄生チャネルが発生しないように、その側面も(100) 面として、ここでも正の固定電荷の発生を最小にするよう努めた。またここにホウ素を図２(E) の(36),(36')に示す如く添加して、チャネルカットを形成した。
【００５５】かくして精密に制御されたチャネル長を有し、かつトランジスタの基板全体にしめる面積を小さくする縦横型マイクロチャネル (μチャネル) 型のMIS FET を作ることができる。
【００５６】図１は、矩形の凸状の領域の２つのMIS FET をＮチャネル型で形成させたものであるが、フィ−ルド絶縁物により離間した他部に他のMIS FET をＰチャネル型で構成せしめ、MIS 構造( 相補型構造) としてLSI,VLSIにすることは本発明をさらに助長させることができる。
【００５７】『実施例２』図３(A) は本発明を応用した他の実施例である。その対応する電気回路を図３(C) に示す。 図３(A) は実施例１を用いて２つのMIS FET (10),(10')と２つのキャパシタ(10),(10')とをそれぞれ直列に接合させ、1Tr/Cellを２つ対にして設けたものである。即ち、凸状の領域(35)にはチャネル形成領域(6),(6')を有し、その上部にソ−ス又はドレイン(4),高濃度の第２の不純物領域(14)を有する。
【００５８】またその半導体基板(1) の底部の周辺部にはフィ−ルド絶縁物(3) を設けて、第１の不純物領域(15),(15')とその外側にドレインまたはソ−ス(5),(5'), ゲイト電極(18),(18'), ゲイト絶縁膜(2),(2')として、２つのMIS FET(10),(10') を構成した。このオ−ム接触をさせるN+の第１の領域(15),(15')に連結(11),(11')してキャパシタ(20), (20') の下側電極(21),(21'), 誘電体(22),(22'), 更にその上に上側電極(23),(23')を設けて、これによりキャパシタ(20),(20')とした。
【００５９】図３(A) において、(14)はビット線であり、(18),(18')をワ−ド線として1Tr/Cellを２個対をなす構造とするメモリシステムとした。かかる構造とすると、凸状の領域(35)を２つのMIS FET(10),(10') 用に共通させることができ、又誘電体(22), (22') はゲイト絶縁膜とは異なる高い誘電率の材料、例えば酸化タンタル、酸化チタン、窒化珪素、チタン酸バリウムとすることができる。またこれらの誘電体と電極とを互いに積層して全体の静電容量を増大させることができるスタックト型メモリセルの特徴を有する。
【００６０】この実施例においては、ゲイト電極(18),(18')の外周辺がその酸化物の層間絶縁物(17)により絶縁されているが、その厚さは0.1 〜1.0 μm であり、第１の不純物領域(15), (15') とキャパシタ(20),(20')の下側電極(21), (21') との連結はタングステンの選択成長(13), (13') による電極（コンタクト）を形成した。このため下側電極(21),(21')はタングステンシリサイドとした。
【００６１】かくの如く本発明のMIS FET を用いた場合、ドレインまたはソ−スまたは第１の不純物領域に連結してコンタクトをステッパ−の焦点深度が浅くしても一定とでき、焦点ボケによる精密添加を防ぐことができる。そして十分な面積の余裕を持ちつつ得ることができる。即ち、電極用の穴あけを行う際のマスク合わせ精度の範囲で第１の不純物領域(15),(15')を作ればよい。もしその精度がよければ、このドレインまたはソ−スとしての必要面積を小さくできる。そしてこのコンタクト形成用領域とは無関係にかつMIS FET の基板上からみた大きさを大きくすることなく、チャネル長を精密に実施例１に示した如くに作ることができた。
【００６２】ポリイミド等の層間絶縁物を形成し、その上面に第３の導電体配線を形成してもよい。
【００６３】そしてセルの面積をきわめて小さく高密度に形成することができた。この実施例に示されていない製造工程は実施例１を用いた。
【００６４】『実施例３』この実施例は図３（Ｂ）にその縦断面図が示されている。メモリセルの他の実施例であり、対応した回路図を図３(C) に示す。
【００６５】図面より明らかなごとく、半導体基板表面上に凸状の領域(35)を半導体基板表面に設け、その側周辺と基板底部とのコ−ナ部にゲイト絶縁膜(2),(2')を設け、さらにゲイト電極(18), (18') を一対をなして形成している。この珪素の如きゲイト電極の一部をマスクとしてイオン注入法によりドレインまたはソ−ス(5),(5')，ソ−スまたはドレイン(4) を形成した。
【００６６】更にうめこみチャネル型としてチャネルを形成するため、ホウ素ド−プ(46),(46'),砒素ド−プのうめこみチャネル(6),(6')をそのチャネル長(6),(6')を精密に制御するためセルファライン法により設けている。こうしてμチャネルMIS FET(10),(10') を２ケ対をなす構造に設けた。
【００６７】次にこの第１の不純物領域(15),(15')に設けられているコンタクト開口(9),(9')が実施例１と同様に設けられているため、これにより誘電体の下側電極(20),(20')を、例えばド−プドシリコンを0.1 〜１μｍの厚さに形成させて設けた。この上面にスパッタ法により酸化タンタル膜(22),(22')を100 〜500 Åの厚さに形成した。その他実施例２に示す窒化珪素、酸化珪素であってもよい。そられは下側電極を窒化または酸化して作った。この後この面上に対抗電極(23),(23)') を金属または半導体により設け、これをフォトエッチングした後、キャパシタ(20),(20')とした。
【００６８】かくして、キャパシタ(20),(20')の上側の電極(23),(23')と誘電体(22),(22')および下側の電極(21),(21')をスタックト型（積層型）メモリセルとして作ることができた。加えて、このキャパシタをフィ−ルド絶縁膜(3) 上または凸状領域(35)およびゲイト電極(18),(18')上にわたって設けることができ、半導体基板全体からみるとコンタクト部以外はすべてあたかもキャパシタとして見えるようにセル面積の高密度化をはかることができた。
【００６９】第２の不純物領域(14)にコンタクト(24)を介して多層配線(24') を層間絶縁膜(17)上にワ−ド線として設け、ゲイト電極(18),(18')をビット線として用いることによって、セルファライン的に縦チャネル型、ソ−ス、ドレイン横配列型のMIS FET を対をなして形成したことは、小型化、高密度化と信頼性の向上に有効であった。
【００７０】この実施例においても、実施例２と同様に、誘電体の材料に酸化タンタル等の高誘電率の材料を使用でき、またビット線を領域(24') 、ワ−ド線をゲイト電極(18),(18')と一対をなす1Tr/cellのメモリシステムの一部として構成させることができた。
【００７１】またこれらはＮチャネルMIS FET を集積化したものであるから、凸状領域を同一基板に複数個有しており、その一部をＰチャネルMIS FET として相補形( コンプリメンタリ型) 集積回路とすることは有効である。
【００７２】本発明において、ゲイト絶縁膜中に電気的にフロ−ティングの電極を設け、フロ−ティングゲイト型不揮発性メモリを構成させてもよい。
【００７３】以上の３つの実施例において、第１の領域を構成する材料また縦型の矩形またはほぼ三角形状のゲイト電極(18)を構成する材料は、P+またはN+型の導電型を有する不純物をド−プした基板と同一主成分の材料例えば珪素を中心として記した。
【００７４】しかしそれらは珪素とMo,W,Ti との混合物または化合物(MoSi2,WSi2,TiSi2)であってもよく、また真性、P+型またはN+型の半導体を多層構造にしても、また珪素の如き半導体とMo,W, 白金またはその化合物との多層構造を有せしめてもよいことはいうまでもない。
【００７５】本発明においては、半導体基板は単結晶珪素を主として記した。しかしGaAs,InP 等の化合物半導体であっても、また多結晶、アモルファス、セミアモルファス半導体であってもよいことはいうまでもない。
【００７６】またチャネル形成領域は表面拡散を用いるMIS FET ではなくうめこみチャネル型としてもよい。また多数キャリアを用いる方法であってもよい。これらはゲイト絶縁膜下のチャネル部の構造の制御方法に基づく。
【００７７】
【発明の効果】以上の実施例より明らかな如く、本発明は斜め方向または横方向から不純物の添加をしてチャネル長をゲイト電極によりソ−スまたはドレインおよびドレインまたはソ−スをセルフアライン的に形成させることにより精密制御をして、ソ−スおよびドレインを形成できた。
【００７８】また、チャネルが形成される凸状の側面を（１００）面とすることにより、界面電荷の発生を少なくし、異方性エッチングを容易に実施できるようにした。
【００７９】そして、ゲイト電極は凸状の第１の領域にその側部がよりかかるようにして力学的に補強をした構造を有して高信頼性化に努めた。
【００８０】チャネル形成領域のスレッシュホ−ルド電圧は、斜めまたは横方向より半導体上部にホウ素等の不純物をド−プして設けられた構造を有し、その構造的な特徴、さらに0.1 〜１μｍのチャネル長により周波数応答速度が１〜10GHz を有する極短チャネル( μチャネル)MIS FETを電子ビ−ム露光等の技術を絶対必要条件として用いることなしに実施せしめるという大きな特徴を有する。
【図面の簡単な説明】
【図１】 従来より知られたMIS FET の縦断面図を示す。
【図２】 本発明の実施例の製造工程及び構造を示すための縦断面図である。
【図３】 1Tr/Cellのメモリを一対をなして設けた本発明の他の実施例の縦断面図である。
【符号の説明】
１・・・・・半導体基板
３・・・・・フィ−ルド絶縁物
４・・・・・ソ−スまたはドレイン
５，５’・・ドレインまたはソ−ス
６，６’・・チャネル形成領域
10,10'・・・絶縁ゲイト型電界効果トランジスタ(MIS FET)
14・・・・・第２の不純物領域
15,15'・・・第１の不純物領域
18,18'・・・ゲイト電極
20,20'・・・キャパシタ
37,37'・・・イオン注入の方向
38,38'・・・イオン注入の方向
【特許請求の範囲】
【請求項１】半導体基板の表面に設けられた、互いに平行な一対の第１の側面及び互いに平行な一対の第２の側面を有する凸状領域と、ゲイト絶縁膜を介して前記一対の第１の側面のそれぞれに設けられたゲイト電極と、前記半導体基板内の前記凸状領域に重ならない領域に設けられた第１の不純物領域と、前記凸状領域の上部に設けられた前記第１の不純物領域と同一の導電型を有する第２の不純物領域とを有し、前記一対の第１の側面のそれぞれは、前記第１の不純物領域と前記第２の不純物領域の間に設けられたチャネル形成領域を有し、前記一対の第２の側面のそれぞれは、前記第１の不純物領域と逆の導電型の不純物が添加されていることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項２】半導体基板の表面に設けられた、互いに平行な一対の第１の側面及び互いに平行な一対の第２の側面を有する凸状領域と、ゲイト絶縁膜を介して前記一対の第１の側面のそれぞれに設けられたゲイト電極と、前記半導体基板内の前記凸状領域に重ならない領域に設けられた第１の不純物領域と、前記凸状領域の上部に設けられた前記第1の不純物領域と同一の導電型を有する第２の不純物領域と、前記第２の不純物領域の上部に設けられ、前記第２の不純物領と同一の導電型で、かつ、前記第２の不純物領域よりも不純物濃度の高い第３の不純物領域と、前記第１の不純物領域の上部に設けられ、前記第１の不純物領域と同一の導電型で、かつ、前記第１の不純物領域よりも不純物濃度が高い第４の不純物領域とを有し、前記一対の第１の側面のそれぞれは、前記第１の不純物領域と前記第２の不純物領域の間に設けられたチャネル形成領域を有し、前記一対の第２の側面のそれぞれは、前記第１の不純物領域と逆の導電型の不純物が添加されていることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項３】請求項１または請求項２において、前記一対の第２の側面の不純物濃度は、前記第１の不純物領域もしくは前記第２の不純物領域の不純物濃度と前記半導体基板の不純物濃度との間の値であることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項４】請求項１乃至請求項３のいずれか一において、前記一対の第２の側面の不純物濃度は、１×１０16〜２×１０18ｃｍ-3であることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項５】請求項１乃至請求項４のいずれか一において、前記ゲイト電極は、前記第１の不純物領域の上方にあることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項６】請求項１乃至請求項５のいずれか一において、前記一対の第１の側面及び前記一対の第２の側面は、（１００）結晶面であることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項７】請求項２乃至請求項６のいずれか一において、前記ゲイト絶縁膜から最も離れた前記ゲイト電極の端面は、前記第４の不純物領域の端面と整合することを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項８】請求項１乃至請求項７のいずれか一に記載の絶縁ゲイト型電界効果トランジスタを前記一対の第１の側面のそれぞれに設け、かつ、互いに電気的に接続したことを特徴とする半導体集積回路。
【請求項９】絶縁ゲイト型電界効果トランジスタ及びコンデンサを有する半導体集積回路であって、前記絶縁ゲイト型電界効果トランジスタは、半導体基板の表面に設けられ、互いに平行な一対の第１の側面及び互いに平行な一対の第２の側面を有する凸状領域と、ゲイト絶縁膜を介して前記一対の第１の側面のそれぞれに設けられたゲイト電極と、前記半導体基板内の前記凸状領域に重ならない領域に設けられた第１の不純物領域と、前記凸状領域の上部に設けられた前記第1の不純物領域と同一の導電型を有する第２の不純物領域とを有し、前記一対の第１の側面のそれぞれは、前記第１の不純物領域と前記第２の不純物領域の間に設けられたチャネル形成領域を有し、前記一対の第２の側面のそれぞれは、前記第１の不純物領域と逆の導電型の不純物が添加され、前記コンデンサは、前記第１の不純物領域に接続された下側電極と、上側電極と、前記下側電極と前記上側電極の間に設けられた誘電体を有し、前記第２の不純物領域はビット線に接続され、前記ゲイト電極はワード線に接続されていることを特徴とする半導体集積回路。
【請求項１０】絶縁ゲイト型電界効果トランジスタ及びコンデンサを有する半導体集積回路であって、前記絶縁ゲイト型電界効果トランジスタは、半導体基板の表面に設けられ、互いに平行な一対の第１の側面及び互いに平行な一対の第２の側面を有する凸状領域と、ゲイト絶縁膜を介して前記一対の第１の側面のそれぞれに設けられたゲイト電極と、前記半導体基板内の前記凸状領域に重ならない領域に設けられた第１の不純物領域と、前記凸状領域の上部に設けられた前記第1の不純物領域と同一の導電型を有する第２の不純物領域と、前記第２の不純物領域の上部に設けられ、前記第２の不純物領と同一の導電型で、かつ、前記第２の不純物領域よりも不純物濃度の高い第３の不純物領域と、前記第１の不純物領域の上部に設けられ、前記第１の不純物領域と同一の導電型で、かつ、前記第１の不純物領域よりも不純物濃度が高い第４の不純物領域とを有し、前記一対の第１の側面のそれぞれは、前記第１の不純物領域と前記第２の不純物領域の間に設けられたチャネル形成領域を有し、前記一対の第２の側面のそれぞれは、前記第１の不純物領域と逆の導電型の不純物が添加され、前記コンデンサは、前記第４の不純物領域に接続された下側電極と、上側電極と、前記下側電極と前記上側電極の間に設けられた誘電体を有し、前記第３の不純物領域はビット線に接続され、前記ゲイト電極はワード線に接続されていることを特徴とする半導体集積回路。
【請求項１１】請求項９または請求項１０において、前記一対の第２の側面の不純物濃度は、前記半導体基板の不純物濃度と前記第１の不純物領域もしくは前記第２の不純物領域の不純物濃度との間の値であることを特徴とする半導体集積回路。
【請求項１２】請求項９乃至請求項１１のいずれか一において、前記一対の第２の側面の不純物濃度は、１×１０16〜２×１０18ｃｍ-3であることを特徴とする半導体集積回路。
【請求項１３】請求項９乃至請求項１２のいずれか一において、前記ゲイト電極は、前記第１の不純物領域の上方にあることを特徴とする半導体集積回路。
【請求項１４】請求項９乃至請求項１３のいずれか一において、前記一対の第１の側面及び前記一対の第２の側面は、（１００）結晶面であることを特徴とする半導体集積回路。
【請求項１５】請求項１０乃至請求項１４のいずれか一において、前記ゲイト絶縁膜から最も離れた前記ゲイト電極の端面は、前記第４の不純物領域の端面と整合することを特徴とする半導体集積回路。
【請求項１６】請求項９乃至請求項１５のいずれか一において、前記絶縁ゲイト型電界効果トランジスタを前記一対の第１の側面のそれぞれに設け、かつ、互いに電気的に接続したことを特徴とする半導体集積回路。
【請求項１】半導体基板の表面に設けられた、互いに平行な一対の第１の側面及び互いに平行な一対の第２の側面を有する凸状領域と、ゲイト絶縁膜を介して前記一対の第１の側面のそれぞれに設けられたゲイト電極と、前記半導体基板内の前記凸状領域に重ならない領域に設けられた第１の不純物領域と、前記凸状領域の上部に設けられた前記第１の不純物領域と同一の導電型を有する第２の不純物領域とを有し、前記一対の第１の側面のそれぞれは、前記第１の不純物領域と前記第２の不純物領域の間に設けられたチャネル形成領域を有し、前記一対の第２の側面のそれぞれは、前記第１の不純物領域と逆の導電型の不純物が添加されていることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項２】半導体基板の表面に設けられた、互いに平行な一対の第１の側面及び互いに平行な一対の第２の側面を有する凸状領域と、ゲイト絶縁膜を介して前記一対の第１の側面のそれぞれに設けられたゲイト電極と、前記半導体基板内の前記凸状領域に重ならない領域に設けられた第１の不純物領域と、前記凸状領域の上部に設けられた前記第1の不純物領域と同一の導電型を有する第２の不純物領域と、前記第２の不純物領域の上部に設けられ、前記第２の不純物領と同一の導電型で、かつ、前記第２の不純物領域よりも不純物濃度の高い第３の不純物領域と、前記第１の不純物領域の上部に設けられ、前記第１の不純物領域と同一の導電型で、かつ、前記第１の不純物領域よりも不純物濃度が高い第４の不純物領域とを有し、前記一対の第１の側面のそれぞれは、前記第１の不純物領域と前記第２の不純物領域の間に設けられたチャネル形成領域を有し、前記一対の第２の側面のそれぞれは、前記第１の不純物領域と逆の導電型の不純物が添加されていることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項３】請求項１または請求項２において、前記一対の第２の側面の不純物濃度は、前記第１の不純物領域もしくは前記第２の不純物領域の不純物濃度と前記半導体基板の不純物濃度との間の値であることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項４】請求項１乃至請求項３のいずれか一において、前記一対の第２の側面の不純物濃度は、１×１０16〜２×１０18ｃｍ-3であることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項５】請求項１乃至請求項４のいずれか一において、前記ゲイト電極は、前記第１の不純物領域の上方にあることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項６】請求項１乃至請求項５のいずれか一において、前記一対の第１の側面及び前記一対の第２の側面は、（１００）結晶面であることを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項７】請求項２乃至請求項６のいずれか一において、前記ゲイト絶縁膜から最も離れた前記ゲイト電極の端面は、前記第４の不純物領域の端面と整合することを特徴とする絶縁ゲイト型電界効果トランジスタ。
【請求項８】請求項１乃至請求項７のいずれか一に記載の絶縁ゲイト型電界効果トランジスタを前記一対の第１の側面のそれぞれに設け、かつ、互いに電気的に接続したことを特徴とする半導体集積回路。
【請求項９】絶縁ゲイト型電界効果トランジスタ及びコンデンサを有する半導体集積回路であって、前記絶縁ゲイト型電界効果トランジスタは、半導体基板の表面に設けられ、互いに平行な一対の第１の側面及び互いに平行な一対の第２の側面を有する凸状領域と、ゲイト絶縁膜を介して前記一対の第１の側面のそれぞれに設けられたゲイト電極と、前記半導体基板内の前記凸状領域に重ならない領域に設けられた第１の不純物領域と、前記凸状領域の上部に設けられた前記第1の不純物領域と同一の導電型を有する第２の不純物領域とを有し、前記一対の第１の側面のそれぞれは、前記第１の不純物領域と前記第２の不純物領域の間に設けられたチャネル形成領域を有し、前記一対の第２の側面のそれぞれは、前記第１の不純物領域と逆の導電型の不純物が添加され、前記コンデンサは、前記第１の不純物領域に接続された下側電極と、上側電極と、前記下側電極と前記上側電極の間に設けられた誘電体を有し、前記第２の不純物領域はビット線に接続され、前記ゲイト電極はワード線に接続されていることを特徴とする半導体集積回路。
【請求項１０】絶縁ゲイト型電界効果トランジスタ及びコンデンサを有する半導体集積回路であって、前記絶縁ゲイト型電界効果トランジスタは、半導体基板の表面に設けられ、互いに平行な一対の第１の側面及び互いに平行な一対の第２の側面を有する凸状領域と、ゲイト絶縁膜を介して前記一対の第１の側面のそれぞれに設けられたゲイト電極と、前記半導体基板内の前記凸状領域に重ならない領域に設けられた第１の不純物領域と、前記凸状領域の上部に設けられた前記第1の不純物領域と同一の導電型を有する第２の不純物領域と、前記第２の不純物領域の上部に設けられ、前記第２の不純物領と同一の導電型で、かつ、前記第２の不純物領域よりも不純物濃度の高い第３の不純物領域と、前記第１の不純物領域の上部に設けられ、前記第１の不純物領域と同一の導電型で、かつ、前記第１の不純物領域よりも不純物濃度が高い第４の不純物領域とを有し、前記一対の第１の側面のそれぞれは、前記第１の不純物領域と前記第２の不純物領域の間に設けられたチャネル形成領域を有し、前記一対の第２の側面のそれぞれは、前記第１の不純物領域と逆の導電型の不純物が添加され、前記コンデンサは、前記第４の不純物領域に接続された下側電極と、上側電極と、前記下側電極と前記上側電極の間に設けられた誘電体を有し、前記第３の不純物領域はビット線に接続され、前記ゲイト電極はワード線に接続されていることを特徴とする半導体集積回路。
【請求項１１】請求項９または請求項１０において、前記一対の第２の側面の不純物濃度は、前記半導体基板の不純物濃度と前記第１の不純物領域もしくは前記第２の不純物領域の不純物濃度との間の値であることを特徴とする半導体集積回路。
【請求項１２】請求項９乃至請求項１１のいずれか一において、前記一対の第２の側面の不純物濃度は、１×１０16〜２×１０18ｃｍ-3であることを特徴とする半導体集積回路。
【請求項１３】請求項９乃至請求項１２のいずれか一において、前記ゲイト電極は、前記第１の不純物領域の上方にあることを特徴とする半導体集積回路。
【請求項１４】請求項９乃至請求項１３のいずれか一において、前記一対の第１の側面及び前記一対の第２の側面は、（１００）結晶面であることを特徴とする半導体集積回路。
【請求項１５】請求項１０乃至請求項１４のいずれか一において、前記ゲイト絶縁膜から最も離れた前記ゲイト電極の端面は、前記第４の不純物領域の端面と整合することを特徴とする半導体集積回路。
【請求項１６】請求項９乃至請求項１５のいずれか一において、前記絶縁ゲイト型電界効果トランジスタを前記一対の第１の側面のそれぞれに設け、かつ、互いに電気的に接続したことを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【特許番号】特許第３１９０２５５号（Ｐ３１９０２５５）
【登録日】平成１３年５月１８日（２００１．５．１８）
【発行日】平成１３年７月２３日（２００１．７．２３）
【国際特許分類】
【出願番号】特願平８−１６３７４５
【分割の表示】特願平２−２１００４２の分割
【出願日】平成２年８月７日（１９９０．８．７）
【公開番号】特開平９−１６２４０３
【公開日】平成９年６月２０日（１９９７．６．２０）
【審査請求日】平成９年８月７日（１９９７．８．７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【参考文献】
【文献】特開 昭６３−１３１５８４（ＪＰ，Ａ）
【文献】特開 平４−９２４７３（ＪＰ，Ａ）
【登録日】平成１３年５月１８日（２００１．５．１８）
【発行日】平成１３年７月２３日（２００１．７．２３）
【国際特許分類】
【分割の表示】特願平２−２１００４２の分割
【出願日】平成２年８月７日（１９９０．８．７）
【公開番号】特開平９−１６２４０３
【公開日】平成９年６月２０日（１９９７．６．２０）
【審査請求日】平成９年８月７日（１９９７．８．７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【参考文献】
【文献】特開 昭６３−１３１５８４（ＪＰ，Ａ）
【文献】特開 平４−９２４７３（ＪＰ，Ａ）
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